JP2006526284A

JP2006526284A - ビット線構造およびその製造方法

Info

Publication number: JP2006526284A
Application number: JP2006508294A
Authority: JP
Inventors: カコシュケ，ロナルド; シューラー，フランツ; テンペル，ゲオルク
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-05-14
Filing date: 2004-04-14
Publication date: 2006-11-16
Anticipated expiration: 2024-04-14
Also published as: CN100361306C; WO2004102666A1; EP1623462B1; CN1788352A; DE10321740A1; US7262456B2; US20060131637A1; EP1623462A1; JP4195058B2; DE502004010268D1

Abstract

本発明は、ビット線構造およびその製造方法に関する。この方法では、分離トレンチ（Ｔ）は、導電性レンチ充填層（５）によって、第２コンタクト部（ＫＳ）と第２コンタクト部（ＫＳ）に隣接する第１コンタクト部（ＫＤ）との少なくとも付近が充填されている。上記導電性レンチ充填層（５）は、埋め込み接触バイパス線を得るために、第２コンタクト部（ＫＳ）に隣接する第１不純物領域（Ｄ）を相互連結している。

Description

発明の詳細な説明

本発明は、ビット線構造およびその製造方法に関する。特に、本発明は、ソースおよびドレイン線をそれぞれ選択的に駆動するための不揮発性ＳＮＯＲメモリー回路において使用できるような、サブ１００ｎｍのビット線構造およびその製造方法に関する。

メモリー回路の実現においては、大体、メモリーアーキテクチャの観点から、いわゆるＮＡＮＤアーキテクチャとＮＯＲアーキテクチャとの区別がなされることが最も一般的である。双方のアーキテクチャでは、例えばいわゆる１トランジスタメモリーセルが、マトリックス型に配置されており、いわゆるワード線およびビット線を介して駆動される。

ＮＡＮＤアーキテクチャでは、複数の、スイッチング素子からなるメモリー素子が、相互に直列に接続されており、共通の選択ゲートとしての選択トランジスタを介して駆動される。一方、ＮＯＲアーキテクチャの各スイッチング素子は、並列またはマトリックス型に編成されている。それゆえ、各スイッチング素子を個別に選択できる。

図１Ａに、いわゆるＳＮＯＲアーキテクチャ（選択的ＮＯＲ）を簡易化した図を示す。ＳＮＯＲアーキテクチャでは、「共通ソース（common source）」構成を有するＮＯＲアーキテクチャとは対照的に、個々のスイッチング素子ＳＥ１，ＳＥ２，．．．は、各ソース線ＳＬ１，ＳＬ２，．．．および各ドレイン線ＤＬ１，ＤＬ２，．．．を介して選択的に駆動される。この選択的な駆動は、例えば、いわゆる共通のビット線ＢＬ１，ＢＬ２，．．．を形成している各ビット線制御器ＢＬＣによって行なわれる。ＳＮＯＲアーキテクチャは予め定めた最小セルトランジスタ長またはチャネル長に依らないので、このようにして、半導体回路構造のさらなる小型化、または、より高密度の集積が可能となる。

図１Ｂに、図１Ａに示すＳＮＯＲアーキテクチャの従来のレイアウトを簡易化した図を示す。図１Ｂでは、スイッチング素子からなるメモリー素子ＳＥ１，ＳＥ２，．．．は、半導体基板の活性エリアＡＡに形成されている。これらの活性エリアＡＡは、ほぼ真っ直ぐな帯型の構造である。複数の帯型の活性エリアＡＡは縦方向に延びる列として配置されており、その上に、同じく帯型に形成されている積層であるワード線スタックＷＬ１，ＷＬ２，．．．が横方向に延びる列として形成されている。したがって、このような帯型の活性エリアＡＡと帯型に形成されたワード線スタックＷＬとの間の各交差点すなわち重なり合う領域は、複数の、半導体素子であるメモリー素子ＳＥを構成する。

各ドレイン領域Ｄとソース領域Ｓとにコンタクトを形成するために、コンタクト部が必要である。コンタクト部は、通常、活性エリアＡＡの上側に形成されているが、これらは、多くの場合、隣接する絶縁領域ＳＴＩ（Shallow Trench Isolation;浅溝分離）に達してもよい。したがって、さらに重なり合っている層（好ましくは第１メタライジング層）には、各ビット線ＢＬ用のソース線ＳＬ１，ＳＬ２，．．．およびドレイン線ＤＬ１，ＤＬ２，．．．も配置されている。この場合、ドレイン線は、対応するドレインコンタクト部ＫＤを介して、活性エリアＡＡの関連するドレイン領域Ｄと接続されており、ソース線ＳＬは、対応するソースコンタクト部ＫＳを介して、関連するソース領域Ｓと接続されている。

しかしながら、このような従来のビット線構造の欠点は、付加的なソース線のせいで、「共通ソース（common source）」アーキテクチャの２倍を上回る密度でメタライゼーションが存在している点である。このことは、より高密度の集積、または、さらなる小型化を制限する要因である。

したがって、集積密度を改善するために、ＤＥ１００６２２４５Ａ１に、ソース線およびドレイン線を、スペーサーとして絶縁フィンに形成し、関連するソース領域およびドレイン領域と、ソース領域およびドレイン領域に対応する開口部を有する付加的な絶縁層を介してコンタクトを行えるようにすることが提案されている。しかしながら、ソース領域およびドレイン領域は、基板表面に形成されており、並列に配置されているので、所要空間が依然としてかなり大きく、より高密度の集積を妨げている。

図２Ａ・２Ｂに、例えば文献ＵＳ６，４３８，０３０Ｂ１に記載されているような他のビット線構造の簡易化された等化回路図と、簡易化された断面図とを示す。

図２Ａ・２Ｂでは、この場合、ドレイン線ＤＬ１，ＤＬ２，．．．は、同じく、基板１００の表面にある表面ビット線として形成されている。基板１００には、半導体基板に埋め込みソース線ＢＳＬ（ＢＳＬ１，ＢＳＬ２，．．．）を形成するための相互に絶縁されているｐ型ウェル１０１，１０２，．．．が形成されている。

各ソース領域Ｓを、埋め込みソース線ＢＳＬ１としてのｐ型ウェル１０１，１０２，．．．と接触接続するために、いわゆる埋め込みストラップとしての埋め込み接続層ＢＳが、ｐ型不純物領域として形成されている。このｐ型不純物領域は、ソース領域Ｓと接触しており、ｐ型ウェル１０１にまで達している。この場合は、表面に形成されているシリサイド層８を介して、ソース領域Ｓを、埋め込み接続層ＢＳおよび埋め込みソース線ＢＳＬと電気的に接続することができる。このようにして、半導体素子ＳＥの各ソース領域Ｓは、ｐ型ウェル１０１，１０２，．．．からなる埋め込みソース線ＢＳＬと電気的に接続されている。

一方、図２Ｂのドレイン領域Ｄは、ドレインコンタクト部ＫＤを介して、表面ビット線ＤＬ１と電気的に接続されている。さらに、各ｐ型ウェルからなる埋め込みソース線ＢＳＬは、ウェル接続不純物領域ＷＡとそれに繋がるソースコンタクト部ＫＳとを介して、表面に引き回しされた表面ソース線ＳＬ１と電気的に接続されている。接触抵抗を充分に低くするため、この種のソースコンタクト部ＫＳは、通常、半導体基板における３２個または６４個のセル毎に形成されている。

こうして、集積密度は非常に改善される。なぜなら、ソース線は、基本的に、半導体基板に埋め込みソース線ＢＳＬとして形成されており、この分だけ、基板表面におけるメタライゼーションの必要性を減少させるからである。しかしながら、表面ドレイン線ＤＬ１と表面ソース線ＳＬ１との間で配線の重なりがあるので、とりわけソースコンタクト部ＫＳの場所において、領域の損失が依然として生じていることが欠点である。

上述のことに鑑み、本発明は、領域をさらに有効活用する領域最適化を図ることのできるビット線構造とその製造方法とを提供することを目的とする。

本発明では、この目的は、ビット線構造に関する特許請求項１に記載の特徴、および、方法に関する特許請求項９に記載の措置によって達成される。

特に、分離トレンチに備えた導電性のトレンチ充填層を、少なくとも、第２コンタクト部と第２コンタクト部に隣接する第１コンタクト部との領域において、第１コンタクト部の領域に電気的に接続されるように使用することにより、メタライゼーションの必要性は減少する。その結果、領域最適化が行われたビット線構造が実現できる。なお、上記トレンチ充填層は、第１不純物領域を、第２コンタクト部を越えた隣にある第１不純物領域と相互に電気的に接続する埋め込み接触バイパス線を形成している。

好ましくは、分離トレンチは、分離トレンチのトレンチ表面に形成された第１トレンチ絶縁層と、第１トレンチ絶縁層の表面に形成された導電性または非導電性の遮蔽層と、遮蔽層の表面に形成された第２トレンチ絶縁層とを備え、上記トレンチ充填層は、分離トレンチの上側部分に配置されている。その結果、優れた電気的特性と、特に、絶縁特性とを有する半導体素子を、特にサブ１００ｎｍ領域の構造においても実現することができる。

第２コンタクト部は、基本的に、埋め込み接続層の上方に配置されていることが好ましい。その結果、付加的なウェル接触接続を省き、領域最適化をさらに改善できる。

特に、自己整合性のある伝導性の高い接続層を使用することにより、第１または第２コンタクト部と、関連する不純物領域およびトレンチ充填層とを、特に簡単かつ効果的に、電気的に接続することができる。

基板は、ウェル不純物領域をさらに備えていることが好ましい。このウェル不純物領域に、ビット線不純物領域が配置されている。分離トレンチは、ウェル不純物領域よりも下方に突出している。こうして、隣接するセルの間の絶縁特性は、本質的にさらに改善できる。

さらに、本発明のさらに有利な改良は、他の請求項において特徴付けられている。

図面を参照しながら例示的な実施形態に基づいて本発明を以下に詳しく説明する。

図１Ａおよび図１Ｂは、ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した等化回路図および簡易化した平面図である。

図２Ａおよび図２Ｂは、他の従来のビット線構造の簡易化した等化回路図およびその断面図である。

図３Ａおよび図３Ｂは、本発明のビット線構造を有する半導体回路のレイアウトを簡易化した平面図、および、断面Ｉ−Ｉに沿ったその断面図である。

図４Ａ〜図９Ｃは、本発明のビット線構造の製造方法における主要な工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。

図３Ａ・３Ｂに、本発明のビット線構造を説明するための、半導体回路のレイアウトを簡易化した平面図、および、そのＩ−Ｉ線に沿った断面図を示す。同じ参照符号は、図１Ａ〜１Ｂの素子または層と同じまたは対応する素子または層を示している。それゆえ、以下では繰り返して説明しない。

ここでは、図３Ａに、一例として、ＳＮＯＲ半導体メモリー回路において使用できるような本発明のビット線構造のレイアウトの簡易化した平面図を示す。

図３Ａ・３Ｂでは、基板（例えば、半導体基板、好ましくは結晶シリコンを含む）中に、複数の帯型の分離トレンチＴによって、複数の帯型の活性エリアＡＡが、それぞれが縦方向（第１の方向）に延びているとともに全体が横方向に並ぶ列となるように形成されている。すなわち、活性エリアＡＡとその下方領域とは、分離トレンチＴによって分離トレンチＴ側から分離絶縁されることによって残された、第１の方向に沿った分離領域となっている。図１Ｂに記載の従来技術と同様に、ワード線スタックＷＬは、基板の表面に、それぞれが上記帯型の活性エリアＡＡに対して垂直な方向である横方向に延びているとともに全体が縦方向に並ぶ列となるように形成されている。上記ワード線スタックは、例えば不揮発性メモリー素子ＳＥを半導体素子として形成するため、第１絶縁層７Ａ（例えば、ゲート酸化物層すなわちトンネル層など）と、電荷蓄積層７Ｂ（例えば浮遊ゲート層）と、第２絶縁層７Ｃ（例えば、ＯＮＯ（酸化物／窒化物／酸化物）層配列）と、実際の駆動ワード線となる制御層７Ｄとを備えている。

ワード線スタックＷＬの側壁には、絶縁を目的として、側壁絶縁層であるスペーサーＳＰが形成されている。スペーサーＳＰのうち、第２コンタクト部であるソースコンタクト部ＫＳと対向しているスペーサーＴＳＰは、整形処理により、他のスペーサ−よりも厚みが低減されている。これらのスペーサーＳＰまたは整形されたスペーサーＴＳＰは、通常、複数のスペーサー層を含んでいる。これにより、充分な絶縁と、関連する接続不純物領域の形成、従って、第１不純物領域であるドレイン不純物領域Ｄおよび第２不純物領域であるソース不純物領域Ｓの形成とを実現することができる。これらの層および関連するスペーサーおよび不純物領域については、当業者に充分知られているので、本実施形態では詳しく説明しない。

したがって、半導体素子としての不揮発性メモリーセルＳＥは、活性エリアＡＡとワード線スタックＷＬとの間の各交差点すなわち重なり合う点に形成されている。上記素子は、電界効果トランジスタ構造を形成するために、第１伝導型（例えば、ｎ^＋）の、第１不純物領域としてのドレイン領域Ｄおよび第２不純物領域としてのソース領域Ｓを、ワード線スタックの横側に有している。

この場合、本発明の領域最適化が行われたビット線構造を形成するために、分離トレンチＴは、少なくとも、第２コンタクト部であるソースコンタクト部ＫＳのコンタクト領域、第２コンタクト部の隣にある第１コンタクト部であるドレインコンタクト部ＫＤのコンタクト領域とにおいて後者（ＫＤのコンタクト領域）に接続された、導電性のトレンチ充填層５を有している。このトレンチ充填層は、埋め込み接触バイパス線を形成するために、第１不純物領域Ｄを第２コンタクト部ＫＳを越えた隣の第１不純物領域Ｄと、従って、第１コンタクト部ＫＤ同士を、相互に電気的に接続する。

図９Ａ〜図９Ｃに、図３Ａの半導体回路構造について他の、簡易化した、Ａ−Ａ線断面図、Ｂ−Ｂ線断面図、およびＣ−Ｃ線断面図を示す。同様の参照符号は、同じく、図１〜図３Ｂに示す層または素子と同じまたは対応する層または素子を示しており、以下では繰り返し説明しない。

これらの断面図および関連する平面図から分るように、分離トレンチＴは、分離トレンチＴの表面に形成された第１トレンチ絶縁層２と、第１トレンチ絶縁層２の表面に形成された遮蔽層３と、遮蔽層３の表面に形成された第２トレンチ絶縁層４と、埋め込み接触バイパス線を形成するトレンチ充填層５とを備えている。このトレンチ充填層５は、分離トレンチＴの上部領域に形成されており、第１コンタクト部ＫＤの付近の被覆されていない接続領域とは別に設けられた第３トレンチ絶縁層６によって被覆されている。高ドープされた多結晶半導体材料を、遮蔽層３のために使用することが好ましい。原理的には、他の導電性材料（例えば、金属など）あるいは他の非導電性材料（例えば、アンドープの半導体材料または絶縁材料（ＳｉＯ_２）など）を使用することもできる。特に半導体材料は、この場合、望ましくない隙間または空隙を形成することなく、特に簡単に深いトレンチに堆積することができる。従って、上記遮蔽層３は、本質的に、隣接するセルの間の絶縁すなわち遮蔽を改善し、特に、寄生トランジスタがトレンチに沿って基板面と平行な方向に生じないように、すなわち、寄生トランジスタがトレンチに沿って１つのセルアレイから隣接するセルアレイに生じないようにする。この結果、同様に、パンチスルーまたはラッチアップ現象も確実に防止される。

半導体基板に、第２伝導型であるｐ型の、少なくとも１つのビット線不純物領域１０１が、図２Ｂの従来技術のような少なくとも１つの埋め込みビット線ＢＳＬを形成するために形成されており、第２伝導型の埋め込み接続層ＢＳによって、第２不純物領域Ｓと電気的に接続されている。

より正確には、図２Ｂの従来技術のように、このような埋め込み接続層である埋め込みストラップＢＳは、好ましくは第２不純物領域Ｓの領域へイオンを注入することにより、ビット線不純物領域またはｐ型ウェル１０１に形成される。その結果、例えば埋め込み接続層ＢＳおよび第２不純物領域Ｓの表面に自己整合して形成される高導電性接続層８を使用して、ソース領域Ｓと埋め込みソース線ＢＳＬであるｐ型ウェル１０１との間のコンタクトが得られる。

しかしながら、図２Ｂの従来技術とは対照的に、本実施形態では好ましくも、ソースコンタクト部すなわち第２コンタクト部ＫＳは、埋め込み接続層ＢＳのすぐ上に、そして、付加的なウェル接続不純物領域ＷＡを使用することなく、表面に形成された第１表面絶縁層Ｉ１および第２表面絶縁層Ｉ２中に形成されている。この結果、領域最適化すなわち領域の増加が達成される。原理的には、付加的なウェル接続不純物領域ＷＡは、図２Ｂに示す従来技術のように、ビット線不純物領域１０１を接続するためのビット線接続不純物領域として残っていてもよい。

具体的には、第２表面ビット線として形成されていたソース線ＳＬが、本実施形態では、第１表面ビット線として形成されたドレイン線ＤＬの直ぐ上に配置されており、その結果、最小ビット線構造幅および最小ビット線間隔の最小寸法ＢＬＰ（Bit Line Pitch）を形成できるので、埋め込み接触バイパス線により、領域が実質的に増加する。

この場合、第１表面ビット線ＤＬは、いずれも、第２コンタクト部ＫＳの領域で途切れているが、これらの途切れた箇所は、所要面積を増やすことなく、分離トレンチＴに組み込まれた埋め込み接触バイパス線によって互いに電気的に接続される。

特にサブ１００ｎｍ領域の半導体回路を形成する場合に電気的な特性を改善するために、第３トレンチ絶縁層６は、いわゆるＳＴＩ法（Shallow Trench Isolation；浅溝分離）によって、浅いトレンチ絶縁層として形成されていることが好ましい。このようにして、半導体基板に形成された半導体素子の電気的な特性が改善される、基板の最適な表面パッシベーションが得られる。

さらに、基板は、第１伝導型であるｎ型のウェル不純物領域１００を備えていてもよい。ビット線不純物領域１０１は、このウェル不純物領域１００中に形成されてできたものであり、分離トレンチＴは、ウェル不純物領域１００よりも下方に突出して半導体基板１に入り込んでいる。このようにして、特に高電圧回路に適した、特に寄生トランジスタ構造と、ラッチアップおよびパンチスルー現象とを確実に防止する絶縁効果の高い構造が得られる。従って、この種のビット線構造は、特にサブ１００ｎｍ領域の構造を有する半導体回路には重要である。

各不純物領域と関連するコンタクト部およびトレンチ充填層５との間の電気的な接続は、特に、自己整合性のある高導電性接続層８（シリサイドを含んでいることが好ましい）によって特に簡単に実現できる。しかしながら、他の例示的な実施形態（図示せず）として、この種の高導電性接続層８を、それに対応して構成されたコンタクト部ＫＳ・ＫＤによって直接形成することもできる。

それに応じて、第１不純物領域Ｄとトレンチ充填層５の被覆されていない接続領域とを電気的に接続するために、第１コンタクト部ＫＤの底部領域は、上記高導電性接続層８の領域に応じて、第１不純物領域Ｄから、トレンチ充填層５の被覆されていない領域に達するまで延びていてもよい。同じく、第２コンタクト部ＫＳも、上記自己整合した高導電性接続層８の底部領域を有していてよく、これによって、第２コンタクト部ＫＳは、第２不純物領域Ｓを、埋め込み接続層ＢＳと電気的に接続する。その結果、各第１表面ビット線は関連する第１不純物領域Ｄと、各第２表面ビット線ＳＬは関連する第２不純物領域Ｓと、および、各第１表面ビット線は埋め込み接続層すなわち埋め込み接触バイパス線と、それぞれ利用可能な標準的な方法に従ってコンタクト接続される。

図４Ａ〜図９Ｃに、本発明のビット線構造の製造の主要方法工程を説明するための、Ａ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った簡易化された各断面図を示す。同じく、同様の参照符号は、図１Ａ〜図３Ｂの素子または層と同様のまたは対応する素子または層を示し、以下では繰り返し説明はしない。

図４Ａ〜図４Ｃに示すように、第１伝導型であるｎ型のウェル不純物領域１００と、第２伝導型であるｐ型のビット線不純物領域１０１とを、好ましくはイオン注入によって半導体基板１（１００および１０１を含む）に形成した後、まず、深い分離トレンチＴを、活性エリアＡＡの延びる方向である第１の方向（図３Ａ）に沿って、半導体基板の表面から所定の深さで、パターン化された第１ハードマスク層ＨＭ１と、その下側のパッド酸化物ＰＯとを用いて形成する。この場合、分離トレンチＴは、ウェル不純物領域１００よりも下方に突出して半導体基板１に入り込んでいることが好ましい。その結果、特に高電圧回路に適した、特に寄生トランジスタ構造およびラッチアップおよびパンチスルー現象を防止する絶縁効果の高い構造が得られる。分離トレンチＴはビット線不純物領域１０１従って埋め込みビット線ＢＳＬを、分離トレンチＴ側から分離絶縁するように、分離トレンチ（Ｔ）に隣接する活性エリアＡＡと活性エリアＡＡの下方領域とを分離領域として残す。

深い分離トレンチを形成するためにＤＲＡＭ製造で使用される方法が実行されることが好ましいが、形成するトレンチは、局所的な範囲のトレンチではなく、基板面に沿ってかなり長い分離トレンチである。

その後、いわゆるライナー酸化物（下地酸化膜）の形状であることが好ましい第１トレンチ絶縁層２を、熱によって、例えば分離トレンチＴのトレンチ表面に形成する。第１ハードマスクＨＭ１は、Ｓｉ_３Ｎ_４を有しているが、例えばＳｉＯ_２を、第１トレンチ絶縁層２およびパッド酸化物ＰＯのために使用することが好ましい。

図５Ａ〜図５Ｃでは、続いて、導電性または非導電性の遮蔽層３を、分離トレンチＴの下部領域の第１トレンチ絶縁層２の表面に形成し、高ドープされたまたはアンドープの半導体材料（例えばポリシリコン）、または、何らかの他の導電性または非導電性の材料などによってトレンチを完全に充填することが好ましい。そして、エッチバック工程を行う。

続いて、第２トレンチ絶縁層４を、遮蔽層３の表面に形成する。この場合、半導体材料を遮蔽層３のために使用することによって、酸化物層を熱処理によって成長させることが好ましい。導電性のあるトレンチ充填層５を埋め込み接触バイパス線として第２トレンチ絶縁層４の表面に形成するためには、たとえば、好ましくは高ドープされた半導体材料（ポリシリコン）を堆積するプロセスを、トレンチ充填層５を上部領域に充填するためにさらに行う。その後、基板表面までエッチバックすることにより、Ｓｉ_３Ｎ_４で構成されている第１ハードマスク層ＨＭ１を最終的に除去または剥離する。同じく、代替の導電性材料をトレンチ充填層５のために使用することもできる。

その後、図６Ａ〜図６Ｃでは、第２ハードマスク層ＨＭ２を用いて、例えば標準的なＳＴＩ方法によって、トレンチ充填層５の不要部分を上部トレンチ領域から除去する。第２ハードマスク層は、同じく、Ｓｉ_３Ｎ_４を有しており、特に、トレンチ充填層５の接続領域を少なくとも部分的に被覆している。上記接続領域は、埋め込み接触バイパス線のために設けられている。あるいは、この時点で、被覆されていない領域に酸化物層をさらに形成することができる。その結果、被覆されていない浅いトレンチに更なるライナー酸化物（下地酸化膜）が生じる。

次に、図７Ａ〜図７Ｃでは、第２ハードマスク層ＨＭ２に、いわゆる「プルバック（pull-back）」エッチングを行う。その結果、この層は、部分的にエッチバックされ、角が丸くなる。その後、例えばＨＤＰ（高密度プラズマ；High Density Plasma）法により、第３トレンチ絶縁層６を好ましくは浅溝分離（ＳＴＩ）として堆積する。その結果、トレンチＴの被覆されていない上部領域は、本実施形態では、同じく、残留している第２ハードマスク層ＨＭ２によって被覆されているトレンチ充填層５の接続領域とは別に充填される。残留しているパッド酸化物層ＰＯと残留している第２ハードマスク層ＨＭ２とを除去するために、例えば化学機械研磨（ＣＭＰ）を後続のＨＦディッピング法とともに行ってもよい。

さらに、この時点で、図示されていない半導体基板のある表面領域に、例えば高耐圧誘電体を形成する、さらに好ましくは図に示したセルエリアにある当該高耐圧誘電体の第１部分を除去することができる。

その後、図８Ａ〜図８Ｃでは、同じく従来の方法で、例えば半導体素子を基板の表面に形成する。半導体素子は、この実施形態では、例えば、不揮発性半導体メモリー素子ＳＥである。この不揮発性半導体メモリー素子ＳＥは、例えば、第１絶縁層すなわちトンネル絶縁層７Ａと、その上に重なっている電荷蓄積層７Ｂと、その上に重なっている第２絶縁層であるＯＮＯ層配列７Ｃと、さらに最終的な制御層７Ｄとを有するワード線スタックＷＬを形成しパターン化することによって形成される。

さらに、この場合、スペーサーＳＰおよび整形されたスペーサーＴＳＰを、帯型に形成されたワード線スタックの側壁に形成する。これらのスペーサーを用いて、通常、第１不純物領域Ｓ、第２不純物領域Ｄ、および埋め込み接続層ＢＳを、イオン注入によって形成することが好ましい。同じく、この場合は、いわゆる接続不純物領域を実現するためのスペーサー構造（図示せず）を形成することもできる。適宜、さらに、ビット線不純物領域１０１の接続のための従来のビット線接続不純物領域を実現するために、例えば、図２Ｂの従来技術のような従来のウェル接続不純物領域ＷＡを形成することもできる。

特に、特に埋め込み接続層ＢＳを形成するために、第２コンタクト部ＫＳと対向しているスペーサーを整形処理する。その結果、整形された厚みの小さいスペーサーＴＳＰが得られる。従って、これらの整形されたスペーサーＴＳＰを使用して、第２伝導型の埋め込み接続層ＢＳを、自己整合的に、好ましくはイオン注入によって形成することができる。

図９Ａ〜図９Ｃでは、特に、トレンチ充填層５の接続領域に残留している第２ハードマスク層ＨＭ２を除去した後、第１不純物領域Ｄをトレンチ充填層５と接続し、第２不純物領域Ｓを埋め込み接続層ＢＳと電気的に接続するための高導電性接続層８を形成する。

高導電性接続層８を自己整合的に形成するために、例えば、まずシリサイド化が可能な材料としてシリサイド化が可能な金属層（例えば、コバルト、ニッケルまたはプラチナ）を領域全体に堆積する。これに続いて、高導電性接続層８およびワード線スタックＷＬの高導電性制御層７Ｆを任意に形成するためのシリサイド化が可能な材料を使用して、被覆されていない半導体材料の表面層の改質を行う。半導体材料（シリコン）と接触していない表面には、シリサイドは形成されずに、堆積された材料（金属）が残留する。それゆえ、堆積はされたがシリサイド化はされていない金属層を、好ましくは湿式化学エッチング法によって、選択的にエッチバックできる。このように、高導電性接続層８および高導電性制御層７Ｆを、自己整合的に形成できる。

その後、第１表面絶縁層Ｉ１を、基板表面に中間誘電体として形成する。また、第１コンタクト部であるドレインコンタクト部ＫＤを、第１表面絶縁層Ｉ１の中であって、第１不純物領域Ｄの上側に形成する。第１コンタクト部ＫＤは、第１不純物領域Ｄの上側の高導電性接続層８に繋がるコンタクトホール（ヴィア）を有していることが好ましい。このコンタクトホールに、ＴｉＮ層を、バリヤ層として形成することが好ましい。なお、バリヤ層は、充填層としてタングステン層を有している。その後、第１表面ビット線ＢＬを、第１表面絶縁層Ｉ１の表面に、すなわち第１メタライゼーション面上に形成する。この表面ビット線ＢＬは、第１コンタクト部ＫＤを介して、第１不純物領域Ｄと接触している。

次に、第２表面絶縁層Ｉ２を、第１表面絶縁層Ｉ１および第１表面ビット線ＢＬの表面に形成する。同じく、第２コンタクト部であるソースコンタクト部ＫＳを、第１コンタクト部ＫＤと同様に、第２表面絶縁層Ｉ１・Ｉ２の中であって、埋め込み接続層ＢＳの上側に、関連する高導電性接続層８から第２表面絶縁層Ｉ２の表面に達するように形成する。最終的に、第２表面絶縁層Ｉ２の表面すなわち第２メタライゼーション面に、領域全体に導電層を堆積し、第２表面ビット線ＳＬが形成されるようにパターン化する。なお、第２表面ビット線ＳＬは、第２コンタクト部ＫＳを介して、ソース不純物領域Ｓとコンタクトしている。しかも、この第２表面ビット線ＳＬは、分離領域ごとにすなわち活性エリアごとに設けられ、１つの第２表面ビット線ＳＬは１つの分離領域の全てのソース不純物領域Ｓに、第２コンタクト部ＫＳを介して電気的に接続されている。

こうして、ビット線構造のビット線間隔ＢＬＰ（Bit Line Pitch）は最小となる。従って、領域最適化が行われ、集積密度が改善される。さらに、この特別な絶縁構造により、たとえサブ１００ｎｍ領域であっても、電気的な特性の優れた半導体回路を形成できる。

本発明は、上記では不揮発性ＳＮＯＲ半導体メモリー回路に基づいて説明されてきた。しかしながら、本発明はこれに制限されず、同様のビット線構造を有する他の半導体回路も同様に含む。さらに、本発明は、上記シリコン半導体基板およびそれに関連する材料に制限されず、対応する不純物または絶縁性能を有する代替の半導体材料も同様に含む。同じく、ソース領域とドレイン領域とを入れ替え、かつ、それらに関連するソース線とドレイン線とを入れ替えて、本発明を適用することもできる。

ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した等化回路図である。ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した平面図である。他の従来のビット線構造の簡易化した等化回路図である。他の従来のビット線構造の簡易化した断面図である。本発明のビット線構造を有する半導体回路のレイアウトを簡易化した平面図である。本発明のビット線構造を有する半導体回路のレイアウトの断面Ｉ−Ｉに沿った断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。本発明のビット線構造の製造の主要な方法工程を説明するための、図３Ａの半導体回路構造を簡易化した断面図である。

Claims

第１伝導型（ｎ）である第１不純物領域（Ｄ）および上記第１伝導型（ｎ）である第２不純物領域（Ｓ）をそれぞれ有している複数の半導体素子（ＳＥ）を形成するための半導体基板（１，１００，１０１）であって、表面に上記第１不純物領域（Ｄ）と上記第２不純物領域（Ｓ）とが第１の方向に沿って並ぶ活性エリアを有している半導体基板（１，１００，１０１）と、
少なくとも１つの埋め込みビット線（ＢＳＬ）を上記第１の方向に沿って形成するためのものであり、上記第１伝導型（ｎ）とは反対の第２伝導型（ｐ）であり、上記半導体基板中に、上記第１不純物領域（Ｄ）および上記第２不純物領域（Ｓ）と隣接して形成されており、上記第２不純物領域（Ｓ）と電気的に接続されているビット線不純物領域（１０１）と、
上記第１の方向に沿って、上記半導体基板中に上記半導体基板の表面から所定の深さで形成されている、少なくとも１つの分離トレンチ（Ｔ）であって、各上記埋め込みビット線（ＢＳＬ）を上記分離トレンチ（Ｔ）側から分離絶縁するように、上記分離トレンチ（Ｔ）に隣接する上記活性エリアと上記活性エリアの下方領域とを分離領域として残す分離トレンチ（Ｔ）と、
上記半導体基板の表面に形成されている第１表面絶縁層（Ｉ１）と、
上記第１表面絶縁層（Ｉ１）の表面に形成されており、第１コンタクト部（ＫＤ）を介して上記第１不純物領域（Ｄ）と電気的に接続されている第１表面ビット線（ＤＬ）と、
上記第１絶縁層（Ｉ１）の表面および上記第１表面ビット線（ＤＬ）の表面に形成されている第２表面絶縁層（Ｉ２）と、
上記第２表面絶縁層（Ｉ２）の表面に形成されており、上記分離領域ごとに設けられ、上記分離領域の全ての上記第２不純物領域（Ｓ）に、第２コンタクト部（ＫＳ）を介して電気的に接続されている第２表面ビット線（ＳＬ）と、
を含むビット線構造であって、
上記第１表面ビット線（ＤＬ）は、上記第２コンタクト部（ＫＳ）の領域で途切れており、
上記分離トレンチ（Ｔ）は、上記分離トレンチ（Ｔ）に隣接する上記分離領域の、少なくとも上記第１コンタクト部（ＫＤ）とのコンタクト領域に接続された、導電性のトレンチ充填層（５）を有しており、上記トレンチ充填層（５）は、上記第１不純物領域（Ｄ）を上記第２コンタクト部（ＫＳ）を越えて隣の上記第１不純物領域（Ｄ）に電気的に接続する埋め込み接触バイパス線を形成することを特徴とするビット線構造。
上記分離トレンチ（Ｔ）は、
上記分離トレンチ（Ｔ）の表面に形成された第１トレンチ絶縁層（２）と、
上記第１トレンチ絶縁層（２）の表面に形成された導電性または非導電性の遮蔽層（３）と、
上記遮蔽層（３）の表面に形成された第２トレンチ絶縁層（４）とを有し、
上記第２トレンチ絶縁層（４）上であって、分離トレンチ（Ｔ）の上部領域に、上記トレンチ充填層（５）が形成されている、ことを特徴とする請求項１に記載のビット線構造。
各上記分離領域において、
上記第２不純物領域（Ｓ）は、上記第２伝導型（ｐ）である埋め込み接続層（ＢＳ）によって、上記埋め込みビット線（ＢＳＬ）と電気的に接続されており、
上記第２コンタクト部（ＫＳ）は、上記埋め込み接続層（ＢＳ）の上方、または、上記埋め込みビット線（ＢＳＬ）を接続するためのウェル接続不純物領域（ＷＡ）の上方に形成されていることを特徴とする請求項１または２に記載のビット線構造。
各上記分離領域において、
上記第２コンタクト部（ＫＳ）は、直接に、あるいは、自己整合して形成された高導電性接続層（８）を介して、上記第２不純物領域（Ｓ）および上記埋め込み接続層（ＢＳ）と電気的に接続されていることを特徴とする請求項３に記載のビット線構造。
上記トレンチ充填層（５）の表面に、浅溝分離層（６）が形成されていることを特徴とする請求項１〜４のいずれか１項に記載のビット線構造。
各上記分離領域において、
上記第２コンタクト部（ＫＳ）に隣接する上記第１コンタクト部（ＫＤ）は、直接に、あるいは、自己整合して形成された高導電性接続層（８）を介して、上記第１不純物領域（Ｄ）と、トレンチ充填層（５）とに、電気的に接続されていることを特徴とする請求項１〜５のいずれか１項に記載のビット線構造。
上記半導体基板は、上記ビット線不純物領域（１０１）が配置されたウェル不純物領域（１００）を有し、
上記分離トレンチ（Ｔ）は、上記ウェル不純物領域（１００）よりも下方に突出していることを特徴とする請求項１〜６のいずれか１項に記載のビット線構造。
上記半導体素子として、マトリックス型に配置された複数の不揮発性メモリー素子（ＳＥ）を有し、上記不揮発性メモリー素子（ＳＥ）は、ワード線スタックを構成する、第１絶縁層（７Ａ）と、電荷蓄積層（７Ｂ）と、第２絶縁層（７Ｃ）と、制御層（７Ｄ）とを有していることを特徴とする請求項１〜７のいずれか１項に記載のビット線構造。
請求項１〜８のいずれか１項に記載のビット線構造を製造する方法であって、
上記半導体基板（１，１００）にビット線不純物領域（１０１）を形成するステップ（ａ）と、
上記半導体基板に上記分離トレンチ（Ｔ）を形成するステップ（ｂ）と、
上記分離トレンチ（Ｔ）のトレンチ表面に第１トレンチ絶縁層（２）を形成するステップ（ｃ）と、
上記分離トレンチ（Ｔ）の下部領域であって、上記第１トレンチ絶縁層（２）の表面に、遮蔽層（３）を形成するステップ（ｄ）と、
上記遮蔽層（３）の表面に、第２トレンチ絶縁層（４）を形成するステップ（ｅ）と、
上記第２トレンチ絶縁層（４）の表面に、上記埋め込み接触バイパス線として、上記トレンチ充填層（５）を形成するステップ（ｆ）と、
上記トレンチ充填層（５）の表面であって、少なくとも上記第２コンタクト部（ＫＳ）の領域に、第３トレンチ絶縁層（６）を形成するステップ（ｇ）と、
上記半導体基板の表面に、複数の上記半導体素子（ＳＥ）を形成するステップ（ｈ）と、
上記ビット線不純物領域（１０１）を上記第２不純物領域（Ｓ）に接続するための少なくとも１つのビット線接続不純物領域（ＢＳ，ＷＡ）を形成するステップ（ｉ）と、
上記半導体基板の表面に、上記第１表面絶縁層（Ｉ１）を形成するステップ（ｊ）と、
上記第１表面絶縁層（Ｉ１）に、上記第１コンタクト部（ＫＤ）を形成するステップ（ｋ）と、
上記第１表面絶縁層（Ｉ１）の表面に、上記第１表面ビット線（ＤＬ）を、形成されることとなっている上記第２コンタクト部（ＫＳ）の領域が途切れるように形成するステップ（ｌ）と、
上記第１表面絶縁層（Ｉ１）の表面および上記第１表面ビット線（ＤＬ）の表面に上記第２表面絶縁層（Ｉ２）を形成するステップ（ｍ）と、
上記第１表面層（Ｉ１）および第２表面絶縁層（Ｉ２）に、上記第２コンタクト部（ＫＳ）を形成するステップ（ｎ）と、
上記第２表面絶縁層（Ｉ２）の表面に、上記第２表面ビット線（ＳＬ）を形成するステップ（ｏ）と、を含む方法。
上記ステップ（ｄ）において、非導電性または導電性材料を、上記分離トレンチ（Ｔ）に上記遮蔽層（３）として堆積し、エッチバックすることを特徴とする請求項９に記載の方法。
上記ステップ（ｇ）において、上記第３トレンチ絶縁層（６）を、ＳＴＩ方法によって形成することを特徴とする請求項９または１０に記載の方法。
上記ステップ（ｋ）において、各上記分離領域において、上記第１コンタクト部（ＫＤ）は、上記トレンチ充填層（５）の被覆されていない接続領域を、直接に、あるいは、自己整合して形成された高導電性接続層（８）を介して、上記第１不純物領域（Ｄ）と接続することを特徴とする請求項９〜１１のいずれか１項に記載の方法。
上記ステップ（ｉ）は、各上記分離領域において、上記ビット線接続不純物領域として、埋め込み接続層（ＢＳ）と上記埋め込みビット線（ＢＳＬ）との少なくとも一方の接続のためのウェル接続不純物領域（ＷＡ）を形成するステップを含み、
上記ステップ（ｎ）において、各上記分離領域において、直接に、あるいは、自己整合して形成された高導電性接続層（８）を介して、上記ビット線接続不純物領域（ＢＳ，ＷＡ）の上方に、上記第２コンタクト部（ＫＳ）を形成することを特徴とする請求項９〜１２のいずれか１項に記載の方法。
上記ステップ（ａ）において、結晶シリコンを上記半導体基板として使用し、
上記ステップ（ｆ）において、高ドープポリシリコンを、上記トレンチ充填層（５）として堆積し、
上記工導電性接続層（８）を、シリサイド化が可能な材料を用いて堆積表面をシリサイドとなるように改質することにより形成することを特徴とする請求項１２または１３に記載の方法。
ＳｉＯ_２を、上記第１〜第３トレンチ絶縁層（２，４，６）として形成することを特徴とする請求項９〜１４のいずれか１項に記載の方法。
上記ステップ（ａ）において、上記第１伝導型（ｎ）であるウェル不純物領域（１００）を、上記半導体基板にさらに形成し、当該ウェル不純物領域（１００）には、上記第２伝導型（ｐ）である上記ビット線不純物領域（１０１）が配置されており、
上記ステップ（ｂ）において、上記分離トレンチ（Ｔ）は、当該ウェル不純物領域（１００）よりも下方に突出することを特徴とする請求項９〜１５のいずれか１項に記載の方法。
上記半導体素子として、マトリックス型に形成された複数の不揮発性メモリー素子（ＳＥ）を備え、上記不揮発性メモリー素子（ＳＥ）は、ワード線スタックを構成する、第１絶縁層（７Ａ）と、電荷蓄積層（７Ｂ）と、第２絶縁層（７Ｃ）と、制御層（７Ｄ）とを含んでいることを特徴とする請求項９〜１６のいずれか１項に記載の方法。