JP2006526284A - ビット線構造およびその製造方法 - Google Patents
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Abstract
Description
Claims (17)
- 第1伝導型(n)である第1不純物領域(D)および上記第1伝導型(n)である第2不純物領域(S)をそれぞれ有している複数の半導体素子(SE)を形成するための半導体基板(1,100,101)であって、表面に上記第1不純物領域(D)と上記第2不純物領域(S)とが第1の方向に沿って並ぶ活性エリアを有している半導体基板(1,100,101)と、
少なくとも1つの埋め込みビット線(BSL)を上記第1の方向に沿って形成するためのものであり、上記第1伝導型(n)とは反対の第2伝導型(p)であり、上記半導体基板中に、上記第1不純物領域(D)および上記第2不純物領域(S)と隣接して形成されており、上記第2不純物領域(S)と電気的に接続されているビット線不純物領域(101)と、
上記第1の方向に沿って、上記半導体基板中に上記半導体基板の表面から所定の深さで形成されている、少なくとも1つの分離トレンチ(T)であって、各上記埋め込みビット線(BSL)を上記分離トレンチ(T)側から分離絶縁するように、上記分離トレンチ(T)に隣接する上記活性エリアと上記活性エリアの下方領域とを分離領域として残す分離トレンチ(T)と、
上記半導体基板の表面に形成されている第1表面絶縁層(I1)と、
上記第1表面絶縁層(I1)の表面に形成されており、第1コンタクト部(KD)を介して上記第1不純物領域(D)と電気的に接続されている第1表面ビット線(DL)と、
上記第1絶縁層(I1)の表面および上記第1表面ビット線(DL)の表面に形成されている第2表面絶縁層(I2)と、
上記第2表面絶縁層(I2)の表面に形成されており、上記分離領域ごとに設けられ、上記分離領域の全ての上記第2不純物領域(S)に、第2コンタクト部(KS)を介して電気的に接続されている第2表面ビット線(SL)と、
を含むビット線構造であって、
上記第1表面ビット線(DL)は、上記第2コンタクト部(KS)の領域で途切れており、
上記分離トレンチ(T)は、上記分離トレンチ(T)に隣接する上記分離領域の、少なくとも上記第1コンタクト部(KD)とのコンタクト領域に接続された、導電性のトレンチ充填層(5)を有しており、上記トレンチ充填層(5)は、上記第1不純物領域(D)を上記第2コンタクト部(KS)を越えて隣の上記第1不純物領域(D)に電気的に接続する埋め込み接触バイパス線を形成することを特徴とするビット線構造。 - 上記分離トレンチ(T)は、
上記分離トレンチ(T)の表面に形成された第1トレンチ絶縁層(2)と、
上記第1トレンチ絶縁層(2)の表面に形成された導電性または非導電性の遮蔽層(3)と、
上記遮蔽層(3)の表面に形成された第2トレンチ絶縁層(4)とを有し、
上記第2トレンチ絶縁層(4)上であって、分離トレンチ(T)の上部領域に、上記トレンチ充填層(5)が形成されている、ことを特徴とする請求項1に記載のビット線構造。 - 各上記分離領域において、
上記第2不純物領域(S)は、上記第2伝導型(p)である埋め込み接続層(BS)によって、上記埋め込みビット線(BSL)と電気的に接続されており、
上記第2コンタクト部(KS)は、上記埋め込み接続層(BS)の上方、または、上記埋め込みビット線(BSL)を接続するためのウェル接続不純物領域(WA)の上方に形成されていることを特徴とする請求項1または2に記載のビット線構造。 - 各上記分離領域において、
上記第2コンタクト部(KS)は、直接に、あるいは、自己整合して形成された高導電性接続層(8)を介して、上記第2不純物領域(S)および上記埋め込み接続層(BS)と電気的に接続されていることを特徴とする請求項3に記載のビット線構造。 - 上記トレンチ充填層(5)の表面に、浅溝分離層(6)が形成されていることを特徴とする請求項1〜4のいずれか1項に記載のビット線構造。
- 各上記分離領域において、
上記第2コンタクト部(KS)に隣接する上記第1コンタクト部(KD)は、直接に、あるいは、自己整合して形成された高導電性接続層(8)を介して、上記第1不純物領域(D)と、トレンチ充填層(5)とに、電気的に接続されていることを特徴とする請求項1〜5のいずれか1項に記載のビット線構造。 - 上記半導体基板は、上記ビット線不純物領域(101)が配置されたウェル不純物領域(100)を有し、
上記分離トレンチ(T)は、上記ウェル不純物領域(100)よりも下方に突出していることを特徴とする請求項1〜6のいずれか1項に記載のビット線構造。 - 上記半導体素子として、マトリックス型に配置された複数の不揮発性メモリー素子(SE)を有し、上記不揮発性メモリー素子(SE)は、ワード線スタックを構成する、第1絶縁層(7A)と、電荷蓄積層(7B)と、第2絶縁層(7C)と、制御層(7D)とを有していることを特徴とする請求項1〜7のいずれか1項に記載のビット線構造。
- 請求項1〜8のいずれか1項に記載のビット線構造を製造する方法であって、
上記半導体基板(1,100)にビット線不純物領域(101)を形成するステップ(a)と、
上記半導体基板に上記分離トレンチ(T)を形成するステップ(b)と、
上記分離トレンチ(T)のトレンチ表面に第1トレンチ絶縁層(2)を形成するステップ(c)と、
上記分離トレンチ(T)の下部領域であって、上記第1トレンチ絶縁層(2)の表面に、遮蔽層(3)を形成するステップ(d)と、
上記遮蔽層(3)の表面に、第2トレンチ絶縁層(4)を形成するステップ(e)と、
上記第2トレンチ絶縁層(4)の表面に、上記埋め込み接触バイパス線として、上記トレンチ充填層(5)を形成するステップ(f)と、
上記トレンチ充填層(5)の表面であって、少なくとも上記第2コンタクト部(KS)の領域に、第3トレンチ絶縁層(6)を形成するステップ(g)と、
上記半導体基板の表面に、複数の上記半導体素子(SE)を形成するステップ(h)と、
上記ビット線不純物領域(101)を上記第2不純物領域(S)に接続するための少なくとも1つのビット線接続不純物領域(BS,WA)を形成するステップ(i)と、
上記半導体基板の表面に、上記第1表面絶縁層(I1)を形成するステップ(j)と、
上記第1表面絶縁層(I1)に、上記第1コンタクト部(KD)を形成するステップ(k)と、
上記第1表面絶縁層(I1)の表面に、上記第1表面ビット線(DL)を、形成されることとなっている上記第2コンタクト部(KS)の領域が途切れるように形成するステップ(l)と、
上記第1表面絶縁層(I1)の表面および上記第1表面ビット線(DL)の表面に上記第2表面絶縁層(I2)を形成するステップ(m)と、
上記第1表面層(I1)および第2表面絶縁層(I2)に、上記第2コンタクト部(KS)を形成するステップ(n)と、
上記第2表面絶縁層(I2)の表面に、上記第2表面ビット線(SL)を形成するステップ(o)と、を含む方法。 - 上記ステップ(d)において、非導電性または導電性材料を、上記分離トレンチ(T)に上記遮蔽層(3)として堆積し、エッチバックすることを特徴とする請求項9に記載の方法。
- 上記ステップ(g)において、上記第3トレンチ絶縁層(6)を、STI方法によって形成することを特徴とする請求項9または10に記載の方法。
- 上記ステップ(k)において、各上記分離領域において、上記第1コンタクト部(KD)は、上記トレンチ充填層(5)の被覆されていない接続領域を、直接に、あるいは、自己整合して形成された高導電性接続層(8)を介して、上記第1不純物領域(D)と接続することを特徴とする請求項9〜11のいずれか1項に記載の方法。
- 上記ステップ(i)は、各上記分離領域において、上記ビット線接続不純物領域として、埋め込み接続層(BS)と上記埋め込みビット線(BSL)との少なくとも一方の接続のためのウェル接続不純物領域(WA)を形成するステップを含み、
上記ステップ(n)において、各上記分離領域において、直接に、あるいは、自己整合して形成された高導電性接続層(8)を介して、上記ビット線接続不純物領域(BS,WA)の上方に、上記第2コンタクト部(KS)を形成することを特徴とする請求項9〜12のいずれか1項に記載の方法。 - 上記ステップ(a)において、結晶シリコンを上記半導体基板として使用し、
上記ステップ(f)において、高ドープポリシリコンを、上記トレンチ充填層(5)として堆積し、
上記工導電性接続層(8)を、シリサイド化が可能な材料を用いて堆積表面をシリサイドとなるように改質することにより形成することを特徴とする請求項12または13に記載の方法。 - SiO2を、上記第1〜第3トレンチ絶縁層(2,4,6)として形成することを特徴とする請求項9〜14のいずれか1項に記載の方法。
- 上記ステップ(a)において、上記第1伝導型(n)であるウェル不純物領域(100)を、上記半導体基板にさらに形成し、当該ウェル不純物領域(100)には、上記第2伝導型(p)である上記ビット線不純物領域(101)が配置されており、
上記ステップ(b)において、上記分離トレンチ(T)は、当該ウェル不純物領域(100)よりも下方に突出することを特徴とする請求項9〜15のいずれか1項に記載の方法。 - 上記半導体素子として、マトリックス型に形成された複数の不揮発性メモリー素子(SE)を備え、上記不揮発性メモリー素子(SE)は、ワード線スタックを構成する、第1絶縁層(7A)と、電荷蓄積層(7B)と、第2絶縁層(7C)と、制御層(7D)とを含んでいることを特徴とする請求項9〜16のいずれか1項に記載の方法。
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