JP4276510B2 - 半導体記憶装置とその製造方法 - Google Patents
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Description
更に、その上に、シリコン酸化膜またはシリコン窒化膜等のマスク絶縁膜20が、10〜300nmの厚さで形成される。
更に、その上に、シリコン酸化膜またはシリコン窒化膜等のマスク絶縁膜20が、10〜300nmの厚さで形成される。
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
前記第1のゲート絶縁膜の上に形成された第1の導電体膜と、
前記第2のゲート絶縁膜の上に形成された第1の導電体膜と、
を備え、
前記第1の領域と前記第2の領域の境界は素子分離トレンチが形成され、前記素子分離トレンチは、前記第1の領域に形成された第1の導電体膜の側面と接して形成され、また、前記素子分離トレンチは、前記第2の領域に形成された第1の導電体膜の側面と接して形成され、前記第1の領域に接した素子分離トレンチの、前記半導体基板表面からの深さは、前記第2の領域に接した素子分離トレンチの、前記半導体基板表面からの深さより浅く設定したことを特徴とする半導体装置を提供するものである。
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と、
前記第1のゲート絶縁膜の上に形成された第1の導電体膜と、
前記第2のゲート絶縁膜の上に形成された第1の導電体膜と、
を備え、
前記第1の領域と前記第2の領域の境界は第1の素子分離トレンチが形成され、前記第1の素子分離トレンチは、前記第1の領域に形成された第1の導電体膜の側面と接して形成され、また、前記第1の素子分離トレンチは、前記第2の領域に形成された第1の導電体膜の側面と接して形成され、前記第1の領域に接した第1の素子分離トレンチの、前記半導体基板表面からの深さは、前記第2の領域に接した第1の素子分離トレンチの、前記半導体基板表面からの深さより浅く、
前記第1の領域に形成された第1の素子分離トレンチの、半導体基板表面からの深さを、前記第3の領域に形成された第2の素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定した
ことを特徴とする半導体装置を提供するものである。
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と
を備え、
前記第1の領域と前記第2の領域の境界は第1の素子分離トレンチが形成され、
前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さを、
前記第2の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さよりも浅く、
前記第3の領域に形成された第2の素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定し、
前記メモリセルトランジスタと、前記第2の領域におけるトランジスタと、前記第3の領域におけるトランジスタのそれぞれにおけるゲート電極を、
それぞれのゲート絶縁膜上に配置された下側の第1ゲート電極と、第1ゲート電極上に電気的に接続されて配置され上側の第2ゲート電極の2層のものとして構成し、
前記第2ゲート電極は、
前記第1の領域と前記第2の領域においては、前記第1の素子分離トレンチ上面に接して配置され、
前記第3の領域においては、前記第2の素子分離トレンチの上面に、前記第1ゲート電極を介して配置されている
ことを特徴とする半導体装置を提供するものである。
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
を備えた半導体装置の製造方法であって、
前記第2の領域の前記半導体基板をエッチングして第2の素子分離トレンチを形成する際には、前記第1の領域では、前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにした、ある工程を有し、
前記ある工程の後に、
前記第1の領域の、前記電荷蓄積絶縁膜を含む前記第1のゲート絶縁膜と前記半導体基板をエッチングして、第1の素子分離トレンチを形成するとともに、
このとき同時に前記第2の領域の前記半導体基板をもエッチングして、前記第2の素子分離トレンチをさらに深くエッチングし、
前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された前記第2の素子分離トレンチの、前記半導体基板の表面からの深さより浅くなるようにした
ことを特徴とする半導体装置の製造方法を提供するものである。
上記目的を達成するために、本発明は、
半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と
を備え、
前記第1の領域及び前記第3の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さより浅く設定した
半導体装置の製造方法であって、
前記第1及び第3の領域においては、前記半導体基板上に、少なくとも前記第1のゲート絶縁膜とその上に形成されたゲート電極を配置し、
前記第2の領域においては、前記半導体基板上に、少なくとも前記第2のゲート絶縁膜とその上に形成されたゲート電極を配置し、
この状態において、前記第2の領域の前記半導体基板をエッチングして第2の素子分離トレンチを形成する際には、前記第1及び第3の領域においては前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにし、前記第1及び第3の領域の前記電荷蓄積絶縁膜を含む前記第1のゲート絶縁膜と前記半導体基板をエッチングして、それぞれ第1及び第3の素子分離トレンチを形成するとともに、このとき同時に前記第2の領域の前記半導体基板をもエッチングして、前記第2の素子分離トレンチをさらに深くエッチングして、前記第1及び第3の領域に形成された前記第1及び第3の素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された前記第2の素子分離トレンチの、前記半導体基板の表面からの深さより浅くなるようにする
ことを特徴とする半導体装置の製造方法を提供するものである。
図1は本発明の実施形態1に係る、半導体記憶装置の断面図であり、(A)はメモリセル領域のゲート断面(図46のAA’断面に相当)を、(B)はメモリセル領域の素子分離領域断面(図46のBB’断面に相当)を、(C))は周辺回路部の低電圧トランジスタ領域(LV領域)の断面を、(D)は周辺回路部の高電圧トランジスタ領域(HV領域)の断面を、それぞれ示すものである。
図25は、本発明の実施形態2の半導体記憶装置の断面図であり、同図(A)はメモリセル領域のゲート断面、同図(B)はメモリセル領域の素子分離断面、同図(C)は低電圧トランジスタ領域、同図(D)は高電圧トランジスタ領域の断面をそれぞれ示すものである。
図26は、本発明の、実施形態3の半導体記憶装置の断面図である。図26の構成の、図1の構成と異なる点は、低電圧トランジスタ領域における素子分離溝6の深さが、メモリセル領域における素子分離溝6の深さよりも、深く、高電圧トランジスタ領域における素子分離溝23と略同じ深さであることである。
図39は、本発明の実施形態4の半導体記憶装置の断面図であり、同図(a)は断面構造、(b)は製造工程の一部を示す断面図である。なお、各図において、(A)はメモリセル領域のゲート断面(AA’断面相当)、同図(B)はメモリセル領域の素子分離断面(BB’断面相当)、同図(C)は低電圧トランジスタ領域(LV領域)、同図(D)は高電圧トランジスタ領域(HV領域)の断面をそれぞれ示すものである。
2 周辺回路部
3 ソース線コンタクト
4 ビット線コンタクト
5 NANDセルブロック
6、23 素子分離溝
7 素子分離領域
8 ソース・ドレイン領域
9 P型基板
10 N型ウェル
11 P型ウェル
12 トンネル絶縁膜
13 電荷蓄積層
14 ブロック絶縁膜
15 ONO膜
16、17 ゲート絶縁膜
18 第一ゲート電極
19 第二ゲート電極
20 マスク絶縁膜
21 バリア絶縁膜
22 層間絶縁膜
24 信号線
25 コンタクト
26 基板
27 P型領域
28、29、34、36 レジスト
30 第一の絶縁膜
31 第二の絶縁膜
32 段差部
33 絶縁材
35 ゲート電極材
37 側壁絶縁膜
38 ゲート電極上面
39 素子分離上面
40 層間膜上面
41 記憶領域
42 制御領域
43 ゲートコンタクトプラグ
44 ゲート配線
Claims (11)
- 半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
前記第1のゲート絶縁膜の上に形成された第1の導電体膜と、
前記第2のゲート絶縁膜の上に形成された第1の導電体膜と、
を備え、
前記第1の領域と前記第2の領域の境界は素子分離トレンチが形成され、前記素子分離トレンチは、前記第1の領域に形成された第1の導電体膜の側面と接して形成され、また、前記素子分離トレンチは、前記第2の領域に形成された第1の導電体膜の側面と接して形成され、前記第1の領域に接した素子分離トレンチの、前記半導体基板表面からの深さは、前記第2の領域に接した素子分離トレンチの、前記半導体基板表面からの深さより浅く設定した
ことを特徴とする半導体装置。 - 前記第1の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第2の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さとの差を、
10nm以上150nm以下の範囲に設定した
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さと、
前記第2の領域に形成された前記素子分離トレンチの、前記半導体基板表面からの深さの差を、
前記電荷蓄積絶縁膜の膜厚よりも大きいものに設定した
ことを特徴とする請求項1に記載の半導体装置。 - 半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と 前記第1のゲート絶縁膜の上に形成された第1の導電体膜と、
前記第2のゲート絶縁膜の上に形成された第1の導電体膜と、
を備え、
前記第1の領域と前記第2の領域の境界は第1の素子分離トレンチが形成され、前記第1の素子分離トレンチは、前記第1の領域に形成された第1の導電体膜の側面と接して形成され、また、前記第1の素子分離トレンチは、前記第2の領域に形成された第1の導電体膜の側面と接して形成され、前記第1の領域に接した第1の素子分離トレンチの、前記半導体基板表面からの深さは、前記第2の領域に接した第1の素子分離トレンチの、前記半導体基板表面からの深さより浅く、
前記第1の領域に形成された第1の素子分離トレンチの、半導体基板表面からの深さを、前記第3の領域に形成された第2の素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定した
ことを特徴とする半導体装置。 - 半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と
を備え、
前記第1の領域と前記第2の領域の境界は第1の素子分離トレンチが形成され、
前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さを、
前記第2の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さよりも浅く、
前記第3の領域に形成された第2の素子分離トレンチの、前記半導体基板表面からの深さと実質的に等しく設定し、
前記メモリセルトランジスタと、前記第2の領域におけるトランジスタと、前記第3の領域におけるトランジスタのそれぞれにおけるゲート電極を、
それぞれのゲート絶縁膜上に配置された下側の第1ゲート電極と、第1ゲート電極上に電気的に接続されて配置され上側の第2ゲート電極の2層のものとして構成し、
前記第2ゲート電極は、
前記第1の領域と前記第2の領域においては、前記第1の素子分離トレンチ上面に接して配置され、
前記第3の領域においては、前記第2の素子分離トレンチの上面に、前記第1ゲート電極を介して配置されている
ことを特徴とする半導体装置。 - 前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さと、
前記第2の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さとの差を、
10nm以上150nm以下の範囲に設定した
ことを特徴とする請求項4または請求項5に記載の半導体装置。 - 前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さと、
前記第2の領域に形成された前記第1の素子分離トレンチの、前記半導体基板表面からの深さの差を、
前記電荷蓄積絶縁膜の膜厚よりも大きいものに設定した
ことを特徴とする請求項4または請求項5に記載の半導体装置。 - 半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
を備えた半導体装置の製造方法であって、
前記第2の領域の前記半導体基板をエッチングして第2の素子分離トレンチを形成する際には、前記第1の領域では、前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにした、ある工程を有し、
前記ある工程の後に、
前記第1の領域の、前記電荷蓄積絶縁膜を含む前記第1のゲート絶縁膜と前記半導体基板をエッチングして、第1の素子分離トレンチを形成するとともに、
このとき同時に前記第2の領域の前記半導体基板をもエッチングして、前記第2の素子分離トレンチをさらに深くエッチングし、
前記第1の領域に形成された前記第1の素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された前記第2の素子分離トレンチの、前記半導体基板の表面からの深さより浅くなるようにした
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された、
ゲート絶縁膜として、少なくとも電荷蓄積絶縁膜を含む積層構造の第1のゲート絶縁膜を用いた、複数のメモリセルトランジスタが形成された第1の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは異なる第2のゲート絶縁膜を用いた、複数のトランジスタが形成された第2の領域と、
ゲート絶縁膜として、前記電荷蓄積絶縁膜とは別で且つ前記第2のゲート絶縁膜よりも薄い膜厚の第3のゲート絶縁膜を用いた、複数のトランジスタが形成された第3の領域と
を備え、
前記第1の領域及び前記第3の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された素子分離トレンチの、前記半導体基板の表面からの深さより浅く設定した
半導体装置の製造方法であって、
前記第1及び第3の領域においては、前記半導体基板上に、少なくとも前記第1のゲート絶縁膜とその上に形成されたゲート電極を配置し、
前記第2の領域においては、前記半導体基板上に、少なくとも前記第2のゲート絶縁膜とその上に形成されたゲート電極を配置し、
この状態において、前記第2の領域の前記半導体基板をエッチングして第2の素子分離トレンチを形成する際には、前記第1及び第3の領域においては前記電荷蓄積絶縁膜をエッチングストッパとして機能させることによって前記半導体基板がエッチングされないようにし、前記第1及び第3の領域の前記電荷蓄積絶縁膜を含む前記第1のゲート絶縁膜と前記半導体基板をエッチングして、それぞれ第1及び第3の素子分離トレンチを形成するとともに、このとき同時に前記第2の領域の前記半導体基板をもエッチングして、前記第2の素子分離トレンチをさらに深くエッチングして、前記第1及び第3の領域に形成された前記第1及び第3の素子分離トレンチの、前記半導体基板の表面からの深さを前記第2の領域に形成された前記第2の素子分離トレンチの、前記半導体基板の表面からの深さより浅くなるようにする
ことを特徴とする半導体装置の製造方法。 - 前記素子分離トレンチを、絶縁体によって埋め込んだ後、
前記第3の領域に形成された前記第1のゲート絶縁膜および前記ゲート電極を除去する
ことを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記第1のゲート絶縁膜および前記ゲート電極を除去した後、
少なくとも前記第3の領域の前記半導体基板上に、前記第3のゲート絶縁膜を形成する
ことを特徴とする請求項10に記載の半導体装置の製造方法。
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