KR20140032238A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 활성 영역들을 정의하는 트렌치를 갖는 반도체 기판, 활성 영역들을 가로지르는 게이트 전극, 게이트 전극과 활성 영역들 사이의 전하 저장 패턴, 게이트 전극과 전하 저장 패턴 사이에서 트렌치 상으로 연장되는 다공성 절연막, 및 다공성 절연막과 트렌치의 바닥면 사이에 형성된 에어 갭을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 에어 갭을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 장치의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 장치에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 장치에 대한 요구가 증가되고 있다. 하지만, 반도체 장치의 고집적화 경향으로 반도체 장치 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 장치 및/또는 우수한 신뢰성을 갖는 반도체 장치의 구현이 점점 어려워지고 있다.
본원 발명이 해결하고자 하는 과제는 에어 갭을 갖는 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 에어 갭을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 활성 영역들을 정의하는 트렌치를 갖는 반도체 기판, 활성 영역들을 가로지르는 게이트 전극, 게이트 전극과 활성 영역들 사이의 전하 저장 패턴, 게이트 전극과 전하 저장 패턴 사이에서 트렌치 상으로 연장되는 다공성 절연막 및 다공성 절연막과 트렌치의 바닥면 사이에 형성된 에어 갭을 포함한다..
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 트렌치를 갖는 반도체 기판, 반도체 기판의 상부면에서 트렌치 상으로 연장되어 트렌치 내에 에어 갭을 정의하는 다공성 절연막, 및 다공성 절연막 상의 게이트 전극을 포함한다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판에 활성 영역들을 정의하는 트렌치를 형성하는 것, 트렌치 내에 희생막을 형성하는 것, 활성 영역들 상에서 성기 희생막 상면으로 연장되며, 기공들을 갖는 다공성 절연막을 형성하는 것, 다공성 절연막의 기공들을 통해 희생막을 제거하여, 다공성 절연막 아래의 트렌치에 에어 갭을 형성하는 것, 및 다공성 절연막 상에 게이트 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치에 따르면, 활성 영역들 사이에 에어 갭 형성을 위한 다공성 절연막이 전하 저장 패턴과 게이트 전극 사이로 연장될 수 있다. 활성 영역들 사이에 1의 유전상수를 갖는 에어 갭이 형성되므로, 활성 영역들 간의 기생 캐패시턴스가 감소되어 반도체 장치의 성능이 향상될 수 있다.
또한, 플로팅 게이트 전극을 포함하는 비휘발성 메모리 장치에서, 다공성 절연막의 상부면과 플로팅 게이트 전극의 상부면 간의 높이 차이를 증가시킬 수 있어 플로팅 게이트 전극과 컨트롤 게이트 전극 간의 커플링 비를 증가시킬 수 있다. 이에 따라, 비휘발성 메모리 장치의 전기적 특성이 향상될 수 있다.
도 1 은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면들이다.
도 12는 본 발명의 제 1 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다.
도 13은 도 12의 A 부분을 확대한 도면이고, 도 14는 도 12의 B부분을 확대한 도면이다.
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 변형례를 설명하기 위한 도면으로 도 12의 B부분을 확대한 도면이다.
도 16 내지 도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면들이다.
도 18은 본 발명의 제 2 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다.
도 19 내지 도 26은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면들이다.
도 27은 본 발명의 제 3 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다.
도 28은 도 27의 C부분을 확대한 도면이다.
도 29 내지 도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면들이다.
도 34 내지 도 42를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 43은 본 발명의 제 5 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다.
도 44는 도 43에 도시된 D 부분을 나타내는 도면이다.
도 45 내지 도 48는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 49는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 50 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 51은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1 은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II'선을 따라 자른 단면들이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 터널 절연 패턴 (21), 플로팅 게이트 패턴(23) 및 활성 영역(11)을 정의하는 트렌치(13)를 형성한다.
일 실시예에서, 트렌치(13)를 형성하는 것은, 반도체 기판(10) 상에 터널 절연막 및 플로팅 게이트 도전막을 형성하는 것, 플로팅 게이트 도전막 상에 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 이용하여 터널 절연막, 플로팅 게이트 도전막 및 반도체 기판(10)을 차례로 이방성 식각하는 것을 포함한다.
반도체 기판(10)은, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
터널 절연막은 예를 들어, 열산화 공정을 통해 실리콘 산화막(SiO2)으로 형성될 수 있다. 또한, 터널 절연막은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수도 있다. 이러한 터널 절연막은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
플로팅 게이트 도전막은 터널 절연막의 표면 상에 폴리실리콘막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, 인(Phosphorus) 또는 붕소(Boron)과 같은 불순물(dopant)이 도우핑될 수 있다. 이와 달리, 플로팅 게이트 도전막은은 불순물이 도우핑된 폴리실리콘보다 높은 일함수를 갖는 도전 물질(예를 들어, 금속 실리사이드, 금속 질화물, 또는 금속)로 형성될 수도 있다.
트렌치(13)는 평면적 관점에서 라인 형태로 형성될 수 있으며, 수직적 관점에서 트렌치(13)는 이방성 식각 공정의 특성에 의해 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 즉, 트렌치(13)는 상부 폭보다 하부 폭이 작게 형성될 수 있다. 또한, 트렌치(13)는 약 2:1 이상의 종횡비(aspect ratio)를 가질 수 있으며, 반도체 장치의 집적도 증가에 따라, 트렌치(13)의 종횡비가 증가될 수 있다.
이방성 식각 공정을 이용하여 트렌치(13)를 형성함에 따라, 반도체 기판(10)의 활성 영역(11) 상에 터널 절연 패턴(21) 및 플로팅 게이트 패턴(23)이 형성될 수 있다. 라인 형태의 활성 영역(11)을 정의함과 동시에, 터널 절연 패턴(21) 및 플로팅 게이트 패턴(23)이 형성되므로, 이 단계에서 터널 절연 패턴(21) 및 플로팅 게이트 패턴(23)은 라인 형태를 가질 수 있다. 트렌치(13) 형성 후, 플로팅 게이트 패턴(23) 상에서 마스크 패턴(미도시)이 제거될 수 있다.
도 3을 참조하면, 트렌치(13) 내벽에 절연막 라이너(insulating liner; 31)을 형성하고, 절연막 라이너(31) 상에 트렌치(13)를 채우는 매립 절연막(33)을 형성한다.
절연막 라이너(31)는 트렌치(13) 내벽에 컨포말하게 형성될 수 있다. 절연막 라이너(31)을 형성하는 것은, 산화막 라이너(도 13의 31a 참조) 및 질화막 라이너(도 13의 31b 참조)를 차례로 형성하는 것을 포함할 수 있다.
산화막 라이너는 열산화 공정을 수행하여 형성될 수 있다. 이러한 열산화 공정은, 트렌치(13)의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다. 산화막 라이너는 트렌치(13) 내벽에 존재하는 결함(예를 들어, 댕글링 본드) 및 이방성 식각에 의한 손상을 치유 또는 및 완화시킬 수 있다.
질화막 라이너는 트렌치(13) 내에 채워지는 매립 절연막(33)과 반도체 기판(10) 사이의 산화막 라이너가 두꺼워지는 것을 방지할 수 있다. 또한, 질화막 라이너는 트렌치(13) 내에 채워지는 매립 절연막(33)들의 부피 팽창에 의해 트렌치(13) 내벽에서 발생하는 스트레스를 줄일 수 있다.
절연막 라이너(31)는 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술을 사용하여 실시될 수 있다.
매립 절연막(33)은 트렌치(13)의 내부 및 플로팅 게이트 패턴들(23) 사이를 채울 수 있다. 매립 절연막(33)은 갭 필(gap fill) 특성이 우수한 절연물질로 형성될 수 있다. 매립 절연막(33)은 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, O3-TEOS막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 그리고, 매립 절연막(33)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 예를 들어, CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
일 실시예에 따르면, 매립 절연막(33)은 TOSZ(Tonen Silazane)을 이용하여 형성될 수 있다. TOSZ막은 폴리 실라젠(polysilazane)막일 수 있다. TOSZ막은, 스핀 코팅 방법으로 형성될 수 있으며, 스핀 코팅 후 O2와 H2O를 공급하고 어닐링 공정을 진행하여 TOSZ막으로부터 암모니아와 수소를 제거하여 형성될 수 있다. 이로써 TOSZ막은 실리콘 산화막으로 될 수 있다.
이후, 절연막 라이너(31) 및 매립 절연막(33)은 평탄화 공정(예를 들어, 화학적 기계적 평탄화(CMP) 공정)에 의해 상면이 평탄화될 수 있다. 이에 따라, 절연막 라이너(31) 및 매립 절연막(33)의 상부면들은 플로팅 게이트 패턴(23)의 상부면과 공면(coplanar)을 이룰 수 있다.
도 4를 참조하면, 매립 절연막(33)의 상부를 리세스시켜 트렌치(13) 하부를 채우는 매립 절연 패턴(35)이 형성될 수 있다.
매립 절연막(33)의 상부는 에치 백(etch back) 공정에 의해 리세스될 수 있으며, 이에 따라, 매립 절연 패턴(35)은 도면에 도시된 바와 같이, 오목한 상부면을 가질 수 있다. 매립 절연 패턴(35)의 상부면은 활성 영역(11)의 반도체 기판(10) 상부면보다 아래에 위치할 수 있다. 에치백 공정시 플로팅 게이트 패턴(23) 및 터널 절연 패턴(21)의 측벽에 형성된 절연막 라이너(31)의 일부가 함께 제거될 수도 있다.
한편, 매립 절연막(33)의 상부를 리세스시키는 동안, 플로팅 게이트 패턴(23)의 모서리 부분들이 라운딩 처리될 수 있다. 이에 따라, 플로팅 게이트 패턴(23)은 위로 볼록한 상부면을 가질 수 있으며, 플로팅 게이트 패턴(23)의 상부 폭이 하부 폭보다 작아질 수 있다.
도 5를 참조하면, 매립 절연 패턴(35) 상에 트렌치(13) 상부를 채우는 제 1 희생막(37)을 형성한다.
제 1 희생막(37)은 스핀 코팅 방법에 의해 플로팅 게이트 패턴들(23) 사이를 채울 수 있으며, 에치백 공정에 의해 상부가 리세스될 수 있다. 일 실시예에서, 제 1 희생막(37)의 상부면은 터널 절연 패턴(21)의 상부면보다 위에 배치될 수 있다. 제 1 희생막(37)의 상부면 위치에 따라 후속에서 형성되는 에어 갭의 부피가 결정될 수 있다.
제 1 희생막(37)은 매립 절연 패턴(35) 및 플로팅 게이트 패턴(23)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 희생막(37)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 예를 들어, 제 1 희생막(37)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막으로 구성될 수 있다. 그리고, 제 1 희생막(37)은 제 1 희생막(37)은 구성하는 화합물의 총 중량을 기준으로 약 80∼99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다.
일 실시예에 따르면, 제 1 희생막(37)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 제 1 희생막(37)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
도 6을 참조하면, 제 1 희생막(37) 상에 제 1 다공성 절연막(40)을 형성한다.
제 1 다공성 절연막(40)은 제 1 희생막(37)의 상부면에서 플로팅 게이트 패턴(23)의 상부면으로 컨포말하게 연장될 수 있다.
제 1 다공성 절연막(40)은 복수 개의 기공들을 갖는 절연막일 수 있다. 제 1 다공성 절연막(40)은 다공성의 저유전막일 수 있다. 제 1 다공성 절연막(40)은, 예를 들어 탄소를 함유한 실리콘 산화막(carbon-doped silicon oxide)을 형성하고 열처리하여 형성될 수 있다. 열처리 공정은, 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH에 해당될 수 있다. 이러한 SiCOH막의 전구체로 trimethylsilane (3MS,(CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3) 등이 사용될 수 있다. 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스 예를 들면, 과산화 수소 등의 가스를 이용할 수 있다. 탄소를 함유한 실리콘 산화막은 PECVD 또는 ALD 방법을 사용하여 형성될 수 있다. 탄소를 함유한 실리콘 산화막은 열처리 공정에 의하여 다공성 절연막(40) 즉, p-SiCOH로 변화될 수 있다. 다른 실시예에 따르면, 제 1 다공성 절연막(40)은 다공성 실리콘막을 형성하고 열처리하여 형성될 수도 있다. 제 1 다공성 절연막(40)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다. 제 1 다공성 절연막(40)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 또한, HF 식각액을 이용한 습식 식각 공정에서, 제 1 다공성 절연막(40)은 후속해서 형성되는 게이트간 절연막(도 8의 IG)보다 식각율이 빠를 수 있다. 예를 들어, 제 1 다공성 절연막(40)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다.
도 7을 참조하면, 제 1 다공성 절연막(40)의 기공들을 통하여 제 1 희생막(37)을 제거한다. 제 1 희생막(37)이 SOH막 또는 포토레지스트막으로 형성될 경우, 제 1 희생막(37)을 제거하는 공정은, 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정이 수행될 수 있다. 상세하게, 제 1 희생막(37)이 SOH막으로 형성될 경우, 제 1 희생막(37)을 제거하는 공정은, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 사용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 제 1 희생막(37)이 비정질 실리콘막으로 형성될 경우, 제 1 희생막(37)을 제거하는 공정은, 염소 가스를 이용한 등방성 식각 공정이 수행될 수 있다.
제 1 희생막(37)을 제거함에 따라, 제 1 다공성 절연막(40) 아래에 제 1 에어 갭(15)이 형성될 수 있다. 제 1 에어 갭(15)은 매립 절연 패턴(35)의 상부면, 트렌치(13)의 측벽 및 제 1 다공성 절연막(40)의 하부면에 의해 정의될 수 있다. 즉, 반도체 기판(10)의 활성 영역들(11) 사이에 제 1 에어 갭(15)이 형성될 수 있다. 제 1 에어 갭(15)의 수직적 높이는 제 1 희생막(37)의 수직적 높이에 의해 결정되므로, 제 1 희생막(37)의 수직적 높이가 증가할 경우, 플로팅 게이트 패턴들(23) 사이에 제 1 에어 갭(15)이 배치될 수도 있다. 공기로 채워진 제 1 에어 갭(15)은 일반적인 절연막들(예를 들면, 실리콘 산화막)의 유전율보다 낮은 유전율을 가지므로, 활성 영역들(11) 또는 플로팅 게이트 패턴들(23) 간의 전기적 간섭(즉, 커플링 캐패시턴스)을 줄일 수 있다.
일 실시예에 따르면, 제 1 에어 갭(15)을 형성한 후에 제 1 다공성 절연막(40)에 대한 치밀화(densification) 공정이 수행될 수 있다. 일 실시예에 따르면, 치밀화 공정으로 급속열처리(RTP; Rapid Thermal Process)이 수행될 수 있다. 급속 열처리 공정은 N2O, NO, N2, H2O 또는 O2 분위기에서 약 800℃ 내지 1000℃ 이상의 고온에서 진행될 수 있다. 급속 열처리 공정을 수행함에 따라, 복수개의 기공을 갖는 제 1 다공성 절연막(40)이 치밀해질 수 있으며, 기공들의 크기 및/또는 수가 줄어들 수 있다.
도 8을 참조하면, 제 1 다공성 절연막(40) 상에 게이트간 절연막(IG)이 형성될 수 있다.
게이트간 절연막(IG)은 터널 절연 패턴(21)보다 유전율이 큰 물질로 형성될 수 있다. 예를 들어, 게이트간 절연막(IG)은 실리콘 산화막 및 실리콘 질화막으로 형성되거나, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 일 실시예에 따르면, 게이트간 절연막(IG)은 차례로 적층된 제 1 유전막(41) 및 제 2 유전막(43)을 포함할 수 있다. 여기서, 제 1 유전막(41)과 제 2 유전막(43)의 유전율이 서로 다를 수 있다. 예를 들어, 게이트간 절연막(IG)은 차례로 적층된 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다.
게이트간 절연막(IG)은 제 1 다공성 절연막(40) 상에 컨포말하게 형성될 수 있다. 게이트간 절연막(IG)은 CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
이후, 도 1 및 도 9를 참조하면, 활성 영역(11)을 가로지르는 컨트롤 게이트 전극(51)을 형성한다. 컨트롤 게이트 전극(51)은 플로팅 게이트 패턴들(23) 사이를 채울 수 있다.
상세하게, 컨트롤 게이트 전극(51)을 형성하는 것은, 게이트간 절연막(IG) 상에 컨트롤 게이트 도전막을 형성하는 것, 컨트롤 게이트 도전막 상에 활성 영역(11)을 가로지르는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 플로팅 게이트 패턴(23), 게이트간 절연막(IG) 및 컨트롤 게이트 도전막을 차례로 이방성 식각하는 것을 포함할 수 있다.
컨트롤 게이트 도전막은 게이트간 절연막(IG) 표면 상에 폴리실리콘막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, 인(Phosphorus) 또는 붕소(Boron)과 같은 불순물(dopant)이 도우핑될 수 있다. 이와 달리, 컨트롤 게이트 도전막은은 불순물이 도우핑된 폴리실리콘보다 높은 일함수를 갖는 도전 물질(예를 들어, 금속 실리사이드, 금속 질화물, 또는 금속)로 형성될 수도 있다.
이방성 식각 공정에 의해 컨트롤 게이트 전극(51)을 형성함과 동시에, 활성 영역(11) 상에 터널 절연 패턴(21) 및 플로팅 게이트 전극(23)이 국소적으로 형성될 수 있다. 즉, 활성 영역(11)의 반도체 기판(10) 상에 플로팅 게이트 전극들(23)이 서로 이격되어 배치될 수 있다.
도 10을 참조하면, 플로팅 게이트 전극(23) 및 컨트롤 게이트 전극들(51)이 형성된 반도체 기판(10) 상에 층간 절연막(61)이 형성될 수 있다.
일 실시예에서, 층간 절연막(61)은 스텝 커버리지 특성이 낮은(poor) 층간 절연막(61)으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 층간 절연막(61)은 실리콘 산화막일 수 있다. 이에 따라, 층간 절연막(61)은 플로팅 게이트 전극(23), 게이트간 절연막(61) 및 컨트롤 게이트 전극(51)으로 구성된 게이트 구조체들 사이의 공간을 채울 수 있다.
그리고, 층간 절연막(61)은 컨트롤 게이트 전극(51) 및 플로팅 게이트 전극(23) 형성을 위한 이방성 식각 공정에 의해 노출된 제 1 에어 갭의 일부를 채울 수 있으나, 플로팅 게이트 전극들(23) 사이의 제 1 다공성 절연막(40) 아래는 빈 공간으로 남을 수 있다. 이에 따라, 제 1 다공성 절연막(40) 아래에, 트렌치(13)의 측벽 및 층간 절연막(61)의 측벽 일부에 의해 정의되는 제 2 에어 갭(17)이 형성될 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 도 3 및 도 4를 참조하여 설명된 매립 절연 패턴(35)을 형성하는 공정이 생략될 수도 있다. 즉, 트렌치(13) 내벽에 절연막 라이너(31)를 형성한 후, 도 5를 참조하여 설명한 제 1 희생막(37)이 트렌치(13)를 채울 수 있다. 즉, 제 1 희생막(37)이 트렌치(13)의 바닥면에 형성된 절연막 라이너(31)와 직접 접촉할 수 있다. 이후, 후속 공정들을 수행하면, 도 11에 도시된 것처럼, 트렌치(13) 내벽에 형성된 절연막 라이너(31)가 에어 갭(19)에 노출될 수 있다. 이에 따라, 도 11에 도시된 실시예에서 에어 갭(19)의 높이가 도 10을 참조하여 설명한 에어 갭(17)의 높이보다 클 수 있다.
도 12는 본 발명의 제 1 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다. 도 13은 도 12의 A 부분을 확대한 도면이고, 도 14는 도 12의 B부분을 확대한 도면이다. 도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 변형례를 설명하기 위한 도면으로 도 12의 B부분을 확대한 도면이다.
도 12 내지 도 15를 참조하여 본 발명의 제 1 실시예에 따른 제조 방법에 의해 제조된 반도체 장치에 대해 설명한다.
도 12를 참조하면, 활성 영역들(11)을 정의하는 트렌치(13)가 형성된 반도체 기판(10)이 제공된다. 트렌치(13)는 서로 평행하게 소정 간격 이격된 라인 형상의 활성 영역들(11)을 정의할 수 있다.
반도체 기판(10) 상에 게이트 구조체가 배치된다. 게이트 구조체는 차례로 적층된 터널 절연 패턴(21), 플로팅 게이트 전극(23), 게이트간 절연막(IG) 및 컨트롤 게이트 전극(51)을 포함한다.
상세하게, 터널 절연 패턴(21)은 활성 영역(11)의 반도체 기판(10) 표면에 형성된다. 비휘발성 메모리 장치에서 데이터의 저장 및 소거시, 전하는 F-N 터널링에 의해 터널 절연 패턴(21)을 터널링하여 반도체 기판(10) 또는 플로팅 게이트 전극으로 이동할 수 있다.
플로팅 게이트 전극(23)은 활성 영역들(11) 상에 국소적으로(locally) 형성된다. 다시 말해, 복수 개의 플로팅 게이트 전극들(23)이 활성 영역(11) 상에 서로 이격되어 배치된다. 플로팅 게이트 전극(23) 경사진 측벽을 가질 수 있으며, 이에 따라 플로팅 게이트 전극(23)의 하부 폭이 상부 폭보다 클 수 있다. 플로팅 게이트 전극(23)은 n형 또는 p형 불순물이 도우핑된 폴리실리콘막으로 형성될 수 있다. 플로팅 게이트 전극(23)에는 터널 절연 패턴(21)을 터널링한 전하들이 축적된다.
게이트간 절연막(IG)은 플로팅 게이트 전극(23)과 컨트롤 게이트 전극(51) 사이를 절연시킨다. 그리고, 게이트간 절연막(IG)은 인접한 플로팅 게이트 전극들(23) 상부로 연장될 수 있다. 게이트간 절연막(IG)은 플로팅 게이트 전극(23)의 상부를 컨포말하게 덮을 수 있다. 다시 말해, 게이트간 절연막(IG)은 플로팅 게이트 전극(23)의 상면 및 양측벽을 덮을 수 있다. 이에 따라 플로팅 게이트 전극(23)과 게이트간 절연막(IG)의 접촉 면적을 증가되어, 컨트롤 게이트 전극(51)과 플로팅 게이트 전극(23) 간의 커플링 비(coupling ratio)를 증가시킬 수 있다. 이 실시예에서, 게이트간 절연막(IG)은 차례로 적층된 제 1 유전막 및 제 2 유전막을 포함할 수 있다. 여기서, 제 1 유전막과 제 2 유전막의 유전율이 서로 다를 수 있으며, 터널 절연 패턴(21)의 유전율보다 클 수 있다. 예를 들어, 게이트간 절연막(IG)은 차례로 적층된 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다.
컨트롤 게이트 전극(51)은 활성 영역들(11)을 가로질러 배치될 수 있다. 컨트롤 게이트 전극(51)은 플로팅 게이트 전극들(23) 사이로 연장될 수 있다. 즉, 활성 영역들(11) 사이에서 컨트롤 게이트 전극(51)의 하부면은 플로팅 게이트 전극(23)의 상부면보다 아래에 배치될 수 있다. 컨트롤 게이트 전극(51)은 비휘발성 메모리 장치의 동작시, 플로팅 게이트 전극(23)의 전압을 유지시킨다. 그리고, 컨트롤 게이트 전극(51)이 플로팅 게이트 전극들(23) 사이에 형성되므로, 인접한 플로팅 게이트 전극들(23) 간의 간섭(interference)을 억제할 수 있다.
일 실시예에 따르면, 활성 영역들(11) 사이의 트렌치(13) 내에 에어 갭(17)을 가질 수 있다. 실시예들에 따르면, 에어 갭(17)의 상부면은 플로팅 게이트 전극(23)의 상부면에서 트렌치(13) 상부로 연장되는 다공성 절연막(40)의 하부면에 의해 정의될 수 있다. 다공성 절연막(40)은 활성 영역들(11)을 가로질러 배치될 수 있다. 그리고, 활성 영역들(11) 사이에서 다공성 절연막(40)의 하부면은 플로팅 게이트 전극(23)의 상부면보다 아래에 배치될 수 있다. 다공성 절연막(40)은 수십 nm 크기의 기공들을 갖는 유전막일 수 있다. 예를 들어, 다공성 절연막(40)은 실리콘 산화막 또는 p-SiCOH 막일 수 있다. 이 실시예에서, 다공성 절연막(40)은 도 14에 도시된 바와 같이, 플로팅 게이트 전극(23) 및 게이트간 절연막(IG)과 직접 접촉될 수 있다. 이와 달리, 도 15에 도시된 것처럼, 다공성 절연막(40)은 게이트간 절연막(IG) 없이 컨트롤 게이트 전극(51)과 직접 접촉될 수도 있을 것이다.
이 실시예에서, 에어 갭(17)의 하부면은 트렌치(13)의 하부 채워진 매립 절연 패턴(35)의 상부면에 의해 정의될 수 있다. 나아가, 매립 절연 패턴(35)과 트렌치(13)의 내벽 사이에 절연막 라이너(31)가 배치될 수 있다. 절연막 라이너(31)는 도 13에 도시된 바와 같이, 트렌치(13) 내벽과 접하는 실리콘 산화막(31a) 및 실리콘 산화막(31a) 상의 실리콘 질화막(31b)을 포함할 수 있다. 트렌치(13) 측벽에 형성된 절연막 라이너(31)는 에어 갭(17)에 노출될 수 있다.
일 실시예에 따르면, 매립 절연 패턴(35)과 다공성 절연막(40)의 이격 거리에 의해 에어 갭(17)의 높이가 달라질 수 있다. 그리고, 트렌치(13) 내에 형성된 에어 갭(17)의 높이에 따라 게이트간 절연막(IG)과 플로팅 게이트 전극(23)이 중첩되는 면적이 달라질 수 있다. 이에 따라, 트렌치(13) 내에 형성된 에어 갭(17)의 높이에 따라 플래시 메모리 장치의 동작시 컨트롤 게이트 전극(51)과 플로팅 게이트 전극(23) 간의 커플링 비(coupling ratio)를 결정할 수 있다.
플로팅 게이트 전극들(23) 사이에서 다공성 절연막(40)의 상부면을 플로팅 게이트 전극(23)의 상부면보다 아래에 배치함으로써, 플로팅 게이트 전극(23)과 컨트롤 게이트 전극(51) 간의 중첩되는 면적을 증가시킬 수 있다. 이에 따라, 플래시 메모리 장치의 동작시 컨트롤 게이트 전극(51)과 플로팅 게이트 전극(23) 간의 커플링 비(coupling ratio)를 향시킬 수 있다. 또한, 공기로 채워지는 에어 갭(17)은 실리콘 산화막보다 유전율이 낮으므로, 인접한 활성 영역들(11) 간의 커플링 캐패시턴스를 줄일 수 있다. 이에 따라, 비휘발성 메모리 장치에서 인접한 셀들 간의 전기적 간섭을 줄일 수 있다.
한편, 다른 실시예에 따르면, 에어 갭(17)의 하부면은, 도 11에 도시된 것처럼, 트렌치(13)의 바닥면에 형성된 절연막 라이너(31)에 의해 정의될 수도 있다. 이러한 경우 에어 갭(17)의 높이가 도 12에 도시된 실시예에서 보다 증가될 수 있다.
게이트 구조체들이 형성된 반도체 기판(10) 상에 절연막이 형성될 수 있다. 절연막은 반도체 기판(10) 상에서 게이트 구조체들 사이의 공간을 채울 수 있다. 여기서 절연막은 컨트롤 게이트 전극(51)들 사이의 트렌치(13) 일부를 채울 수 있으나, 컨트롤 게이트 전극(51) 아래에 에어 갭(17)은 절연막에 의해 채워지지 않을 수 있다.
도 16 내지 도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로서, 도 1의 I-I' 및 II-II;선을 따라 자른 단면들이다.
제 2 실시예에 따르면, 도 1 내지 도 9를 참조하여 설명한 것처럼, 반도체 기판(10) 상에 플로팅 게이트 전극(23), 게이트간 절연막(IG) 및 컨트롤 게이트 전극(51)으로 구성된 게이트 구조체들을 형성한 후, 도 16에 도시된 바와 같이, 제 1 에어 갭(15) 및 게이트 구조체들 사이를 채우는 제 2 희생막(39)을 형성한다.
제 2 희생막(39)은 매립 절연 패턴(35) 및 게이트 구조체들에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 희생막(39)은 도 5를 참조하여 설명된 제 1 희생막(37)과 동일한 물질로 형성될 수 있다. 제 2 희생막(39)은 평탄화 공정에 의해 컨트롤 게이트 전극(51)들의 상부면들을 노출시킬 수 있다. 제 2 희생막(39)의 상부면은 컨트롤 게이트 전극(51)의 상부면보다 아래에 위치될 수도 있다.
이어서, 도 16을 참조하면, 제 2 희생막(39) 및 컨트롤 게이트 전극(51)의 상부면 상에 제 2 다공성 절연막(60)이 형성될 수 있다. 제 2 다공성 절연막(60)은 도 6을 참조하여 설명된 제 1 다공성 절연막(40)과 동일하게 형성될 수 있다. 즉, 제 2 다공성 절연막(60)은 복수 개의 기공들을 가질 수 있다.
도 17을 참조하면, 제 2 다공성 절연막(60)의 기공들을 통하여 제 2 희생막(39)을 선택적으로 제거한다. 제 2 희생막(39)을 제거하는 것은, 도 7을 참조하여 설명한 것처럼, 제 1 희생막(40)을 제거하는 방법과 같이 수행될 수 있다. 제 2 희생막(39)을 제거함에 따라, 활성 영역들(11) 사이와 게이트 구조체들 사이에 제 3 에어 갭(18)이 형성될 수 있다. 여기서, 제 3 에어 갭(18)은 매립 절연 패턴(35), 트렌치(13)의 측벽, 제 1 다공성 절연막(40)의 하부면, 플로팅 게이트 전극들(23)의 측벽 및 제 2 다공성 절연막(60)의 하부면에 의해 정의될 수 있다.
도 18은 본 발명의 제 2 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다.
도 18을 참조하면, 반도체 장치는 도 12를 참조하여 설명한 것처럼, 활성 영역들(11)을 정의하는 트렌치(13)가 형성된 반도체 기판(10)이 제공된다. 트렌치(13)는 서로 평행하게 소정 간격 이격된 라인 형상의 활성 영역들(11)을 정의할 수 있다. 반도체 기판(10) 상에 게이트 구조체가 배치되며, 게이트 구조체는 차례로 적층된 터널 절연 패턴(21), 플로팅 게이트 전극(23), 게이트간 절연막(IG) 및 컨트롤 게이트 전극(51)을 포함한다.
이 실시예에 따르면, 트렌치 내에 에어 갭(18)을 갖되, 에어 갭(18)은 활성 영역들(11) 사이에서 라인 형상의 빈 공간과, 컨트롤 게이트 전극들(51) 사이의 빈 공간일 수 있다. 즉, 에어 갭(18)은 제 1 다공성 절연막(40) 아래의 활성 영역들(11) 사이와, 제 2 다공성 절연막(60) 아래의 컨트롤 게이트 전극들(51) 사이에 형성될 수 있다.
도 19 내지 도 26은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II' 선을 따라 자른 단면들이다. 제 3 실시예에 따른 반도체 장치는 전하 트랩 절연막을 포함하는 NAND 플래시 메모리 장치일 수 있다.
도 19를 참조하면, 반도체 기판(10) 상에 터널 절연 패턴(22), 전하 트랩 패턴(26), 블록킹 절연 패턴(28), 및 활성 영역(11)을 정의하는 트렌치(12)를 형성한다.
이 실시예에서, 트렌치(12)를 형성하는 것은, 반도체 기판(10) 상에 터널 절연막, 전하 트랩막, 및 블록킹 절연막을 차례로 적층하는 것, 블로킹 절연막 상에 마스크 패턴(30)을 형성하는 것과, 마스크 패턴(30)을 식각 마스크로 이용하여 터널 절연막, 전하 트랩막, 블록킹 절연막, 및 반도체 기판(10)을 차례로 이방성 식각하는 것을 포함한다. 터널 절연막, 전하 트랩막, 및 블록킹 절연막은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법으로 형성될 수 있다. 마스크 패턴(30)은 포토레지스트 패턴, 실리콘 질화막 또는 실리콘 산화막/실리콘 질화막이 적층된 구조로 형성될 수 있다.
터널 절연 패턴(22)은 예를 들어, 반도체 기판(10)의 상부면이 열산화되어 형성된 실리콘 산화막(SiO2)으로 형성될 수 있다. 이와 달리, 터널 절연막은 고유전율을 갖는 금속 산화물로 형성될 수도 있다. 전하 트랩 패턴(26)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 블록킹 절연 패턴(28)은 전하 트랩 패턴(26)보다 큰 에너지 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 블록킹 절연 패턴(28)은 실리콘 산화막 또는 고유전율을 갖는 금속 산화막으로 형성될 수 있다.
도 20을 참조하면, 도 3을 참조하여 설명한 것처럼, 트렌치(12) 내에 절연막 라이너(32) 및 매립 절연막이 차례로 형성될 수 있다. 이어서, 도 4를 참조하여 설명한 것처럼, 트렌치(12) 내에 채워진 매립 절연막이 리세스되어 트렌치(12) 하부에 매립 절연 패턴(34)이 형성될 수 있다. 이에 따라 트렌치(12)의 측벽 일부가 노출될 수 있다.
도 21을 참조하면, 매립 절연 패턴(34) 상에 트렌치(12)를 채우는 제 1 희생막(36)을 형성한다. 제 1 희생막(36)은 터널 절연 패턴(22), 전하 트랩 패턴, 블록킹 절연 패턴, 및 마스크 패턴(30)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 희생막(36)은, 도 5를 참조하여 설명한 것처럼, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 제 1 희생막(36)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
이 실시예에서, 제 1 희생막(36)은 스핀 코팅 방법에 의해 마스크 패턴(30)들 사이를 채울 수 있으며, 평탄화 공정에 의해 마스크 패턴(30)의 상부면이 노출될 수 있다.
도 22를 참조하면, 마스크 패턴(30)을 제거하여 블로킹 절연 패턴(28)의 상부면을 노출시킨다. 이에 따라, 제 1 희생막(36)의 상부가 반도체 기판(10)의 상부면 위로 돌출될 수 있다. 즉, 블록킹 절연 패턴(28)의 상부면이 제 1 희생막(36)의 상부면보다 아래에 위치할 수 있다.
도 23을 참조하면, 반도체 기판(10) 상에 돌출된 제 1 희생막(36)의 표면을 덮는 제 1 다공성 절연막(40)이 형성될 수 있다. 제 1 다공성 절연막(40)은 제 1 희생막(36) 상부면에서 블로킹 절연 패턴(28)의 상부면으로 컨포말하게 연장될 수 있다.
제 1 다공성 절연막(40)은, 도 6을 참조하여 설명한 것처럼, 복수 개의 기공들을 갖는 절연막일 수 있다. 제 1 다공성 절연막(40)은 다공성의 저유전막일 수 있다. 제 1 다공성 절연막(40)은, 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 예를 들어, 제 1 다공성 절연막(40)은 p-SiCOH막일 수 있다. 제 1 다공성 절연막(40)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다. 제 1 다공성 절연막(40)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 또한, HF 식각액을 이용한 습식 식각 공정에서, 제 1 다공성 절연막(40)은 터널 절연 패턴(22), 전하 트랩 패턴(24), 및 블로킹 절연 패턴(28)보다 빠른 식각율을 가질 수 있다. 예를 들어, 제 1 다공성 절연막(40)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다.
도 24를 참조하면, 제 1 다공성 절연막(40)의 기공을 통해 제 1 희생막(36)을 제거한다.
제 1 희생막(36)을 제거하는 것은, 도 7을 참조하여 설명한 것처럼, 제 1 희생막(36)이 SOH막 또는 포토레지스트막으로 형성될 경우, 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정이 수행될 수 있다. 제 1 희생막(36)을 제거한 후, 제 1 다공성 절연막(40)은 블로킹 절연 패턴 상에 잔류할 수 있다.
제 1 희생막(36)을 제거함에 따라, 활성 영역들(11) 사이, 그리고, 적층된 터널 절연 패턴(22)들, 전하 트랩 패턴들(26) 및 블록킹 절연 패턴들(28) 사이에 에어 갭(14)이 형성될 수 있다. 에어 갭(14)은 매립 절연 패턴(34)의 상부면, 트렌치(12)의 측벽, 및 제 1 다공성 절연막(40)의 하부면에 의해 정의될 수 있다. 이 실시예에서, 터널 절연 패턴(22), 전하 트랩 패턴(26) 및 블록킹 절연 패턴(28)의 측벽들은 에어 갭(14)에 노출될 수 있다.
에어 갭(14)을 형성한 후에 제 1 다공성 절연막(40)에 대한 치밀화(densification) 공정으로 급속 열처리(RTP; Rapid Thermal Process) 공정이 수행될 수 있다.
도 25를 참조하면, 제 1 다공성 절연막(40) 상에 활성 영역들(11)을 가로지르는 게이트 전극들(52)이 형성될 수 있다.
상세하게, 게이트 전극(52)을 형성하는 것은, 제 1 다공성 절연막(40) 상에 게이트 도전막을 형성하는 것, 게이트 도전막 상에 활성 영역(11)을 가로지르는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 터널 절연 패턴(22), 전하 트랩 패턴(26), 블록킹 절연 패턴(28), 제 1 다공성 절연막(40) 및 게이트 도전막을 차례로 이방성 식각하는 것을 포함할 수 있다. 이에 따라, 터널 절연 패턴(22), 전하 트랩 패턴(26), 블록킹 절연 패턴(28)은 활성 영역(11) 상에 국소적으로 형성될 수 있으며, 게이트 전극들(52) 사이의 트렌치(12)가 노출될 수 있다.
도 26을 참조하면, 게이트 전극들(52) 사이에 층간 절연막(62)을 형성한다. 절연막은 스텝 커버리지 특성이 낮은(poor) 절연막으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 절연막은 제 1 에어 갭(14)의 일부를 채울 수 있으나, 제 1 다공성 절연막(40) 아래의 일부분은 빈 공간으로 잔류할 수 있다. 이에 따라, 제 2 에어 갭(16)이 형성될 수 있다.
도 27은 본 발명의 제 3 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다. 도 28은 도 27의 C부분을 확대한 도면이다.
도 27 및 도 28을 참조하면, 제 3 실시예에 따른 반도체 장치는 활성 영역들(11)을 정의하는 트렌치(12)가 형성된 반도체 기판(10)이 제공된다. 트렌치(12)는 서로 평행하게 소정 간격 이격된 라인 형상의 활성 영역들(11)을 정의할 수 있다. 반도체 기판(10) 상에 활성 영역들(11)을 가로지르는 게이트 전극(52)이 배치될 수 있다. 게이트 전극(52)과 활성 영역(11) 사이에 전하 저장 패턴(CS)이 배치될 수 있다.
이 실시예에서, 전하 저장 패턴(CS)은 활성 영역(11) 상에 차례로 적층된 터널 절연 패턴(22), 전하 트랩 패턴(26) 및 블록킹 절연 패턴(28)을 포함할 수 있다. 이 실시예에서, 전하 저장 패턴(CS)은 전하 트랩막을 포함하며, 전하 트랩막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
제 1 다공성 절연막(40)이 전하 저장 패턴(CS)과 게이트 전극(52) 사이에서 트렌치(12) 상부로 연장되어 에어 갭(18)을 정의할 수 있다. 이 실시예에 따르면, 트렌치(12) 상부에서 제 1 다공성 절연막(40)의 상부면이 전하 저장 패턴(CS)의 상부면보다 위에 배치될 수 있다. 제 1 다공성 절연막(40) 상부면에 게이트 전극(52)이 직접 접촉될 수 있다.
전하 저장 패턴(CS)과 게이트 전극(52) 사이에 개재된 제 1 다공성 절연막(40)은 전하 저장 패턴(CS)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 제 1 다공성 절연막(40)은 복수 개의 기공들을 갖는 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
이 실시예에 따르면, 에어 갭(16)은 전하 저장 패턴(CS)의 측벽을 노출시킬 수도 있다. 에어 갭(16)의 높이는 매립 절연 패턴(34)의 상부면과 제 1 다공성 절연막(40)의 하부면 간의 수직적 거리에 의해 정의될 수 있다.
도 29 내지 도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 및 II-II' 선을 따라 자른 단면들이다.
도 29를 참조하면, 반도체 기판(10) 상부면에 활성 영역(11)을 정의하기 위한 마스크 패턴(30)이 형성될 수 있다. 마스크 패턴(30)은 차례로 적층된 실리콘 산화막 패턴(30a) 및 실리콘 질화막 패턴(30b)을 포함할 수 있다. 이와 달리, 마스크 패턴으로 포토레지스트막이 사용될 수도 있다. 이어서, 마스크 패턴(30)을 이용하여 반도체 기판(10)을 식각함으로써, 반도체 기판(10)에 트렌치(12)를 형성할 수 있다. 트렌치(12)는 일방향으로 연장된 라인 형태일 수 있다.
도 30을 참조하면, 트렌치(12)를 채우는 희생막(36)을 형성한다. 희생막(36)은 도 5를 참조하여 설명한 것처럼, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 희생막(36)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
희생막(36)을 형성하기 전에, 도 3을 참조하여 설명한 것처럼, 절연막 라이너(32)가 형성될 수 있다. 그리고, 희생막(36)을 형성하기 전에 트렌치(12) 하부를 채우는 매립 절연 패턴(도 4의 35 참조)이 형성될 수도 있다.
희생막(36)을 형성한 후, 마스크 패턴(30)이 제거되어 활성 영역(11)의 반도체 기판(10) 상부면이 노출될 수 있다. 희생막(36)은 반도체 기판(10)의 상부로 돌출될 수도 있다.
도 31을 참조하면, 희생막(36) 상에 다공성 절연막(40)을 형성한다. 다공성 절연막(40)은 희생막(36) 상에서 반도체 기판(10)의 상부면으로 연장될 수 있다. 이 실시예에서, 다공성 절연막(40)이 반도체 기판(10)의 상부면과 직접 접촉될 수도 있다.
다공성 절연막(40)은, 도 6을 참조하여 설명한 것처럼, 복수 개의 기공들을 갖는 절연막일 수 있다. 다공성 절연막(40)은 다공성의 저유전막일 수 있다. 다공성 절연막(40)은, 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 일 실시예에 따르면, 다공성 절연막(40)은 p-SiCOH막일 수 있다. 다공성 절연막(40)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다. 다공성 절연막(40)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 또한, HF 식각액을 이용한 습식 식각 공정에서, 다공성 절연막(40)은 후속해서 형성되는 전하 트랩막(42), 및 블로킹 절연막(44)보다 빠른 식각율을 가질 수 있다. 예를 들어, 다공성 절연막(40)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다.
도 32를 참조하면, 다공성 절연막(40)을 통해 희생막(36)을 제거하여 활성 영역들(11) 사이에 에어 갭(16)을 형성한다.
희생막(36)을 제거하는 것은, 도 7을 참조하여 설명한 것처럼, 희생막(36)이 SOH막 또는 포토레지스트막으로 형성될 경우, 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정이 수행될 수 있다.
에어 갭(16)을 형성한 후, 다공성 절연막(40)에 대한 치밀화 공정을 수행함으로써, 다공성 절연막(40)의 막질을 향상시킬 수 있다. 이 실시예에서, 다공성 절연막(40)은 에어 갭(16)을 정의하며, 활성 영역(11)의 반도체 기판(10) 상부면과 직접 접촉할 수 있다. 이러한 경우, 다공성 절연막(40)이 터널 절연막으로 이용될 수 있다.
도 33을 참조하면, 다공성 절연막(40) 상에 전하 트랩막(42) 및 블록킹 절연막(44)을 차례로 적층한다. 그리고, 블록킹 절연막(44) 상에 활성 영역들(11)을 가로지르는 게이트 전극들(52)이 형성될 수 있다. 게이트 전극들을 형성하기 위한 이방성 식각 공정시 블록킹 절연막(44)이 식각 정지막으로 이용될 수도 있다. 이러한 경우, 다공성 절연막(40) 아래의 에어 갭(16)이 노출되지 않을 수 있다.
한편, 게이트 전극들(52)을 형성하기 전에 블록킹 절연막(44) 상에 캡핑막(미도시)이 더 형성될 수도 있다. 즉, 반도체 기판(10)과 게이트 전극(52) 사이에 차례로 적층된 다공성 절연막(40), 전하 트랩막(42), 블록킹 절연막(44) 및 캡핑막(미도시)이 개재될 수도 있다.
도 34 내지 도 42를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다. 제 5 실시예에 따른 반도체 장치는 수직형 낸드(VNAND) 플래시 메모리 장치일 수 있다.
도 34는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 35 내지 도 42는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 34의 III-III' 선을 따라 자른 단면들이다.
도 34을 참조하면, 게이트 전극 스택들(G)이 제 1 방향으로 나란히 연장할 수 있다. 게이트 전극 스택들(G) 사이의 기판에 공통 소오스 라인들(CSL)이 제공될 수 있다. 비트라인들(BL)이 게이트 전극 스택들(G)에 교차하도록, 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 활성 기둥들(PL)이, 게이트 전극 스택들(G)과 비트라인들(BL) 교차하는 지점에 제공될 수 있다. 활성기둥들(PL)은 기판에 수직하는 방향(즉, 제 1 방향 및 제 2 방향에 수직인 방향)으로 연장할 수 있다.
도 35을 참조하여, 기판(110)이 제공된다. 기판(110) 내에 제 1도전형의 불순물 이온을 제공하여 웰 영역(112)을 형성할 수 있다. 웰 영역(112)은 불순물 이온 주입 공정에 의하여 형성될 수 있다.
웰 영역(112)을 갖는 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 제 1 물질막들(123) 및 제 2 물질막들(125)이 버퍼 유전막(121) 상에 교대로 적층되어, 형성된다. 버퍼 유전막(121)에 접하는 최하층의 물질막은 제 2 물질막(125)일 수 있다. 최상층의 물질막은 제 1 물질막(123)일 수 있다. 최하층의 제 2 물질막(125) 및 최상층의 제 2 물질막(125)은 그들 사이의 제 2 물질막들(125)에 비하여 두껍게 형성될 수 있다. 제 1 물질막들(123)은 절연막일 수 있다. 제 1 물질막들(123)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 제 2 물질막들(125)은 버퍼 유전막(121) 및 제 1 물질막들(123)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 제 2 물질막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 제 1 물질막들(123) 및 제 2 물질막들(125)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
버퍼 유전막(121), 제 1 물질막들(123) 및 제 2 물질막들(125)을 관통하여, 기판(110)을 노출하는 채널 홀들(127)이 형성된다. 채널 홀들(127)은 제 1 방향 및 제 2 방향을 따라 매트릭스형으로 배열될 수 있다. 제 1 방향 및 제 2 방향은 기판(110)의 상면에 평행하고, 서로 교차할 수 있다.
도 36을 참조하여, 채널 홀들(127) 내에 기판(110)에 연결되는 활성 기둥들(PL)이 형성된다. 활성 기둥들(PL)을 형성하는 것이, 예를 들어, 설명된다. 채널 홀들(127) 내에 제 1도전형의 채널 반도체막이 형성된다. 일 실시예에서, 채널 반도체막은 채널 홀들을 완전히 채우지 않도록 형성되고, 채널 반도체막 상에 절연 물질이 형성되어 채널 홀들을 완전하게 채울 수 있다. 채널 반도체막 및 절연 물질은 평탄화되어, 최상층의 제 1 물질막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(131)으로 채워진, 실린더 형의 활성 기둥들(PL)이 형성될 수 있다. 다른 실시예에서, 채널 반도체막은 채널 홀들(127)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다.
활성 기둥들(PL)의 상부는 리세스되어, 최상층의 제 1 물질막(123) 보다 낮게 될 수 있다. 활성 기둥들(PL)이 리세스된 채널 홀들 내에 캐핑 반도체 패턴들(133)이 형성될 수 있다. 활성 기둥들(PL)의 윗부분에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 이와 동시에, 캐핑 반도체 패턴들(133)에도 제 2 도전형의 불순물 이온이 주입될 수 있다.
도 37 및 도 38을 참조하여, 제 1물질막들(123) 및 제 2 물질막들(125)을 연속적으로 패터닝하여, 서로 이격된 그루브들(143)이 형성된다. 그루브들(143)은 활성 기둥들(PL) 사이에서 제 1방향으로 연장된다.
그루브들(143)에 노출된 제 2 물질막들(125)을 선택적으로 제거하여 빈 공간(145)이 형성된다. 빈 공간(145)은 제 2 물질막들(125)이 제거된 부분에 해당한다. 제 2 물질막들(125)이 실리콘 질화막을 포함하는 경우, 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 빈 공간(145)에 의하여 활성 기둥들(PL)의 측벽의 일부분들이 노출된다.
도 39를 참조하여, 빈 공간(145)에 정보 저장막(151)을 콘포말하게 형성한다. 정보 저장막(151)은 활성 기둥들(PL)에 접촉하는 터널 절연막, 터널 절연막 상의 전하 저장막, 및 전하 저장막 상의 블로킹 절연막을 포함할 수 있다. 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 터널 절연막은, 빈 공간(145)에 노출된 활성 기둥들(PL)을 열산화하여 형성될 수 있다. 이와는 달리, 터널 절연막은 원자층 적층법으로 형성될 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막, 예를 들면 실리콘 질화막을 포함할 수 있다. 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블록킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블록킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막 및 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
정보 저장막(151) 상에, 빈 공간(145)을 채우는, 게이트 도전막(153)이 형성된다. 게이트 도전막(153)은 그루브들(143)을 완전히 또는 일부분을 채울 수 있다. 게이트 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나로 형성될 수 있다. 게이트 도전막(153)은 원자층증착방법에 의하여 형성될 수 있다.
도 40을 참조하면, 빈 공간(145)의 외부에 형성된 게이트 도전막(153)이 제거된다. 이에 따라, 빈 공간(145)의 내에 게이트들이 형성된다. 게이트들은 상부 선택 게이트(USG), 컨트롤 게이트들(CG0 ~ CG3), 및 하부 선택 게이트(LSG)를 포함할 수 있다. 게이트들(USG, CG0 ~ CG3, LSG)은 분리 영역(147)에 의하여 제 2 방향으로 분리될 수 있다. 이때, 그루브들(143)에 형성된 게이트 도전막(153)이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제 2 도전형의 불순물 이온이 제공되어 공통 소오스 라인(CSL)이 형성될 수 있다. 게이트들(USG, CG0 ~ CG3, LSG) 사이의 제 1물질막들(123)은 게이트간 절연막들로 기능할 수 있다.
도 41을 참조하여, 캐핑막(157)이 게이트들 및 게이트간 절연막을 덮도록 형성된다. 캐핑막(157)은, 예를 들어 CVD 또는 ALD 방법으로 형성된 실리콘 산화막일 수 있다. 도 5를 참조하여 설명된 방법과 같이, 희생막(161)이 분리 영역들(147)을 채우도록 형성된다. 희생막(161)은 평탄화되어 최상층의 제 1 절연막(123) 또는 최상층의 제 1 절연막(123) 상의 캐핑막(157)의 상부면을 노출할 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의하여 수행될 수 있다. 도 6을 참조하여 설명된 방법으로, 희생막(161) 상에 다공성 절연막(139)이 형성된다.
도 42를 참조하여, 도 7을 참조하여 설명된 방법으로, 희생막(161)이 다공성 절연막(139)의 기공을 통하여 제거된다. 이에 따라, 다공성 절연막(139)의 아래에, 캐핑막(157)에 의해 둘러싸여진 분리 영역들(도 40의 147) 내에 에어 갭(163)이 형성된다. 에어 갭(163)은 기판(110)의 상부면, 게이트들 및 게이트간 절연막들의 측면들 및 다공성 절연막(139)의 하부면에 의하여 둘러싸인 공간이다. 에어 갭(163)은 제 1 방향으로 연장하고, 제 2 방향으로 인접하는 게이트들을 분리한다.
층간 절연막(165)이 다공성 절연막(139) 상에 형성된다. 층간 절연막(165)은 실리콘 산화막일 수 있다. 층간 절연막(165) 및 다공성 절연막(139)을 관통하여 캐핑 반도체 패턴들(133)에 접속하는 도전 기둥들(167)이 형성될 수 있다. 제 2 방향으로 연장하는 비트 라인들(BL)이 층간 절연막(165) 상에 형성되어, 도전 기둥들(167)에 접속할 수 있다.
도 43은 본 발명의 제 5 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 사시도이다. 도 44는 도 43에 도시된 D 부분을 나타내는 도면이다.
도 43 내지 도 44를 참조하여, 기판(110) 상에 버퍼 유전막(121)이 제공될 수 있다. 기판(110)의 상부에 제 1도전형의 웰(112)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다. 버퍼 유전막(121) 상에, 교대로 적층된 게이트간 절연막(123) 및 게이트들(LSG, CG0 ~ CG3, USG)이 제공될 수 있다.
게이트들(LSG, CG0 ~ CG3, USG)은 하부 선택 게이트(LSG), 상부 선택 게이트(USG), 및 이들 사이의 컨트롤 게이트들(CG0 ~ CG3)을 포함할 수 있다. 게이트들은 제 1방향으로 연장된 라인 형태를 가질 수 있다. 게이트들은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
복수 개의 활성 기둥들(PL)이, 게이트들(LSG, CG0 ~ CG3, USG)을 관통하여 기판(110)에 연결된다. 활성 기둥들(PL)은 기판(110)으로부터 수직으로 연장되는 장축을 가질 수 있다. 활성 기둥들(PL)은 반도체 물질을 포함할 수 있다. 활성 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 활성 기둥들의 속은 충진 절연막(131)으로 채워질 수 있다. 발명의 일 측면에서, 활성 기둥들(PL) 및 기판(110)은 연속적인 구조의 반도체일 수 있다. 활성 기둥들(PL)은 단결정의 반도체일 수 있다. 본 발명의 다른 측면에서, 활성 기둥들(PL)과 기판(110)은 불연속적인 경계면을 가질 수 있다. 활성 기둥들(PL)은 다결정 또는 비정질 구조의 반도체일 수 있다. 활성 기둥들(PL)은 기판(110)에 인접하는 몸체부, 및 기판과 이격된 상부의 드레인 영역(D)을 포함할 수 있다. 몸체부는 제 1도전형이고, 드레인 영역(D)은 제 1도전형과 다른 제 2 도전형일 수 있다.
활성 기둥들(PL)의 일단들(즉, 몸체부)은 기판(110)에 연결되고, 이들의 타단들(즉, 드레인 영역)은, 비트 라인들(BL)에 연결될 수 있다. 비트 라인들(BL)은 제 1방향에 교차하는 제 2 방향으로 연장할 수 있다. 하나의 활성 기둥은 하나의 비트 라인에 연결되어, 하나의 비트 라인은 복수 개의 셀 스트링들(CSTR)에 연결될 수 있다. 활성 기둥들(PL)은 제 1방향 및 제 2 방향의 매트릭스형으로 배열될 수 있다. 이에 따라 컨트롤 게이트들(CG0 ~ CG3)과 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 반도체 장치의 메모리 셀들(MC)은 이러한 3차원적으로 분포된 교점들에 제공된다. 결과적으로, 하나의 메모리 셀은 하나의 활성 기둥과 하나의 컨트롤 게이트에 의해 정의된다.
컨트롤 게이트들(CG0~CG3)과 활성 기둥들(PL) 사이에, 정보 저장막(151)이 제공될 수 있다. 정보 저장막(151)은 게이트들의 상부면, 및 하부면 상으로 연장할 수 있다. 정보 저장막은 컨트롤 게이트들(CG0 ~ CG3)에 인접한 블록킹 절연막(151c), 활성 기둥들(PL)에 인접한 터널 절연막(151a) 및 이들 사이의 전하저장막(151b)을 포함할 수 있다. 블로킹 절연막(151c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블록킹 절연막(151c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블록킹 절연막(151c)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(151b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(151a)은 실리콘 산화막을 포함할 수 있다.
캐핑막(157)이 게이트들 및 게이트간 절연막을 덮도록 형성된다. 캐핑막(157)은, 예를 들어 실리콘 산화막일 수 있다. 다공성 절연막(139)이 캐핑막(157) 상에 제공되어, 게이트들 사이로 연장한다. 다공성 절연막(139)은 게이트들 사이에서의 레벨이 캐핑막(157) 상에서의 것보다 낮을 수 있다.
에어 갭(163)이, 다공성 절연막(139)의 아래에 게이트들 사이에 제공된다. 에어 갭(163)은 기판(110)의 상부면, 게이트들 및 게이트간 절연막들의 측면들 및 다공성 절연막(139)의 하부면에 의하여 둘러싸인 공간이다. 에어 갭(163)은 제 1 방향으로 연장하고, 제 2 방향으로 인접하는 게이트들을 분리한다.
층간 절연막(165)이 다공성 절연막(139) 상에 제공된다. 층간 절연막(165)은 실리콘 산화막일 수 있다. 층간 절연막(165) 및 다공성 절연막(139)을 관통하여 캐핑 반도체 패턴들(133)에 접속하는 도전 기둥들(167)이 제공될 수 있다. 제 2 방향으로 연장하는 비트 라인들(BL)이 층간 절연막(165) 상에 형성되어, 도전 기둥들(167)에 접속할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 하나의 활성 기둥에 제공되는 메모리 셀들이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.
본 발명의 개념에 따르면, 에어 갭(163)은 공기로 채워지므로, 그들의 유전율은 실리콘 산화막의 유전율보다 낮다. 에어 갭(163)에 의하여, 서로 인접한 게이트들 사이 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭을 최소화할 수 있다.
도 45 내지 도 48는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 45를 참조하면, 반도체 기판(200)에 활성 영역들을 정의하는 소자 분리 패턴들을 형성한다. 일 실시예에 따르면, 소자 분리 패턴들은 y축 방향으로 연장되는 라인 형태일 수 있다. 이에 따라, 반도체 기판(200)에 라인 형태의 활성 영역들이 정의될 수 있다.
일 실시예에 따르면, 소자 분리 패턴들을 형성하기 전 또는 후에, 반도체 기판(200)의 활성 영역에 하부 배선들(210)이 형성될 수 있다. 하부 배선들(210)은 y축 방향으로 연장된 라인 형태일 수 있다. 여기서, y축 방향은 도면에 도시된 y축 방향일 수 있다. 이러한 하부 배선들(210)은 소자 분리 패턴들 사이에 형성될 수 있다.
일 실시예에서, 하부 배선들(210)은 반도체 기판(200)에 불순물을 도핑하여 형성된 불순물 영역일 수 있다. 이 때, 하부 배선들(210)은 반도체 기판(200)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 반도체 기판(200)이 P형의 반도체 물질인 경우, 하부 배선들(210)은 고농도의 N형 불순물들을 반도체 기판(200)에 주입하여 형성될 수 있다. 이와 달리, 하부 배선들(210)을 금속 물질을 포함하는 금속막으로 형성될 수도 있다.
계속해서, 도 45를 참조하면, 반도체 기판(200) 상에 매트릭스 형태로 배열된 개구들을 갖는 몰드 패턴(220)이 형성될 수 있다. 격자(또는 그물망) 형상의 상면을 갖는 몰드 패턴(220)이 형성될 수 있다. 몰드 패턴(220)의 개구부들은 하부 배선(210)을 노출시킬 수 있다. 이와 달리, 몰드 패턴(220)은 반도체 기판(200)을 노출시킬 수도 있다.
몰드 패턴(220)은 반도체 기판(200) 상에 몰드막을 형성한 후 패터닝 공정에 의해 형성될 수 있다. 몰드 패턴(220)은 도 5를 참조하여 설명한 제 1 희생막(40)과 유사하게 형성될 수 있다. 즉, 몰드 패턴(220)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
도 46을 참조하면, 몰드 패턴(220)의 개구들을 채우는 반도체 패턴들(230)을 형성한다.
일 실시예에 따르면, 반도체 패턴들(230)은 몰드 패턴(220)에 노출된 반도체 기판(200)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 방법을 이용하여 형성될 수 있다. 선택적 에피택시얼 성장 방법을 이용하여 형성된 반도체 패턴들(230)은 실질적으로 단결정 구조를 가질 수 있다.
반도체 패턴들(230) 각각은 상부 불순물 영역(230p) 및 하부 불순물 영역(230n)을 포함할 수 있으며, 서로 반대의 도전형을 가질 수 있다. 예를 들어, 하부 불순물 영역(230n)은 하부 배선들(210)과 동일한 도전형을 가질 수 있으며, 상부 불순물 영역(230p)은 하부 불순물 영역(230n)에 반대되는 도전형을 가질 수 있다. 이에 따라, 반도체 패턴들(230) 각각에 피엔 접합(PN junction)이 형성될 수 있다. 이와 달리, 상부 불순물 영역(230p)과 하부 불순물 영역(230n) 사이에 진성 영역(intrinsic region)이 개재되어, 반도체 패턴들(230) 내에 피아이엔(PIN) 접합이 형성될 수도 있다. 한편, 반도체 기판(200), 하부 배선(210) 및 반도체 패턴들(230)에 의해 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터가 구현될 수도 있다.
이어서, 반도체 패턴들(230) 및 몰드 패턴(220) 상에 다공성 절연막(240)을 형성한다.
다공성 절연막(240)은 도 6을 참조하여 설명한 것처럼, 복수 개의 기공들을 갖는 저유전막일 수 있다. 다공성 절연막(240)은 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 다공성 절연막(240)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다.
다공성 절연막(240)의 기공들을 통해 몰드 패턴(220)을 제거한다. 몰드 패턴(220)이 SOH막으로 형성될 경우, 도 7을 참조하여 설명한 것처럼, 몰드 패턴(220)은 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정에 의해 제거될 수 있다. 이에 따라 도 47에 도시된 바와 같이, 2차원적으로 배열된 반도체 패턴들(230) 사이에 에어 갭(225)이 형성될 수 있다. 이에 따라, 반도체 패턴들(230) 사이의 전기적 간섭을 줄일 수 있을 것이다.
몰드 패턴(220)을 형성한 후에, 다공성 절연막(240)에 대한 열처리 공정이 수행될 수 있다. 이에 따라, 다공성 절연막(240)의 기공들의 크기 및/또는 수가 감소되어 다공성 절연막(240)이 치밀화될 수 있다.
도 48을 참조하면, 다공성 절연막(240)을 관통하여 반도체 패턴들(230)과 전기적으로 연결되는 하부 전극들(250)이 형성될 수 있다. 일 실시예에서, 하부 전극들(250)은 기둥 형상을 가질 수 있다. 다른 실시예에 따르면, 하부 전극들(250)의 형태는 하부 전극(250)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(250)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
하부 전극들(250)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다.
하부 전극들(250) 상에, 메모리 요소들(260) 및 상부 배선들(270)이 형성될 수 있다.
메모리 요소들(260)은 하부 배선들(210)을 가로지르는 라인형태를 가질 수 있다. 이와 달리, 메모리 요소들(260)은 하부 배선들(210)과 평행할 수도 있다. 또한, 다른 실시예에 따르면, 메모리 요소들(260)은 반도체 패턴들(230) 각각에 대응되도록 반도체 기판(200) 상에 2차원적으로 배열될 수도 있다.
일 실시예에서, 메모리 요소들(260)은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 메모리 요소들(260)은 그것을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나를 포함할 수 있다. 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다.
한편, 다른 실시예들에 따르면, 메모리 요소들(260)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 예를 들면, 메모리 요소들(260)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들(ferromagnetic) 및/또는 적어도 하나의 반강자성 (antiferromagnetic) 물질들을 포함할 수 있다. 또 다른 실시예들에 따르면, 메모리 요소들(260)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들(transition metal oxide) 중의 적어도 하나를 포함할 수 있다.
상부 배선들(270)은 메모리 요소들(260) 상에서 하부 배선들(210)을 가로지르는 x축 방향으로 형성될 수 있다. 일 실시예에 따르면, 상부 배선들(270)은 메모리 요소들(260)과 실질적으로 평행하게 형성될 수 있다.
도 49는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 49를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device),및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 50은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 50을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 51은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 51을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 활성 영역들을 정의하는 트렌치를 갖는 반도체 기판;
    상기 활성 영역들을 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성 영역들 사이의 전하 저장 패턴;
    상기 게이트 전극과 상기 전하 저장 패턴 사이에서 상기 트렌치 상으로 연장되는 다공성 절연막; 및
    상기 다공성 절연막과 상기 트렌치의 바닥면 사이에 형성된 에어 갭을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 다공성 절연막은 상기 전하 저장 패턴의 상부면과 직접 접촉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 다공성 절연막은 상기 활성 영역들을 가로지르며, 상기 게이트 전극의 하부면과 직접 접촉하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 활성 영역들 사이에서 상기 다공성 절연막의 하부면은 상기 전하 저장 패턴의 상부면과 하부면 사이에 위치하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 다공성 절연막은 상기 활성 영역과 상기 트렌치 상에서 균일한 두께를 갖는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 게이트 전극은 상기 다공성 절연막 상에서 상기 전하 저장 패턴들 사이를 채우는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 다공성 절연막을 컨포말하게 덮는 게이트간 절연막을 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 다공성 절연막은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 100 내지 200Å/min의 식각률을 갖는 절연 물질로 이루어진 반도체 장치.
  9. 제 1 항에 있어서,
    상기 전하 저장 패턴은 상기 반도체 기판 상에 차례로 적층된 터널 절연막 및 플로팅 게이트 전극을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 활성 영역들 사이에서 상기 다공성 절연막의 하부면은 상기 전하 저장 패턴의 상부면보다 위에 배치되며,
    상기 전하 저장 패턴은 상기 반도체 기판 상에 차례로 적층된 전하 터널링막, 전하 트랩막, 및 전하 블록킹막을 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 트렌치의 하부를 채우며, 상기 반도체 기판의 상부면 아래에 배치된 상면을 갖는 매립 절연 패턴을 더 포함하되,
    상기 에어 갭은 상기 다공성 절연막의 하부면과 상기 매립 절연 패턴의 상부면에 의해 정의되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 트렌치의 내벽을 컨포말하게 덮는 절연막 라이너를 더 포함하되, 상기 절연막 라이너에 의해 상기 에어 갭이 정의되는 반도체 장치.
  13. 반도체 기판에 활성 영역들을 정의하는 트렌치를 형성하는 것;
    상기 트렌치 내에 희생막을 형성하는 것;
    상기 활성 영역들 상에서 성기 희생막 상면으로 연장되며, 기공들을 갖는 다공성 절연막을 형성하는 것;
    상기 다공성 절연막의 상기 기공들을 통해 상기 희생막을 제거하여, 상기 다공성 절연막 아래의 트렌치에 에어 갭을 형성하는 것; 및
    상기 다공성 절연막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 희생막은 SOH막 또는 포토레지스트막으로 형성되는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제1 희생막을 제거하는 것은 산화처리, 오존 처리, UV 처리 또는 습식 세정을 사용하는 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 에어 갭을 형성한 후에,
    상기 다공성 절연막의 상기 기공들의 크기 및 수를 감소시키는 치밀화 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 치밀화 공정은 800℃ 내지 1000℃의 온도 범위 및 N2O, NO, N2, H2O 또는 O2 분위기에서 급속열처리 공정을 수행하는 것인 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    상기 트렌치를 형성하는 것은,
    상기 반도체 기판의 상기 활성 영역들 상에 전하 저장 패턴들을 형성하는 것; 및
    상기 전하 저장 패턴들을 식각 마스크로 이용하여 상기 반도체 기판을 이방성 식각하는 것을 포함하며,
    상기 희생막의 상부면은 상기 전하 저장 패턴들의 상부면보다 아래에 형성되는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 다공성 절연막은 상기 전하 저장 패턴들의 상부면들 및 측벽들을 컨포말하게 덮는 반도체 장치의 제조 방법.
  20. 제 13 항에 있어서,
    상기 게이트 전극과 상기 다공성 절연막 사이에 게이트간 절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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