TW202407883A - 半導體結構製備方法及半導體結構 - Google Patents

半導體結構製備方法及半導體結構 Download PDF

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Abstract

本公開涉及一種半導體結構製備方法及半導體結構，包括：提供襯底，於襯底上形成初始疊層結構，初始疊層結構包括沿第一方向依次交替疊置的第一介質層、目標半導體層，第一介質層與襯底相鄰；於初始疊層結構內形成沿第二方向間隔排布且沿第三方向延伸的第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構；形成底面接觸襯底上表面的兩個間隔的閘極溝槽，目標半導體層位於閘極溝槽內的部分裸露並懸空；於閘極溝槽內形成環繞目標半導體層的閘極結構。

Description

半導體結構製備方法及半導體結構
本公開涉及集成電路設計及製造技術領域，特別是涉及半導體結構製備方法及半導體結構。
隨著集成電路製造技術的不斷發展，市場對半導體儲存產品的儲存能力及儲存性能提出了更高的要求。如何在確保半導體儲存產品的儲存性能的前提下，提高半導體儲存產品的儲存能力成為研發者不斷追求的目標，因此，立體堆疊型儲存結構應運而生。
立體堆疊型儲存結構中字元線結構連接的電晶體的性能直接影響立體堆疊型儲存結構的整體性能，傳統的立體堆疊型儲存結構的製備方法中，很難改變該電晶體的閘極尺寸，並且隨著立體堆疊型儲存結構中單位體積內儲存單元數量不斷增加，導致單位體積內字元線結構所占空間體積及相鄰字元線結構的間距不斷減少，增加了製備製程複雜度的同時降低了製備產品的性能及可靠性。
基於此，本公開提供一種半導體結構製備方法及半導體結構，至少能夠在確保單位體積內儲存單元數量不減少的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，並能夠控制字元線結構連接電晶體閘極結構的尺寸，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
根據本公開的各種實施例，一方面提供一種半導體結構製備方法，包括：提供襯底，於襯底上形成初始疊層結構，初始疊層結構包括沿第一方向依次交替疊置的第一介質層、目標半導體層，第一介質層與襯底相鄰；於初始疊層結構內形成沿第二方向間隔排布且沿第三方向延伸的第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構；形成底面接觸襯底上表面的兩個間隔的閘極溝槽，目標半導體層位於閘極溝槽內的部分裸露並懸空；於閘極溝槽內形成環繞目標半導體層的閘極結構，沿第一方向、第二方向相鄰的閘極結構之間相互絕緣；第一方向、第二方向及第三方向相互垂直。
於上述實施例中的半導體結構製備方法中，由於可以在形成閘極結構之前，修剪並改變目標半導體層位於閘極溝槽內裸露並懸空的部分，從而可以控制後續形成閘極結構的尺寸；由於可以利用第一溝槽隔離結構、第三溝槽隔離結構形成與閘極結構連接的橋梁字元線部，後續再在垂直於襯底表面的方向上疊置多層間隔分布的水平字元線部，使得水平字元線部經由橋梁字元線部與對應的閘極結構連接，相對於直接在閘極結構的外側形成在垂直於襯底表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
根據一些實施例，第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構的上表面與初始疊層結構的上表面齊平；形成底面接觸襯底上表面的兩個間隔的閘極溝槽，包括：形成第一掩膜層，第一掩膜層覆蓋第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構的上表面；圖形化第一掩膜層，並基於圖形化後第一掩膜層為掩膜版蝕刻初始疊層結構，以得到閘極溝槽，位於閘極溝槽沿第二方向的相對兩側的第一溝槽隔離結構的剩餘部分、第三溝槽隔離結構的剩餘部分構成閘極溝槽的第一側壁。
根據一些實施例，於閘極溝槽內形成環繞目標半導體層的閘極結構，包括：沿目標半導體層的內徑方向修剪目標半導體層位於閘極溝槽內的部分，得到閘極支撐柱；於閘極支撐柱的外表面上形成閘氧化層；沉積金屬材料層，金屬材料層環繞閘氧化層的部分構成閘金屬層，閘氧化層、閘金屬層構成閘極結構。
根據一些實施例，金屬材料層位於第一側壁上的部分構成第二側壁；於閘極溝槽內形成環繞目標半導體層的閘極結構之後，包括：於閘極溝槽內填充第一低介電材料層，第一低介電材料層的上表面與初始疊層結構的上表面齊平；去除第一側壁、第二側壁及部分初始疊層結構，得到沿第三方向延伸且底面接觸襯底上表面的字元線輔助溝槽；於字元線輔助溝槽內填充第二低介電材料層，第二低介電材料層的上表面與初始疊層結構的上表面齊平。
根據一些實施例，於閘極溝槽內形成環繞目標半導體層的閘極結構之後，還包括：去除目標半導體層沿第二方向位於閘極溝槽相對兩側的部分，並去除第二低介電材料層位於沿第一方向相鄰第一介質層之間的部分，得到第一字元線部溝槽；以閘金屬層為蝕刻停止層，沿第二方向蝕刻第一低介電材料層，得到第二字元線部溝槽；於第一字元線部溝槽內形成第一字元線部，並於第二字元線部溝槽內形成第二字元線部，第一字元線部、第二字元線部構成字元線結構。
根據一些實施例，形成字元線結構之後，包括：去除第一介質層沿第二方向位於閘極溝槽相對兩側的部分，得到字元線隔離溝槽；於字元線隔離溝槽內形成第三低介電材料層。
根據一些實施例，兩個閘極溝槽沿第三方向相互對稱；於字元線隔離溝槽內形成第三低介電材料層之後，包括：於兩個閘極溝槽之間形成底面接觸所述襯底的上表面的本體隔離結構；於本體隔離結構與相鄰的閘極結構之間形成源極結構，及於閘極結構沿第三方向遠離本體隔離結構的一側形成汲極結構。
根據一些實施例，於字元線隔離溝槽內形成第三低介電材料層之後，還包括：於兩個閘極溝槽之間形成底面接觸所述襯底的上表面的本體隔離結構；於位於閘極結構沿第三方向相對兩側的目標半導體層上形成源極結構、汲極結構，源極結構位於閘極結構與本體隔離結構之間。
根據一些實施例，於字元線隔離溝槽內形成第三低介電材料層之後，還包括：於本體隔離結構與源極結構之間的目標半導體層上形成電容結構，及於汲極結構沿第三方向遠離電容結構一側的目標半導體層上形成位元線結構。
根據一些實施例，沿第三方向相鄰源極結構沿第三方向對稱；及/或沿第三方向相鄰汲極結構沿第三方向對稱。
根據一些實施例，第一字元線部、第二字元線部在同一製程步驟中製備而成。
根據一些實施例，第二字元線部沿第三方向的長度與閘極結構沿第三方向的長度相等。
根據一些實施例，初始疊層結構以第二溝槽隔離結構的沿第三方向延伸的對稱軸沿第二方向對稱。
根據一些實施例，第一低介電材料層、第二低介電材料層及第三低介電材料層中至少兩個的材料相同。
根據一些實施例，本公開另一方面提供一種半導體結構，採用本公開任一實施例中半導體結構製備方法製備而成。
為了便於理解本公開，下面將參閱相關圖示對本公開進行更全面的描述。圖示中給出了本公開的首選實施例。但是，本公開可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使對本公開的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬本公開的技術領域的具有通常知識者通常理解的含義相同。本文中在本公開的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本公開。
應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層、摻雜類型和/或部分，這些元件、部件、區、層、摻雜類型和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層、摻雜類型或部分與另一個元件、部件、區、層、摻雜類型或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層、摻雜類型或部分可表示為第二元件、部件、區、層或部分；舉例來說，可以將第一摻雜類型成為第二摻雜類型，且類似地，可以將第二摻雜類型成為第一摻雜類型；第一摻雜類型與第二摻雜類型為不同的摻雜類型，譬如，第一摻雜類型可以為P型且第二摻雜類型可以為N型，或第一摻雜類型可以為N型且第二摻雜類型可以為P型。
空間關係術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這裡可以用於描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語還包括使用和操作中的器件的不同取向。例如，如果圖示中的器件翻轉，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。此外，器件也可以包括另外地取向(譬如，旋轉90度或其它取向)，並且在此使用的空間描述語相應地被解釋。
在此使用時，單數形式的“一”、“一個”和“所述/該”也可以包括複數形式，除非上下文清楚指出另外的方式。還應明白，當術語“組成”和/或“包括”在該說明書中使用時，可以確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。同時，在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
需要說明的是，本實施例中所提供的圖示僅以示意方式說明本公開的基本構想，雖圖示中僅顯示與本公開中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。
請注意，本公開實施例中所述的兩者之間相互絕緣包括但不僅限於兩者之間存在絕緣材料、絕緣氣息或間隙等中一種或多種。
為了更好地適應器件尺寸按比例縮小的要求，半導體製程逐漸開始從平面電晶體向具有更高功效的三維立體式的電晶體過渡，如全包圍閘極(Gate All Around，GAA)電晶體。全包圍閘極電晶體中，閘極從四周包圍溝道所在的區域，與平面電晶體相比，全包圍閘極電晶體的閘極對溝道的控制能力更強，能夠更好的抑制短溝道效應。全包圍閘極電晶體包括橫向全包圍閘極(Lateral Gate All Around，LGAA)電晶體和垂直全包圍閘極(Vertical Gate All Around，VGAA)電晶體，其中，LGAA的溝道及閘極結構在平行於襯底表面的方向上延伸，導致閘極結構及與閘極結構連接的字元線結構的尺寸很難控制，並且，若增加單位體積內儲存單元數量，直接在閘極結構外側形成在平行於襯底表面的方向上延伸的字元線結構，不可避免地會減小字元線結構的體積及相鄰字元線結構的間距，增加了製備製程複雜度的同時降低了製備產品的性能及可靠性。
本公開旨在提供一種半導體結構製備方法及半導體結構，至少能夠在確保單位體積內儲存單元數量不減少的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，並能夠控制字元線結構連接電晶體閘極結構的尺寸，降低製備製程複雜度的同時增加製備產品的性能及可靠性。
請參考圖1，在本公開的一些實施例中，提供了一種半導體結構製備方法，包括如下步驟：
步驟S110：提供襯底，於襯底上形成初始疊層結構，初始疊層結構包括沿第一方向依次交替疊置的第一介質層、目標半導體層，第一介質層與襯底相鄰；
步驟S120：於初始疊層結構內形成沿第二方向間隔排布且沿第三方向延伸的第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構；
步驟S130：形成底面接觸襯底上表面的兩個間隔的閘極溝槽，目標半導體層位於閘極溝槽內的部分裸露並懸空；
步驟S140：於閘極溝槽內形成環繞目標半導體層的閘極結構，沿第一方向、第二方向相鄰的閘極結構之間相互絕緣；第一方向、第二方向及第三方向相互垂直。
具體地，在初始疊層結構內形成沿第二方向間隔排布且沿第三方向延伸的第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構之後，形成底面接觸襯底上表面的兩個間隔的閘極溝槽，使得目標半導體層位於閘極溝槽內的部分裸露並懸空，以在閘極溝槽內形成環繞目標半導體層的閘極結構，由於可以在形成閘極結構之前，修剪並改變目標半導體層位於閘極溝槽內裸露並懸空的部分，從而可以控制後續形成閘極結構的尺寸；由於可以利用第一溝槽隔離結構、第三溝槽隔離結構形成與閘極結構連接的橋梁字元線部，後續再在垂直於襯底表面的方向上疊置多層間隔分布的水平字元線部，使得水平字元線部經由橋梁字元線部與對應的閘極結構連接，相對於直接在閘極結構的外側形成在垂直於襯底表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
作為示例，請參考圖1至圖2，步驟S110中可以包括如下步驟：
步驟S111：提供襯底100；
步驟S112：於襯底100上形成初始疊層結構，初始疊層結構包括沿第一方向（例如oz方向）依次交替疊置的第一介質層11、目標半導體層12，第一介質層11與襯底100相鄰。
示例地，襯底100內形成有第一類型摻雜阱區（未圖示），襯底可以採用半導體材料、絕緣材料、導體材料或者它們的任意組合構成。襯底100可以為單層結構，也可以為多層結構。例如，襯底100可以是諸如矽（Si）襯底、矽鍺（SiGe）襯底、矽鍺碳（SiGeC）襯底、碳化矽（SiC）襯底、砷化鎵（GaAs）襯底、砷化銦（InAs）襯底、磷化銦（InP）襯底或其它的III/V半導體襯底或II/VI半導體襯底。或者，還例如，襯底100可以是包括諸如Si/SiGe、Si/SiC、絕緣體上矽(SOI)或絕緣體上矽鍺的層狀襯底。因此襯底100的類型不應限制本公開的保護範圍。可以採用離子注入製程向襯底100內注入P型離子，以形成第一類型摻雜阱區（未圖示），P型離子可以包括但不限於硼（B）離子、鎵（Ga）離子、氟化硼（BF 2）離子及銦（In）離子等中任一種或多種。第一介質層11的材料可以包括但不限於矽鍺（SiGe），目標半導體層12的材料可以包括但不限於矽（Si）；矽鍺材質的第一介質層11能夠將襯底100的矽晶格完整地傳遞到層疊的矽材質的溝道層中，保證每層矽材質的溝道層都能夠與襯底100具有相同的矽晶格。
作為示例，請參考圖1至圖4，步驟S120中可以採用蝕刻製程於初始疊層結構內形成沿第二方向（例如oy方向）間隔排布且沿第三方向（例如ox方向）延伸的第一溝槽1311、第二溝槽1321及第三溝槽1331，第一溝槽1311、第二溝槽1321及第三溝槽1331暴露出襯底100的上表面，第一方向（例如oz方向）、第二方向（例如oy方向）與第三方向（例如ox方向）相互垂直。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於反應離子蝕刻（RIE）、感應耦合等離子體蝕刻（ICP）及高濃度等離子體蝕刻（HDP）等中一種或多種。再採用沉積製程於第一溝槽1311、第二溝槽1321及第三溝槽1331內沉積隔離材料得到第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133，第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的底面接觸襯底100的上表面；可以在形成第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133之後，採用化學機械研磨製程（Chemical Mechanical Polish，CMP）使得第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的上表面與初始疊層結構的上表面齊平，以便於後續在第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的上表面形成表面平整的第一掩膜層，並基於圖形化後第一掩膜層蝕刻初始疊層結構得到閘極溝槽，提高閘極溝槽蝕刻後形貌的可控性。第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133內的隔離材料可以包括多晶矽、氮化矽、氧化矽及氮氧化矽等中一種或多種。沉積製程可以包括但不限於化學氣相沉積製程（Chemical Vapor Deposition，CVD）、原子層沉積製程（Atomic Layer Deposition，ALD）、高密度等離子沉積（High Density Plasma，HDP)製程、等離子體增強沉積製程及旋塗介質層（Spin-on Dielectric，SOD）等製程中的一種或多種。
作為示例，請繼續參考圖4，初始疊層結構以第二溝槽隔離結構132的沿第三方向（例如ox方向）延伸的對稱軸對稱，以提高製備半導體結構的對稱性，降低製程複雜度的同時，便於監控製備產品的結構參數與電性參數。
作為示例，請繼續參考圖4，目標半導體層12的厚度可以為[60nm，100nm]，例如目標半導體層12的厚度可以為60nm、70nm、80nm、90nm或100nm等等。第一介質層11的厚度可以為[5nm，20nm]，例如第一介質層11的厚度可以為5nm、10nm、15nm或20nm等等。第一介質層11本身提供拉應力，每層不能太厚，否則容易產生本體傾斜等問題；目標半導體層12在製備的過程中不可避免存在缺陷，增加其厚度意味著增加缺陷位置出現的機率及/或數量；如果矽鍺材質的第一介質層11厚度太厚且缺陷較多，容易導致頂部的目標半導體層12晶格失配越嚴重。
作為示例，請參考圖1、圖4至圖5b，步驟S130中形成底面接觸襯底上表面的兩個間隔的閘極溝槽14的步驟可以包括如下步驟：
步驟S131：形成第一掩膜層134，第一掩膜層134覆蓋第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的上表面；
步驟S132：圖形化第一掩膜層134，並基於圖形化後第一掩膜層134為掩膜版蝕刻初始疊層結構，以得到閘極溝槽14，位於閘極溝槽14沿第二方向（例如oy方向）的相對兩側的第一溝槽隔離結構131的剩餘部分、第三溝槽隔離結構133的剩餘部分構成閘極溝槽14的第一側壁141。
作為示例，請繼續參考圖4，步驟S131中可以採用沉積製程形成覆蓋第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的上表面的第一掩膜層134；第一掩膜層134可以包括單層結構或多層結構。第一掩膜層134包括但不僅限於硬掩膜層。硬掩膜層例如為旋塗硬掩膜層（Spin-on Hardmasks，簡稱SOH）。SOH層可以是碳氫(CxHy)體系的絕緣層，其可包括矽硬掩膜材料、碳硬掩膜材料、以及有機硬掩膜材料等。SOH是形成半導體微細圖形的輔助材料，其具有填補缺口、增加平坦度及增強耐腐蝕性等特性。採用這種材料形成硬掩膜層，可以使後續的蝕刻效果較好。沉積製程可以包括但不限於CVD、ALD、HDP及SOD等製程中的一種或多種。
作為示例，請繼續參考圖5a至圖5b，步驟S132中可以基於圖形化後第一掩膜層134為掩膜版並採用乾法蝕刻製程及濕法蝕刻製程蝕刻初始疊層結構，以得到閘極溝槽14，目標半導體層12位於閘極溝槽內的部分裸露並懸空；位於閘極溝槽14沿第二方向（例如oy方向）的相對兩側的第一溝槽隔離結構131的剩餘部分、第三溝槽隔離結構133的剩餘部分構成閘極溝槽14的第一側壁141，以保護閘極溝槽14的側壁。可以在形成閘極結構之前，修剪並改變目標半導體層12位於閘極溝槽14內裸露並懸空的部分，從而可以控制後續形成閘極結構的尺寸。
作為示例，請參考圖1及圖5c，步驟S140中於閘極溝槽14內形成環繞目標半導體層12的閘極結構20可以包括如下步驟：
步驟S141：沿目標半導體層12的內徑方向修剪目標半導體層12位於閘極溝槽14內部分，得到閘極支撐柱143；
步驟S142：於閘極支撐柱143的外表面上形成閘氧化層21；
步驟S143：沉積金屬材料層，金屬材料層環繞閘氧化層21的部分構成閘金屬層22，閘氧化層21、閘金屬層22構成閘極結構20。
作為示例，請繼續參考圖5c，步驟S141中可以採用蝕刻製程沿目標半導體層12的內徑方向修剪目標半導體層12位於閘極溝槽14內部分，通過控制蝕刻製程的蝕刻速率與蝕刻時間，可以控制去除目標半導體層12的厚度，從而控制閘極支撐柱143的厚度及沿oy方向的長度，以控制後續在閘極支撐柱143的外表面上形成閘氧化層21或閘金屬層22的厚度及沿oy方向的長度。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。
作為示例，請繼續參考圖5c，步驟S142中可以採用原位水氣生成製程(In-Situ Steam Generation，ISSG)、原子層沉積製程、等離子蒸汽沉積製程及快速熱氧化製程(Rapid Thermal Oxidation，RTO)等中的任一種或幾種於閘極溝槽14內閘極支撐柱143的外表面形成閘氧化層21。閘氧化層21可以採用高k介電常數的材料形成。例如，閘氧化層21的材料可以包括但不限於氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、氮氧化鉿（HfON）、氧化鋯（ZrO 2）、氧化鉭（Ta 2O 5）、氧化鈦（TiO 2）及鍶鈦氧化物（SrTiO 3）等中任一種或幾種。
作為示例，請繼續參考圖5c，步驟S143中可以採用沉積製程形成金屬材料層，金屬材料層位於第一側壁141上的部分構成第二側壁142；金屬材料層環繞閘氧化層21的部分構成閘金屬層22，閘氧化層21、閘金屬層22構成閘極結構20。沉積製程可以包括但不限於化學氣相沉積製程（Chemical Vapor Deposition，CVD）、原子層沉積製程（Atomic Layer Deposition，ALD）、高密度等離子沉積（High Density Plasma，HDP)製程、等離子體增強沉積製程及旋塗介質層（Spin-on Dielectric，SOD）等製程等中的任一種或多種。金屬材料層可以包括但不限於氮化鈦（Titanium nitride，TiN）、鈦（Titanium，Ti）、矽化鎢（Tungsten silicide，Si 2W）及鎢（Tungsten，W）等中任一種或幾種。由於可以控制修剪目標半導體層12期間去除目標半導體層12的厚度，因而可以控制閘極支撐柱143的厚度及沿oy方向的長度，從而可以控制後續在閘極支撐柱143的外表面上形成閘氧化層21或閘金屬層22的厚度及沿oy方向的長度，實現對製備閘極結構20尺寸的控制。
作為示例，請參考圖1、圖6a至圖8b，步驟S140中於閘極溝槽14內形成環繞目標半導體層12的閘極結構20之後還可以包括如下步驟：
步驟S151：於閘極溝槽14內填充第一低介電材料層144，第一低介電材料層144的上表面與初始疊層結構的上表面齊平；
步驟S152：去除第一側壁141、第二側壁142及部分初始疊層結構，得到沿第三方向延伸且底面接觸襯底100上表面的字元線輔助溝槽15；
步驟S153：於字元線輔助溝槽15內填充第二低介電材料層16，第二低介電材料層16的上表面與初始疊層結構的上表面齊平。
作為示例，請繼續參考圖6a至圖6b，步驟S151中可以採用原位水氣生成製程(In-Situ Steam Generation，ISSG)、原子層沉積製程、等離子蒸汽沉積製程及快速熱氧化製程(Rapid Thermal Oxidation，RTO)等中的任一種或幾種於閘極溝槽14內填充第一低介電材料層144，之後，可以採用濕法蝕刻製程、乾法蝕刻製程、化學機械研磨製程及平推蝕刻製程等中任一種或多種，沿厚度方向（例如oz方向）對第一低介電材料層144的上表面進行平坦化處理，使得第一低介電材料層144的上表面與初始疊層結構的上表面齊平，以便於後續在蝕刻並形成字元線溝槽的過程中保護閘極結構20。
作為示例，請繼續參考圖7a至圖7b，步驟S152中可以採用蝕刻製程去除第一側壁141、第二側壁142及部分初始疊層結構，得到沿第三方向（例如ox方向）延伸且底面接觸襯底100上表面的字元線輔助溝槽15，以便於後續藉由字元線輔助溝槽15形成與閘極結構連接的橋梁字元線部，後續再在垂直於襯底100上表面的方向上疊置多層間隔分布的水平字元線部，使得水平字元線部經由橋梁字元線部與對應的閘極結構連接，相對於直接在閘極結構的外側形成在垂直於襯底100上表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。
作為示例，請繼續參考圖8a至圖8b，步驟S153中可以採用沉積製程於字元線輔助溝槽15內填充第二低介電材料層16，之後可以採用濕法蝕刻製程、乾法蝕刻製程、化學機械研磨製程及平推蝕刻製程等中任一種或多種，沿厚度方向（例如oz方向）對第二低介電材料層16的上表面進行平坦化處理，使得第二低介電材料層16的上表面與初始疊層結構的上表面齊平，以便於後續在蝕刻並形成字元線溝槽的過程中保護閘極結構20。沉積製程可以包括但不限於CVD、ALD、HDP及SOD等製程等中的任一種或多種。
作為示例，請參考圖1、圖9a至圖10b，步驟S140中於閘極溝槽14內形成環繞目標半導體層12的閘極結構20之後還可以包括如下步驟：
步驟S161：去除目標半導體層12沿第二方向位於閘極溝槽14相對兩側的部分，並去除第二低介電材料層16位於沿第一方向相鄰第一介質層11之間的部分，得到第一字元線部溝槽41；
步驟S162：以閘金屬層22為蝕刻停止層，沿第二方向蝕刻第一低介電材料層144，得到第二字元線部溝槽（未圖示）；
步驟S163：於第一字元線部溝槽41內形成第一字元線部31，並於第二字元線部溝槽（未圖示）內形成第二字元線部32，第一字元線部31、第二字元線部32構成字元線結構30。
作為示例，請繼續參考圖9a至圖9b，步驟S161中可以採用蝕刻製程去除目標半導體層12沿第二方向（例如oy方向）位於閘極溝槽14相對兩側的部分，並去除第二低介電材料層16位於沿第一方向（例如oz方向）相鄰第一介質層11之間的部分，得到第一字元線部溝槽41。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。
作為示例，請繼續參考圖9a，第二字元線部32沿第三方向（例如ox方向）的長度與閘極結構20沿第三方向（例如ox方向）的長度相等，以降低字元線結構30與閘極結構20之間的連接阻抗。
作為示例，請繼續參考圖9a至圖10b，步驟S162中可以以閘金屬層22為蝕刻停止層，採用蝕刻製程沿第二方向蝕刻第一低介電材料層144，得到第二字元線部溝槽。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。步驟S163中可以採用沉積製程於第一字元線部溝槽41內形成第一字元線部31，並於第二字元線部溝槽（未圖示）內形成第二字元線部32，第一字元線部31、第二字元線部32構成字元線結構30。第一字元線部31、第二字元線部32可以在相同製程步驟中製備形成，也可以在不同製程步驟中製備形成。沉積製程可以包括但不限於CVD、ALD、HDP及SOD等製程等中的任一種或多種。字元線結構30的材料可以包括但不限於銣、鈷、鎳、鈦、鎢、鉭、鈦化鉭、氮化鎢、銅及鋁等中任一種或多種。
作為示例，請參考圖11a至圖11b，步驟S163中形成字元線結構30之後，還包括如下步驟：
步驟S171：去除第一介質層11沿第二方向（例如oy方向）位於閘極溝槽14相對兩側的部分，得到字元線隔離溝槽（未圖示）；
步驟S172：於字元線隔離溝槽內形成第三低介電材料層17。
作為示例，請繼續參考圖11a至圖11b，步驟S171中可以採用蝕刻製程去除第一介質層11沿第二方向位於閘極溝槽14相對兩側的部分，得到字元線隔離溝槽（未圖示）。蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。步驟S172中可以採用沉積製程於字元線隔離溝槽內形成第三低介電材料層17，使得沿oz方向相鄰字元線結構30之間相互絕緣。沉積製程可以包括但不限於CVD、ALD、HDP及SOD等製程等中任一種或多種。第一低介電材料層144、第二低介電材料層16及第三低介電材料層17中至少兩個的材料相同。低介電材料層可以包括但不限於氧化矽、SiLK、MSQ、多孔SiLK及多孔MSQ等中任一種或多種。相對於直接在閘極結構的外側形成在垂直於襯底表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
作為示例，請參考圖12至圖13，可以設置兩個閘極溝槽14沿第三方向（例如ox方向）相互對稱；步驟S172中於字元線隔離溝槽內形成第三低介電材料層17之後還可以包括如下步驟：
步驟S181：於兩個閘極溝槽14之間形成底面接觸襯底100上表面的本體隔離結構18；
步驟S182：於本體隔離結構18與相鄰的閘極結構20之間形成源極結構191，及於閘極結構20沿第三方向（例如ox方向）遠離本體隔離結構18的一側形成汲極結構192。
作為示例，請繼續參考圖12，步驟S181中可以採用蝕刻製程蝕刻初始疊層結構以得到本體隔離溝槽（未圖示），蝕刻製程可以包括但不限於乾法蝕刻製程及/或濕法蝕刻製程。乾法蝕刻製程可以包括但不限於RIE、ICP及HDP等中任一種或多種。然後於本體隔離溝槽內沉積隔離材料以得到本體隔離結構18。沉積製程可以包括但不限於CVD、ALD、HDP及SOD等製程等中任一種或多種。隔離材料可以包括氮化矽、氧化矽、氮氧化矽及多晶矽等中任一種或多種。
作為示例，請繼續參考圖13，可以設置本體隔離結構18的位置，使得製備半導體結構以本體隔離結構18的沿oy方向延伸的對稱軸m1對稱，也可以設置沿oy方向相鄰的閘極結構20以對稱軸m2對稱。
作為示例，請繼續參考圖13，步驟S182中可以於本體隔離結構18與相鄰的閘極結構20之間的目標半導體層上形成源極結構191，及於閘極結構20沿第三方向（例如ox方向）遠離本體隔離結構18的一側目標半導體層上形成汲極結構192，得到儲存單元結構200。沿ox方向相鄰源極結構191以對稱軸m1對稱，且沿ox方向相鄰汲極結構192以對稱軸m1對稱。本實施例中得到沿oz方向間隔分布的多個本體結構300，本體結構300包括中心對稱的4個儲存單元結構200。由於可以在形成閘極結構之前，修剪並改變目標半導體層位於閘極溝槽內裸露並懸空的部分，從而可以控制後續形成閘極結構的尺寸；由於可以利用第一溝槽隔離結構、第三溝槽隔離結構形成與閘極結構連接的橋梁字元線部，後續再在垂直於襯底表面的方向上疊置多層間隔分布的水平字元線部，使得水平字元線部經由橋梁字元線部與對應的閘極結構連接，相對於直接在閘極結構的外側形成在垂直於襯底表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
作為示例，請繼續參考圖13，儲存單元結構200中目標半導體層沿ox方向延伸，可以採用第一類型摻雜，例如P型輕摻雜。溝道區導電層（未圖示）位於源極結構191與汲極結構192之間，可以採用第一類型摻雜，例如P型重摻雜，用於形成電晶體的溝道區；汲極結構192可以採用第二類型摻雜，例如N型重摻雜，用於形成電晶體的汲區。源極結構191可以採用第二類型摻雜，例如N型重摻雜，用於形成電晶體的源區。P型雜質離子可以包括但不限於硼（B）離子、鎵（Ga）離子、氟化硼（BF2）離子及銦（In）離子等中任一種或多種；N型雜質離子可以包括但不限於磷（P）離子、砷（As）離子及銻（Sb）離子等中任一種或多種。
作為示例，請參考圖14至圖15，步驟S172中於字元線隔離溝槽內形成第三低介電材料層17之後還可以包括如下步驟：
步驟S181：於兩個閘極溝槽14之間形成底面接觸襯底100上表面的本體隔離結構18；
步驟S183：於位於閘極結構20沿第三方向（例如ox方向）相對兩側的目標半導體層上形成源極結構191、汲極結構192，源極結構191位於閘極結構20與本體隔離結構18之間。
作為示例，請繼續參考圖15，通過本公開實施例中所述半導體結構製備方法得到沿oz方向間隔分布的多個本體結構300，本體結構300包括以對稱軸m2對稱的儲存單元結構200，儲存單元結構200中目標半導體層沿ox方向延伸，可以採用第一類型摻雜，例如P型輕摻雜。溝道區導電層（未圖示）位於源極結構191與汲極結構192之間，可以採用第一類型摻雜，例如P型重摻雜，用於形成電晶體的溝道區；汲極結構192可以採用第二類型摻雜，例如N型重摻雜，用於形成電晶體的汲區。源極結構191可以採用第二類型摻雜，例如N型重摻雜，用於形成電晶體的源區。P型雜質離子可以包括但不限於硼（B）離子、鎵（Ga）離子、氟化硼（BF 2）離子及銦（In）離子等中任一種或多種；N型雜質離子可以包括但不限於磷（P）離子、砷（As）離子及銻（Sb）離子等中任一種或多種。
應該理解的是，雖然圖1的流程圖中的各個步驟按照箭頭的指示依次顯示，但是這些步驟並不是必然按照箭頭指示的順序依次執行。除非本文中有明確的說明，這些步驟的執行並沒有嚴格的順序限制，這些步驟可以以其它的順序執行。而且，圖1中的至少一部分步驟可以包括多個步驟或者多個階段，這些步驟或者階段並不必然是在同一時刻執行完成，而是可以在不同的時刻執行，這些步驟或者階段的執行順序也不必然是依次進行，而是可以與其它步驟或者其它步驟中的步驟或者階段的至少一部分輪流或者交替地執行。
請參考圖5a至圖5c，在本公開實施例提供的半導體結構中，包括襯底100及位於襯底100上的初始疊層結構，初始疊層結構包括沿第一方向（例如oz方向）依次交替疊置的第一介質層11、目標半導體層12，第一介質層11與襯底100相鄰；初始疊層結構內形成有沿第二方向（例如oy方向）間隔排布且沿第三方向（例如ox方向）延伸的第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133，第一溝槽隔離結構131、第二溝槽隔離結構132及第三溝槽隔離結構133的底面接觸襯底100的上表面；初始疊層結構內形成有底面接觸襯底上表面的兩個間隔的閘極溝槽14，目標半導體層12位於閘極溝槽14內部分裸露並懸空；閘極溝槽14內目標半導體層12外側環繞設置有閘極結構20，沿第一方向（例如oz方向）、第二方向（例如oy方向）相鄰的閘極結構20之間相互絕緣；第一方向、第二方向及第三方向相互垂直。由於可以在形成閘極結構之前，修剪並改變目標半導體層位於閘極溝槽內裸露並懸空的部分，從而可以控制後續形成閘極結構的尺寸；由於可以利用第一溝槽隔離結構、第三溝槽隔離結構形成與閘極結構連接的橋梁字元線部，後續再在垂直於襯底表面的方向上疊置多層間隔分布的水平字元線部，使得水平字元線部經由橋梁字元線部與對應的閘極結構連接，相對於直接在閘極結構的外側形成在垂直於襯底表面的方向上疊置的多層字元線結構，本實施例至少能夠在不減小單位體積內儲存單元數量的情況下，增加字元線結構所占空間體積及相鄰字元線結構的間距，降低了製備製程複雜度的同時增加了製備產品的性能及可靠性。
請注意，上述實施例僅出於說明性目的而不意味對本公開的限制。本說明書中的各個實施例均採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。
以上實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例中的各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。以上實施例僅表達了本公開的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對公開專利範圍的限制。應當指出的是，對於本領域的具有通常知識者來說，在不脫離本公開構思的前提下，還可以做出若干變形和改進，這些都屬本公開的保護範圍。因此，本公開專利的保護範圍應以所附申請專利範圍為准。
100:襯底 11:第一介質層 12:目標半導體 131:第一溝槽隔離結構 1311:第一溝槽 132:第二溝槽隔離結構 1321:第二溝槽 133:第三溝槽隔離結構 1331:第三溝槽 134:第一掩膜層 14:閘極溝槽 141:第一側壁 142:第二側壁 143:閘極支撐柱 144:第一低介電材料層 15:字元線輔助溝槽 16:第二低介電材料層 17:第三低介電材料層 18:本體隔離結構 191:源極結構 192:汲極結構 20:閘極結構 200:儲存單元結構 21:閘氧化層 22:閘金屬層 30:字極結構 300:本體結構 31:第一字元線部 32:第二字元線部 40:電容結構 41:第一字元線部溝槽 50:位元線結構 AA':立體結構的截面方向 m1,m2:對稱軸 ox:第三方向 oy:第二方向 oz:第一方向S110,S120,S130,S140:步驟
為了更清楚地說明本公開實施例中的技術方案，下面將對實施例描述中所需要使用的圖示作簡單地介紹，顯而易見地，下面描述中的圖示僅僅是本公開實施例的一些實施例，對於本領域具有通常知識者來講，在不付出創造性勞動的前提下，還可以根據這些圖示獲得其他的圖示。
圖1為本公開一實施例中提供的一種半導體結構製備方法的流程示意圖；
圖2至圖5a、圖6a、圖7a、圖8a、圖9a、圖10a、圖11a、圖12及圖14為本公開一些實施例中提供的半導體結構製備方法中不同步驟對應的立體截面示意圖；
圖5b為圖5a所示立體結構沿AA'方向所得截面結構示意圖；
圖5c為本公開一實施例中在圖5a所示立體結構中形成閘極結構後沿AA'方向所得截面結構示意圖；
圖6b為圖6a所示立體結構沿AA'方向所得截面結構示意圖；
圖7b為圖7a所示立體結構沿AA'方向所得截面結構示意圖；
圖8b為圖8a所示立體結構沿AA'方向所得截面結構示意圖；
圖9b為圖9a所示立體結構沿AA'方向所得截面結構示意圖；
圖10b為圖10a所示立體結構沿AA'方向所得截面結構示意圖；
圖11b為圖11a所示立體結構沿AA'方向所得截面結構示意圖；
圖13為本公開一實施例中提供的一種儲存單元結構的俯視圖示意圖；
圖15為本公開另一實施例中提供的一種儲存單元結構的俯視圖示意圖；
其中，oz方向可以為第一方向，oy方向可以為第二方向，ox方向可以為第三方向，oz方向可以為高度/厚度方向。
S110,S120,S130,S140:步驟

Claims (10)

  1. 一種半導體結構製備方法，其特徵在於，包括：提供襯底，於所述襯底上形成初始疊層結構，所述初始疊層結構包括沿第一方向依次交替疊置的第一介質層、目標半導體層，所述第一介質層與所述襯底相鄰；於所述初始疊層結構內形成沿第二方向間隔排布且沿第三方向延伸的第一溝槽隔離結構、第二溝槽隔離結構及第三溝槽隔離結構；形成底面接觸所述襯底上表面的兩個間隔的閘極溝槽，所述目標半導體層位於所述閘極溝槽內的部分裸露並懸空；於所述閘極溝槽內形成環繞所述目標半導體層的閘極結構，沿所述第一方向、所述第二方向相鄰的所述閘極結構之間相互絕緣；所述第一方向、所述第二方向及所述第三方向相互垂直。
  2. 如請求項1所述的半導體結構製備方法，其特徵在於，所述第一溝槽隔離結構、所述第二溝槽隔離結構及所述第三溝槽隔離結構的上表面與所述初始疊層結構的上表面齊平；所述形成底面接觸所述襯底上表面的兩個間隔的閘極溝槽，包括：形成第一掩膜層，所述第一掩膜層覆蓋所述第一溝槽隔離結構、所述第二溝槽隔離結構及所述第三溝槽隔離結構的上表面；圖形化所述第一掩膜層，並基於圖形化後第一掩膜層為掩膜版蝕刻所述初始疊層結構，以得到所述閘極溝槽，位於所述閘極溝槽沿所述第二方向的相對兩側的所述第一溝槽隔離結構的剩餘部分、所述第三溝槽隔離結構的剩餘部分構成所述閘極溝槽的第一側壁。
  3. 如請求項2所述的半導體結構製備方法，其特徵在於，所述於所述閘極溝槽內形成環繞所述目標半導體層的閘極結構，包括：沿所述目標半導體層的內徑方向修剪所述目標半導體層位於所述閘極溝槽內的部分，得到閘極支撐柱；於所述閘極支撐柱的外表面上形成閘氧化層；沉積金屬材料層，所述金屬材料層環繞所述閘氧化層的部分構成閘金屬層，所述閘氧化層、所述閘金屬層構成所述閘極結構。
  4. 如請求項3所述的半導體結構製備方法，其特徵在於，所述金屬材料層位於所述第一側壁上的部分構成第二側壁；所述於所述閘極溝槽內形成環繞所述目標半導體層的閘極結構之後，包括：於所述閘極溝槽內填充第一低介電材料層，所述第一低介電材料層的上表面與所述初始疊層結構的上表面齊平；去除所述第一側壁、所述第二側壁及部分所述初始疊層結構，得到沿所述第三方向延伸且底面接觸所述襯底上表面的字元線輔助溝槽；於所述字元線輔助溝槽內填充第二低介電材料層，所述第二低介電材料層的上表面與所述初始疊層結構的上表面齊平；去除所述目標半導體層沿所述第二方向位於所述閘極溝槽相對兩側的部分，並去除所述第二低介電材料層位於沿所述第一方向相鄰的所述第一介質層之間的部分，得到第一字元線部溝槽；以所述閘金屬層為蝕刻停止層，沿所述第二方向蝕刻所述第一低介電材料層，得到第二字元線部溝槽；於所述第一字元線部溝槽內形成第一字元線部，並於所述第二字元線部溝槽內形成第二字元線部，所述第一字元線部、所述第二字元線部構成字元線結構，其中，所述第一字元線部、所述第二字元線部在同一製程步驟中製備而成。
  5. 如請求項4所述的半導體結構製備方法，其特徵在於，形成所述字元線結構之後，包括：去除所述第一介質層沿所述第二方向位於所述閘極溝槽相對兩側的部分，得到字元線隔離溝槽；於所述字元線隔離溝槽內形成第三低介電材料層，其中，所述第一低介電材料層、所述第二低介電材料層及所述第三低介電材料層中至少兩個的材料相同。
  6. 如請求項5所述的半導體結構製備方法，其特徵在於，兩個所述閘極溝槽沿所述第三方向相互對稱；於所述字元線隔離溝槽內形成第三低介電材料層之後，包括：於兩個所述閘極溝槽之間形成底面接觸所述襯底的上表面的本體隔離結構；於所述本體隔離結構與相鄰的所述閘極結構之間形成源極結構，及於所述閘極結構沿所述第三方向遠離所述本體隔離結構的一側形成汲極結構；或者，於所述字元線隔離溝槽內形成第三低介電材料層之後，包括：於兩個所述閘極溝槽之間形成底面接觸所述襯底的上表面的本體隔離結構；於位於所述閘極結構沿所述第三方向相對兩側的目標半導體層上形成源極結構、汲極結構，所述源極結構位於所述閘極結構與所述本體隔離結構之間。
  7. 如請求項6所述的半導體結構製備方法，其特徵在於，於所述字元線隔離溝槽內形成第三低介電材料層之後，還包括：於所述本體隔離結構與所述源極結構之間的目標半導體層上形成電容結構，及於所述汲極結構沿所述第三方向遠離所述電容結構一側的目標半導體層上形成位元線結構。
  8. 如請求項4至請求項7任一項所述的半導體結構製備方法，其特徵在於，所述第二字元線部沿所述第三方向的長度與所述閘極結構沿所述第三方向的長度相等。
  9. 如請求項1至請求項6任一項所述的半導體結構製備方法，其特徵在於，所述初始疊層結構以所述第二溝槽隔離結構的沿所述第三方向延伸的對稱軸沿所述第二方向對稱。
  10. 一種半導體結構，其特徵在於，採用請求項1至請求項9任一項所述的半導體結構製備方法製備而成。
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