JP2022027611A - メモリデバイス及びその製造方法 - Google Patents

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Abstract

Figure 2022027611000001
【課題】不揮発性メモリデバイスの高集積密度の積層体を提供する。
【解決手段】３Ｄメモリデバイス１０は、基板１１０と、ワード線層１２０と、絶縁層１３０と、メモリセル２００と、を含む。ワード線層は、基板上に積層される。絶縁層は、それぞれワード線層と交互に基板上に積層される。メモリセルは、ワード線層及び絶縁層の積層方向に沿って基板の主表面に対して垂直に分布する。各メモリセルは、ソース線電極ＳＬ及びビット線電極ＢＬと、第１の酸化物半導体層２１０と、第２の酸化物半導体層２２０と、を含む。第１の酸化物半導体層は、ワード線層の１つ、ソース線電極ＳＬ及びビット線電極ＢＬのいずれかによって周囲が囲まれる。第２の酸化物半導体層は、ワード線層の１つと第１の酸化物半導体層との間に配置される。
【選択図】図１０

Description

＜関連出願＞
本願は、２０２０年７月２９日に出願された米国特許仮出願第６３／０５８４３１号の優先権を主張するものである。上記特許出願は、その全体が参照により本明細書に組み込まれ、本明細書の一部となる。
本発明は、メモリデバイス及びその製造方法に関する。
メモリデバイスは、半導体基板上に積層された複数の層全体にわたるメモリ素子のアレイとして形成される。メモリ素子の積層体は、メモリチップ、ソリッドステートドライブ、様々な計算用途用の記憶装置などの様々な電子機器で使用される３次元（３Ｄ）不揮発性メモリデバイスの高集積密度を形成する。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示のいくつかの実施形態に係るメモリデバイスを示す概略３次元（３Ｄ）図である。 本開示のいくつかの実施形態に係るメモリセルを示す概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層と絶縁層との積層体を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層と絶縁層との積層体を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層と絶縁層との積層体を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層と絶縁層との積層体を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係るメモリデバイスを示す概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層と絶縁層との積層体を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのための積層体のセルアレイ領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのための積層体のセルアレイ領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのための積層体のセルアレイ領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのための積層体のセルアレイ領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのための積層体の階段領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域を示す図５ＤのＡＡ’線に沿った断面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層及び絶縁層の積層体のセルアレイ領域を示す図６Ｆの上面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層及び絶縁層の積層体のセルアレイ領域の上面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層及び絶縁層の積層体のセルアレイ領域の上面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層及び絶縁層の積層体のセルアレイ領域の上面概略図である。 本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層及び絶縁層の積層体のセルアレイ領域の上面概略図である。 本開示のいくつかの実施形態に係る図１のメモリデバイス１０のセルアレイ領域を示す概略３Ｄ図である。 本開示のいくつかの実施形態に係るメモリデバイスを示す概略３Ｄ図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素、値、操作、材料、配置などの特定の例を以下に説明する。もちろん、これらは例示に過ぎず、限定されるものではない。他の構成要素、値、操作、材料、配置などが企図される。例えば、以下の説明における第二特徴での第一特徴の形成は、第一及び第二特徴が直接接触して形成される実施形態を含み得て、また第一特徴と第二特徴とが直接接触していなくてもよいように、第一特徴と第二特徴との間に追加の特徴が形成され得る実施形態を含み得る。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
また、本明細書において、「第１」、「第２」、「第３」、「第４」などの用語は、説明を容易にするために、図に示すように、同じ又は異なる要素又は特徴を説明するために用いられる場合があり、説明の存在の順序又は文脈に応じて変更可能である。
図１Ａは、本開示のいくつかの実施形態に係るメモリデバイス１０を示す概略３次元（３Ｄ）図である。図２は、本開示のいくつかの実施形態に係るメモリセル２００を示す概略図である。図１及び図２を参照すると、いくつかの実施形態では、３Ｄメモリデバイス１０は、基板１１０上に配置された複数のメモリ２０を含む。メモリ２０は、複数のワード線層１２０、複数の絶縁層１３０、及び複数のメモリセルストリング２１を含む。本実施形態では、ワード線層１２０は、基板１１０の上に積層される。絶縁層１３０は、ワード線層１２０と交互に基板１１０上に積層される。図示のように、各メモリセルストリング２１は、基板１１０の主表面１１１に対して垂直に配置されたワード線層１２０及び絶縁層１３０の積層方向に沿って垂直に分布されたメモリセル２００を含む。いくつかの実施形態では、複数の分離溝１７０は、その中にメモリセル２００を収容する複数のセル領域を構成するために、ワード線層１２０及び絶縁層１３０の積層体の間に形成される。いくつかの実施形態では、基板１１０は、ドープされていても（例えば、ｐ型又はｎ型ドーパント）、ドープされていなくてもよい、バルク半導体基板、半導体オン絶縁体（ＳＯＩ）基板などの半導体基板であってよい。基板１１０は、ロジックダイ、メモリダイ、ＡＳＩＣダイなどの集積回路ダイであってもよい。基板１１０は、相補型金属酸化物半導体（ＣＭＯＳ）ダイであってもよく、ＣＭＯＳアンダーアレイ（ＣＵＡ）と呼ばれてもよい。基板１１０は、シリコンウェーハなどのウェーハであってもよい。一般に、ＳＯＩ基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常はシリコンまたはガラス基板上に設けられる。多層または勾配基板などの他の基板も使用することができる。いくつかの実施形態では、基板１１０の半導体材料は、シリコン；ゲルマニウム；炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムを含む化合物半導体；シリコンゲルマニウム、ガリウム砒素リン、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウムリン酸塩、及び／又はガリウムインジウム砒素リン酸塩を含む合金半導体；又はそれらの組み合わせを含んでよい。
いくつかの実施形態では、回路は、基板１１０上に形成される。回路は、基板１１０の上面に形成されるトランジスタを含んでよい。いくつかの実施形態では、上記トランジスタは、基板工程（ＦＥＯＬ）プロセスによって製造されたフロントエンドトランジスタを含み、フロントエンドトランジスタは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンドなど）、ＦＥＴＳ（ナノ－ＦＥＴ）、平面ＦＥＴなど、又はそれらの組み合わせであってよいか、又はそれらを含んでよい。フロントエンドトランジスタは、ゲート先作りプロセス又はゲートラストプロセスによって形成されてよい。いくつかの代替の実施形態では、基板１１０上に形成された回路は、基板工程（ＦＥＯＬ）プロセスによって製造されたフロントエンドトランジスタと、配線工程（ＢＥＯＬ）プロセスによって製造されたバックエンドトランジスタとを含み、バックエンドトランジスタ（例えば、薄膜トランジスタ）は、フロントエンドトランジスタ（例えば、ＦｉｎＦＥＴ、ナノ構造ＦＥＴ、平面ＦＥＴなど、又はそれらの組み合わせ）の上に形成される。
いくつかの実施形態では、ワード線層１２０は、ポリシリコン材料又は金属材料などの半導体材料を含む１つ以上の導電性材料を含むことができる導電性層である。いくつかの実施形態では、ワード線層１２０に使用される金属材料は、Ｃｕ、Ａｌ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、Ｃｏ、Ｔａ、Ｍｏ、Ｐｄ、ＰＴ．Ｒｕ、Ｉｒ、ＴｉＮ、ＴａＮ、ＴａＣ、ＮｂＮ、ＭｏＴｉ、ＮｉＣｕＴｉ、ＣｕＭｎ、ＣｕＭｇＡｌ、ＲｕＴａ、又はこれらの組み合わせを含むことができる。本実施形態では、上記金属材料で作られたワード線層１２０は、半導体材料で形成された同様の構造よりも電気抵抗率に利点がある可能性がある。
具体的には、本実施形態では、金属材料は、ドープされた半導体材料、例えば、ドープされたポリシリコンと比較して、より低い電気抵抗率を有する。さらに、上記金属材料によって形成されたワード線層１２０は、温度活性化を必要とせずに、ドープされたポリシリコンと比較してより低い電気抵抗率を提供する。したがって、金属材料を含むワード線層１２０は、より高速なメモリデバイスを提供できるように、メモリセルのゲート容量を充電し放電するための利点を有する。ワード線層１２０を形成するために金属材料を使用することにより、例えば、ポリシリコンなどの半導体材料において一般的に見られるキャリア枯渇効果が除去される。キャリア枯渇効果は、ポリ枯渇効果とも呼ばれる。ワード線層１２０におけるポリ枯渇効果の低減は、データ保持性を改善することに役立つ。
いくつかの実施形態では、絶縁層１３０は、各２つの隣接するワード線層１２０の間に配置されて、他の堆積層を形成する分離層である。いくつかの実施形態では、絶縁層１３０は、隣接するワード線層１３０を電気的に分離するための誘電体材料、例えば、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）又はこれらの組み合わせを含んでよい。いくつかの他の実施形態では、絶縁層１３０は、低ｋ誘電体材料、例えば、炭素ドープ酸化ケイ素及び多孔質酸化ケイ素を含むことができる。図示されていないいくつかの実施形態では、絶縁層１３０はまた、絶縁のための空隙を含むことができる。
再び図１及び図２を参照すると、メモリセル２００は、それぞれ、メモリデバイス１０のセルアレイ領域１２に配置されて、３Ｄメモリアレイを形成する。図２に示すように、いくつかの実施形態では、各メモリセル２００は、ソース線電極ＳＬ、ビット線電極ＢＬ、第１の酸化物半導体層２１０、及び第２の酸化物半導体層２２０を含む。ソース線電極ＳＬは、各メモリセル２００において延在し、基板１１０の主表面１１１に対して垂直に延在する。いくつかの実施形態では、ビット線電極ＢＬは、ワード線層１２０の１つに沿ってソース線電極ＳＬと横方向に配列される。図１及び図２に示すように、ソース線電極ストリップ２４０は、ワード線層１２０及び絶縁層１３０の積層方向に沿って垂直に配列された複数のソース線電極ＳＬを含む。また、ビット線電極ストリップ２５０は、ソース線電極ＳＬに沿って垂直に配列された複数のビット線電極ＢＬを含む。
図２に示すように、メモリセル２００において、第１の酸化物半導体層２１０は、ワード線層１２０の１つ、ソース線電極ＳＬ、及びビット線電極ＢＬによって周囲が囲まれる。また、第２の酸化物半導体層２２０は、ワード線層１２０の１つと第１の酸化物半導体層１２０との間に配置される。いくつかの実施形態では、図１及び図２を参照すると、メモリセル２００は、第２の酸化物半導体層２２０とワード線層１２０との間に配置された高ｋ誘電体層２３０をさらに含むことができる。本実施形態では、高ｋ誘電体層２３０は、例えば、ＨｆＺｒＯ（ＨＺＯ）層によって形成される絶縁層であってよい。また、例えば、酸化ケイ素層によって形成される側壁酸化物層２６０は、ソース線電極ＳＬとビット線電極ＢＬとの間に配置することができる。図２に示される上記構成により、各メモリセル２００に薄膜トランジスタ（ＴＦＴ）を形成することができる。
いくつかの実施形態では、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０は、異なる材料によって形成される。また、例えば、スパッタリングプロセスによって第１の酸化物半導体層２１０と第２の酸化物半導体層２２０をそれぞれ形成することができる。いくつかの実施形態では、第１の酸化物半導体層２１０は、例えば、ＧａＹＺｎＺＭｏなどのＧａとＺｎを含む酸素化合物を含み、Ｍは、Ｓｉ、Ｍｇ、Ｔｉ又はＣａであってよい。いくつかの実施形態では、第１の酸化物半導体層２１０は、結晶相又はアモルファス相で第２の酸化物半導体層２２０上に配置された絶縁体様層として採用することができる。
いくつかの実施形態では、第２の酸化物半導体層２２０は、ＩｎｘＧａｙＺｎｚＭＯなどのＩｎ、Ｇａ、及びＺｎを含む酸素化合物を含むことができ、ＭはＴｉ、Ａｌ、Ａｇ、Ｓｉ、Ｓｎであってよく、ｘ、ｙ、ｚはそれぞれ１未満及び０より大きい数であってよい。いくつかの他の実施形態では、第２の酸化物半導体層２２０はまた、ＩＧＺＯ、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、又はそれらの混合物などの金属酸化物ベースの半導体材料のうちの少なくとも１つを含むことができる。
図２に示すように、いくつかの実施形態では、第１の酸化物半導体層２１０の厚さｔ１は、第２の酸化物半導体層２２０の厚さｔ２以下であるか、又は実質的に等しい。さらに、いくつかの実施形態では、第１の酸化物半導体層２１０におけるキャリア濃度は、約１０１４ｃｍ－３から約１０１５ｃｍ－３の範囲にある。いくつかの実施形態では、第２の酸化物半導体層２２０におけるキャリア濃度は、約１０１６ｃｍ－３から約１０２０ｃｍ－３の範囲にある。図２に示すように、矢印方向に続く電子電流は、ビット線電極ＢＬからソース線電極ＳＬに流れる。
単一の酸化物半導体層のみが高ｋ誘電体層とソース線電極との間、及び高ｋ誘電体層とビット線電極との間に配置される構成（図示せず）では、単一の酸化物半導体層は、互いに対向する前面と背面を有し、背面が高ｋ誘電体層に当接する。また、前面は、単一の酸化物半導体層とソース線電極との間、及び単一の酸化物半導体層とビット線電極との間の界面である。単一の酸化物半導体層のみが配置されるため、上記界面に乱れが生じる可能性がある。単一の酸化物半導体層とソース線電極との間、及び単一の酸化物半導体層とビット線電極との間の上記乱れた表面は、プラズマ損傷吸湿、及び／又は隣接する層からの金属及び水素の拡散を誘発することができる。上記望ましくない反応は、酸素空孔を含む欠陥を生成することができるため、単一の酸化物半導体層への水素の侵入又は単一酸化物半導体層に含まれる酸素の抽出が引き起こされる。したがって、上記の単一の半導体層はより低い抵抗を有することができ、寄生チャネルを形成することができる。単一の酸化物半導体層では、抵抗が低いためにキャリア濃度が高くなるため、メモリセルに形成されたトランジスタでは、ソース線電極とビット線電極間のキャリア輸送が不安定になる可能性がある。
図２に示す実施形態では、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０を含む二重酸化物半導体層構造は、高ｋ誘電体層２３０とソース線電極ＳＬとの間、及び高ｋ誘電体層２３０とビット線電極ＢＬとの間に配置される。本実施形態では、第１の酸化物半導体層２１０は、第２の酸化物半導体層２２０と比較して、より高いバリア特性を有する。第２の酸化物半導体層２２０とソース線電極ＳＬとの間、第２の酸化物半導体層２２０と側壁酸化層２６０との間、及び第２の酸化物半導体層２２０とビット線電極ＢＬとの間に第１の酸化物半導体層２１０を構成することにより、金属拡散、プラズマ損傷、吸湿、及び／又は水素拡散により生成される過剰キャリアを効果的に抑制することができる。また、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０を含む上記二層酸化物半導体層を構成することにより、バックチャネル電流の枯渇を容易に制御することができ、それにより、処理中のデバイスの安定性をさらに向上させることができる。
いくつかの実施形態では、図１に示すように、メモリデバイス１０は、複数のメモリ２０を含むメモリアレイによって構成することができる。各メモリ２０は、ワード線層１２０及び絶縁層１３０を含む積層体１００内に配置されたメモリセル２００を有し、ワード線層１２０と絶縁層１３０は、交互に積層されている。また、メモリアレイは、ワード線層１２０及び絶縁層１３０の積層体１００に配置されたセルアレイ領域１２を含む。
図１に示すように、セルアレイ領域１２は、分離溝１７０と、その中に配置された複数のメモリセルストリング２１とを含む。各メモリセルストリング２１は、ワード線層１２０及び絶縁層１３０の積層方向に沿って配列された複数のメモリセル２００を含む。積層方向に沿って垂直に配列された２つの隣接するメモリセル２００は、絶縁層１３０によって絶縁されている。分離溝１７０は、ワード線層１２０及び絶縁層１３０の積層体１００を貫通して、基板１１０の主表面１１１に対して垂直に延在する。図１に示すように、メモリ２０のメモリセルストリング２１は、それぞれ、分離溝１７０内に配置される。各メモリセルストリング２１は、ソース線電極ストリップ２４０、ビット線電極ストリップ２５０、第１の酸化物半導体層２１０、及び第２の酸化物半導体層２２０を含む。図１に示すように、ソース線電極ストリップ２４０は、積層体１００を通って、基板１１０の主表面１１１まで延在する。ビット線電極ストリップ２４０は、分離溝１７０に沿ってソース線電極トリップ２５０と横方向に配列され、積層体１００を通って基板１１０の主表面１１１まで延在する。図１の積層体１００は、単に説明を目的としており、図面の複雑さを軽減するためのものである。したがって、積層体１００のワード線層１２０及び絶縁層１３０の層の数は、図１に示される本実施形態に限定されるべきではない。積層体１００の層の数は、メモリデバイス１０の実際の必要性に応じて調整することができる。
図１に示すように、第１の酸化物半導体層２１０は、積層体１００を通って基板１１０の主表面１１１まで延在する。さらに、第１の酸化物半導体層２１０は、交互に積層されたワード線層１２０及び絶縁層１３０と、ソース線電極ストリップ２４０と、ビット線電極ストリップ２５０とによって周囲が囲まれている。また、第２の酸化物半導体層２２０は、第１の酸化物半導体層２１０と、ワード線層１２０及び絶縁層１３０の積層体１００との間に配置される。
図３Ａは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３次元（３Ｄ）図である。図３（ａ）に示すように、図１に示すメモリデバイス１０の製造方法は、まず、シリコン（Ｓｉ）基板、リン化インジウム（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板、ヒ化ガリウム（ＧａＡｓ）基板、ガリウム砒素リン（ＧａＡｓＰ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板などにより基板１１０を形成する。本実施形態では、ワード線層１２０及び絶縁層１３０は、続いて、基板１１０上に交互に形成される。
いくつかの実施形態では、交互に積層されたワード線層１２０及び絶縁層１３０は、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、及び／又はスパッタリングなどの適切な堆積技術を使用することによって形成することができる。いくつかの実施形態では、交互に積層されたワード線層１２０及び絶縁層１３０は、低圧ＣＶＤ（ＬＰＣＶＤ）又は代替プラズマＣＶＤ（ＰＥＣＶＤ）によって形成することができる。いくつかの実施形態では、ワード線層１２０は、金属蒸着、スパッタリング、化学気相蒸着（ＣＶＤ）、及び／又は原子層堆積（ＡＬＤ）などの堆積方法によって形成された金属材料を含む。
図３Ｂは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３次元（３Ｄ）図である。図３Ａ及び図３Ｂを参照すると、階段領域１４は、ワード線層１２０及び絶縁層１３０の積層体１００に形成される。図３Ａに示すように、フォトレジストマスク３０は、積層体１００の上面１２１上に形成され、上面１２１の一部を露出するようにパターン化されてよい。図３Ｂに示すように、反応性イオンエッチング（ＲＩＥ）プロセス又は他のドライエッチングプロセスなどの異方性エッチングプロセスを実行して、フォトレジストマスク３０から露出した積層体１００の一部を除去することができる。
図３Ｃは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３Ｄ図である。図３Ｄは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３Ｄ図である。図３Ｃ及び図３Ｄを参照すると、図３Ｂに示すエッチングプロセスを実行した後、フォトレジストマスク３０は、例えば、等方性エッチングプロセスによってフォトレジストマスク３０の一部をトリミングして、積層体１００の上面１２１の別の部分を露出させることによって、その寸法を縮小させる。また、図３Ｃ及び図３Ｄに示すように、異方性エッチングプロセスを繰り返し実行して、フォトレジストマスク３０から露出した積層体１００の部分を除去することができる。このように、積層体１００の階段構造を有する階段領域１４は、上記エッチング及びトリミングプロセスを繰り返すことによって形成することができる。
いくつかの実施形態では、上記エッチング及びトリミングプロセスをさらに繰り返して、図３Ｄに示すよりも多くの階段を有する積層体１００を形成することができる。図示しないいくつかの実施形態では、階段領域１４の各階段の寸法は、積層体１００のトリミングプロセスにおいてフォトレジストマスク３０の寸法を調整することによって決定することができる。図示しないいくつかの実施形態では、積層体１００に形成される所望の階段の数は、フォトレジストマスク３０の上記トリミングプロセス及び積層体１００のエッチングプロセスの繰り返しの数に基づいて決定することができる。
フォトレジストマスク３０及び積層体１００の繰り返しエッチング及びトリミングプロセスの後、フォトレジストマスク３０は、例えば、プラズマアッシングプロセス又はウェットストリッピングプロセスによって、積層体１００の上面１２１から除去される。
図４Ａは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３Ｄ図である。図４Ａを参照すると、積層体１００の上面１２１からフォトレジストマスク３０を除去した後、積層体１００の階段領域１４及び積層体１００の上面１２１は両方とも、例えば、金属間誘電体材料４０で堆積される。図示のように、階段領域１４上に形成された金属間誘電体材料４０の一部もまた、階段状の形状を有する。
図４Ｂは、本開示のいくつかの実施形態に係る、その製造ステップのためのワード線層１２０と絶縁層１３０との積層体１００を示す概略３Ｄ図である。金属間誘電体材料４０を堆積した後、ワード線層１２０及び絶縁層１３０の積層体１００上に堆積した金属間誘電体材料４０に対して化学的機械的研磨（ＣＭＰ）プロセスを施すことにより、積層体１００内の階段領域１４及び最上層のワード線層１２０の過剰な材料を除去することができる。研磨及び平坦化プロセスの後、積層体１００のセルアレイ領域１２は、後続の製造プロセスのために金属間誘電体材料４０から露出する。
図５Ａは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２を示す概略３Ｄ図である。図５Ａを参照すると、図４Ｂに示すような研磨及び平坦化プロセスの後、ハードマスク層５０及びフォトレジストフィルム６０は、続いて、ワード線層１２０及び絶縁層１３０の積層体１００内のセルアレイ領域１２の最上面に堆積される。いくつかの実施形態では、フォトレジストフィルム６０は、例えば、プラズマエッチングプロセスによってトリミングされパターン化される。パターン化されたフォトレジストフィルム６０は、フォトレジストフィルム６０のパターンをハードマスク層５０に転写するためのエッチング選択性を提供することができる。
いくつかの実施形態では、ハードマスク層５０は、ポリシリコン層、酸化シリコン層、窒化シリコン層、又は酸窒化シリコン層によって形成することができる。いくつかの実施形態では、ハードマスク層５０の厚さは、約２０ｎｍから約２００ｎｍの範囲であってよく、フォトレジストフィルム６０の厚さは、約１５０ｎｍ以下であってよい。いくつかの実施形態では、ハードマスク層５０は、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）によってセルアレイ領域１２上に堆積される。
図５Ｂは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２を示す概略３Ｄ図である。続いて、ハードマスク層５０、フォトレジストフィルム６０を堆積し、さらにトリミングによってフォトレジストフィルム６０をパターン化した後、フォトリソグラフィーエッチングプロセスをパターン化されたフォトレジストフィルム６０及びハードマスク層５０に適用して、フォトレジストフィルム６０のパターンをハードマスク層５０に転写し、ハードマスク層５０にパターン化された溝５５を形成する。図５Ｂに示すように、ウェットエッチングプロセスの後、積層体１００の上面１２１の一部は、ハードマスク層５０のパターン化された溝５５から露出する。
図５Ｃは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２を示す概略３Ｄ図である。図５Ｃに示すように、ハードマスク層５０にパターン化してパターン化された溝５５を形成した後、フォトレジストフィルム６０は、例えば、プラズマエッチングプロセス又はウェットストリッピングプロセスによってストリッピングすることができる。本実施形態では、フォトリソグラフィプロセスをパターン化された溝５５に沿って適用して、積層体１００のセルアレイ領域１２を基板１１０に対して垂直にエッチングして、複数の分離溝１７０を形成することができる。図５Ｃに示すように、分離溝１７０は、積層体１００の最上面１２１から基板１１０の主表面１１１まで垂直に延在する。
図５Ｄは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２を示す概略３次元（３Ｄ）図である。図５Ｄを参照すると、積層体１００内に分離溝１７０を形成した後、例えばウェットエッチングプロセスにより、積層体１００のセルアレイ領域１２からハードマスク層５０を除去し、セルアレイ領域１２の上面１２１を露出させることができる。
図５Ｅは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００の階段領域１４を示す概略３Ｄ図である。図５Ｅを参照すると、セルアレイ領域１２に分離溝１７０を形成するための上記エッチングプロセスは、階段領域１４にも適用される。図５Ｅに示すように、セルアレイ領域１２及び階段領域１４は両方とも垂直にエッチングされて、それらの間に延在している分離溝１７０を形成する。
図６Ａは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。図６Ａを参照すると、いくつかの実施形態では、交互するワード線層１２０と絶縁層１３０の積層体１００に分離溝１７０を形成した後、ＨｆＺｒＯ（ＨＺＯ）層などの高ｋ誘電体層２３０を堆積して、分離溝１７０の側壁及び積層体１００の上面１２１を覆う。堆積後、高ｋ誘電体層２３０は、レーザ熱アニーリング法又は急速熱アニーリング（ＲＴＡ）法によってアニーリングされる。いくつかの実施形態では、ＨＺＯ層によって形成された高ｋ誘電体層２３０は、窒化ケイ素（ＳｉＯｘ／ＳｉＮｘ／ＳｉＯｘ（ＯＮＯ））層、強誘電体層、及び／又は他のメモリ層で置き換えてよい。
図６Ｂは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。図６Ｃは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。続いて、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０を含む二重層酸化物半導体構造は、高ｋ誘電体層２３０上にそれぞれ形成される。具体的には、図６Ｂを参照すると、第２の酸化物半導体層２２０は、高ｋ誘電体層２３０上に堆積される。図６Ｃを参照すると、第２の酸化物半導体層２２０を形成した後、第２の酸化物半導体層２２０上に第１の酸化物半導体層２１０を堆積する。図６Ｂに示すように、上記堆積プロセスの後、第２の酸化物半導体層２２０は、分離溝１７０内に配置され、積層体１００の上面１２１を覆う。いくつかの実施形態では、第２の酸化物半導体層２２０は、酸化物材料ＩｎｘＧａｙＺｎｚＭＯによって形成することができ、ＭはＴｉ、Ａｌ、Ａｇ、Ｓｉ、Ｓｎであってよく、ｘ、ｙ、ｚはそれぞれ１未満及び０より大きい数であるいくつかの他の実施形態では、第２の酸化物半導体層２２０は、ＩＧＺＯ、ＩＺＯ、ＩＴＯ、ＡＺＯ、ＧＺＯ、又はそれらの混合物を含む金属酸化物ベースの半導体材料の少なくとも１つによって形成することができる。
図６Ｃに示すように、第２の酸化物半導体層２２０は、分離溝１７０内に配置され、積層体１００の上面１２１に積層される。いくつかの実施形態では、第１の酸化物半導体層２１０は、ＧａｙＺｎｚＭＯなどのＧａ又はＺｎを含む酸化物材料によって形成することができ、Ｍは、Ｓｉ、Ｍｇ、Ｔｉ、Ｃａであってもよい。いくつかの実施形態では、第１の酸化物半導体層２２０の酸化プロセスは、ガスソークプロセス又は亜酸化窒素（Ｎ２Ｏ）、二酸化炭素（ＣＯ２）、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）などによるプラズマプロセスにより行う。
本実施形態では、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０を含む二層酸化物半導体構造は、堆積後に、例えば、レーザ熱アニーリング法又はＲＴＡ法によって一括してアニーリングされて、水分を除去し、その中の不純物の濃度を低減する。
図６Ｄは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。いくつかの実施形態では、図６Ｄを参照すると、高ｋ誘電体層２３０、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０を分離溝１７０内に充填して、その側壁及び底部を覆うステップの後、分離溝１７０の底部上に配置された第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０の一部及びその下に配置された高ｋ誘電体層２３０の一部をさらにエッチングして除去して、分離溝１７０の底部を覆う高ｋ誘電体層２３０の一部を露出させる。
図６Ｅは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。図６Ｅを参照すると、第１の酸化物半導体層２１０及び第２の酸化物半導体層２２０の一部をエッチングして、高ｋ誘電体層２３０の分離溝１７０の底部を覆う部分を露出させた後、分離溝１７０内と、高ｋ誘電体層２３０、第１の酸化物半導体層２１０、及び第２の酸化物半導体層２２０の間に形成された隙間に、ＳｉＯｘ層などの側壁酸化物層２６０を充填することができる。
図６Ｆは、本開示のいくつかの実施形態に係る、その製造ステップのためのセルアレイ領域１２を示す図５ＤのＡＡ’線に沿った断面概略図である。図６Ｆを参照すると、側壁酸化物層２６０を分離溝内に充填した後、ＣＭＰプロセスなどの平坦化プロセスを実行して、積層体１００の上面１２１を覆う高ｋ誘電体層２３０、第１の酸化物半導体層２１０、第２の酸化物半導体層２２０、及び側壁酸化物層２６０の過剰な材料を除去する。
図７は、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２を示す図６Ｆの概略上面図である。図６Ｆ及び図７に示すように、図６Ｆに示すセルアレイ領域１２の上面図から、各分離溝１７０に充填された側壁酸化物層２６０は、対向して配置され、互いに向き合っている、分離溝１７０の側壁に配置された第１の酸化物半導体層２１０と第２の酸化物半導体層２２０を離間させ分離する。
図８Ａは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２の概略上面図である。図８Ａを参照すると、高ｋ誘電体層２３０、第１の酸化物半導体層２１０、第２の酸化物半導体層２２０、及び側壁酸化物層２６０は、エッチングされて、積層体１００の上面１２１から基板１１０の主表面１１１まで延在しているギャップ孔１３５を形成する。図８Ａに示すように、ギャップ孔１３５は、それぞれ、分離溝１７０に配置されたｋ誘電体層２３０、第１の酸化物半導体構造２１０、第２の酸化物半導体層２２０、及び側壁酸化物層２６０を、図１及び図２に示すメモリセル２００を形成するための複数のセル領域２５に分離する。
図８Ｂは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２の概略上面図である。図８Ｂを参照すると、ギャップ孔１３５は、絶縁性酸化物材料１４０で充填されて、図８Ａに示す隣接するセル領域２５を絶縁する。いくつかの実施形態では、絶縁性酸化物材料１４０をギャップ孔１３５に充填した後、ＣＭＰプロセスを適用して、充填された絶縁性酸化物材料１４０及びセルアレイ領域１２の過剰な材料を除去することができる。
図８Ｃは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２の概略上面図である。図８Ｃを参照すると、図８Ａに示す各セル領域２５の側壁酸化物層２６０、第１の酸化物半導体層２１０と第２の酸化物半導体層２２０をそれぞれエッチングして、セルアレイ領域１２の上面から基板１１０の主表面１１１まで、各セル領域２５の側壁酸化物層２６０の反対側に延在する垂直貫通孔２６５を形成する。
図８Ｄは、本開示のいくつかの実施形態に係る、その製造ステップのための積層体１００のセルアレイ領域１２の概略上面図である。図８Ｄを参照すると、各セル領域２５にエッチングプロセスを実行して垂直貫通孔２６５を形成した後、垂直貫通孔２６５をそれぞれ導電性材料で充填して、上面セルアレイ領域１２から基板１１０の主表面１１１まで延在するソース線電極ＳＬ及びビット線電極ＢＬを形成する。
図９は、本開示のいくつかの実施形態に係る図１のメモリデバイス１０のセルアレイ領域１２を示す概略斜視図である。図９を参照すると、図８Ｄに示す製造ステップが終了した後、メモリデバイス１０のセルアレイ領域１２の製造プロセスは完了する。
図１０は、本開示のいくつかの実施形態に係るメモリデバイス１０を示す概略３Ｄ図である。図１０に示すように、メモリセルストリング２１は、セルアレイ領域１２に形成される。各メモリセルストリング２１は、ワード線層１２０及び絶縁層１３０の積層体１００の積層方向に沿って垂直に配列されたメモリセル２００を含む。さらに、階段領域１４は、セルアレイ領域１２の反対側の端部に配置される。図１０の階段領域１４は、単に説明を目的としており、図面の複雑さを軽減するためのものである。図示されないいくつかの実施形態では、階段領域１４はまた、セルアレイ領域１２の２つ以上の端部に配置されてもよい。本実施形態では、階段領域１４は、露出したワード線層１２０と、その上に形成された複数の金属接点（図示せず）とを電気的に接続するように構成される。図１０に示すように、延在方向に沿った積層されたワード線層１２０の横方向の長さは、最下部のワード線層１２０から最上部のワード線層１２０まで徐々に減少する。
いくつかの実施形態によれば、メモリデバイスは、基板、複数のワード線層、複数の絶縁層、及びメモリセルを含む。ワード線層は、基板上に積層される。絶縁層は、それぞれワード線層と交互に基板上に積層される。メモリセルは、ワード線層及び絶縁層の積層方向に沿って基板の主表面に対して垂直に分布する。各メモリセルは、ソース線電極及びビット線電極と、第１の酸化物半導体層と、第２の酸化物半導体層とを含む。ソース線電極及びビット線電極は、ワード線層及び絶縁層に沿って横方向に配列される。第１の酸化物半導体層は、ワード線層の１つ、ソース線電極、及びビット線電極のいずれかによって周囲が囲まれる。第２の酸化物半導体層は、ワード線層の１つと第１の酸化物半導体層との間に配置される。
いくつかの実施形態によれば、メモリアレイは、基板、積層体、セルアレイ領域を含む。基板上に配置された積層体は、交互に積層された複数のワード線層と複数の絶縁層とを含む。積層体内に配置されたセルアレイ領域は、複数のメモリセルストリングを含む。メモリセルストリングは、積層体の積層方向に沿ってそれぞれ配置される。各メモリセルストリングは、ソース線電極ストリップと、ビット線電極ストリップと、第１の酸化物半導体電極と、第２の酸化物半導体電極とを含む。ソース線電極ストリップは、基板の主表面に対して垂直に延在する。ビット線電極ストリップは、ソース線電極ストリップが基板の主表面に対して垂直に延在した状態で、積層方向に沿って横方向に配列される。第１の酸化物半導体層は、基板の主表面に対して垂直に延在し、ワード線層、絶縁層、ソース線電極ストリップ及びビット線電極ストリップによって周囲が囲まれる。第２の酸化物半導体層は、ワード線層と第１の酸化物半導体層との間に配置される。
いくつかの実施形態によれば、メモリデバイスの製造方法は、基板を形成するステップを含む。さらに、ワード線層と絶縁層は、基板上に交互に形成される。さらに、分離溝は、ワード線層及び絶縁層を通って基板の主表面に対して垂直に延在するように形成されて、セル領域を収容する。メモリセルは、セル領域にそれぞれ形成される。メモリセルは、第１の酸化物半導体層及び第２の酸化物半導体層を含む二重酸化物半導体層構造を含む。二重酸化物半導体層構造を形成するステップは、分離溝の側壁に沿って第２の酸化物半導体層を形成するステップと、第２の酸化物半導体層上に第１の酸化物半導体層を形成するステップと、を含む。また、側壁酸化物層は、第１の酸化物半導体層上に形成される。また、ソース線電極及びビット線電極は、第１の酸化物半導体層及び第２の酸化物半導体層に沿って形成され延在している。側壁酸化層は、ソース線電極、ビット線電極、及び第１の酸化物半導体層によって囲まれている。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. 基板と、
    前記基板上に積層された複数のワード線層と、
    前記基板上に前記ワード線層と交互に積層された複数の絶縁層と、
    前記ワード線層及び前記絶縁層の積層方向に沿って前記基板の主表面に対して垂直に分布する複数のメモリセルと、を含み、前記複数のメモリセルのそれぞれは、
    前記ワード線層及び前記絶縁層に沿って横方向に配列されたソース線電極及びビット線電極と、
    前記ワード線層、前記ソース線電極及び前記ビット線電極のいずれかによって周囲が囲まれた第１の酸化物半導体層と、
    前記ワード線層の１つと前記第１の酸化物半導体層との間に配置された第２の酸化物半導体層と、を含む、メモリデバイス。
  2. 前記メモリセルのそれぞれは、前記第２の酸化物半導体層と前記ワード線層の１つとの間に配置された高ｋ誘電体材料層をさらに含む、請求項１に記載のメモリデバイス。
  3. 前記第１の酸化物半導体層のキャリア濃度は、前記第２の酸化物半導体層のキャリア濃度よりも低い、請求項１に記載のメモリデバイス。
  4. 前記第１の酸化物半導体層は、前記第２の酸化物半導体層とは異なる材料により形成される、請求項１に記載のメモリデバイス。
  5. 前記第１の酸化物半導体層は、Ｇａ、Ｚｎ、及びＳｉ、Ｍｇ、Ｔｉ、Ｃａ、又はそれらの組み合わせを含む群から選択される金属を含む酸素化合物を含む、請求項１に記載のメモリデバイス。
  6. 前記第２の酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、及びＴｉ、Ａｌ、Ａｇ、Ｓｉ、Ｓｎ、又はそれらの組み合わせを含む群から選択される金属を含む酸素化合物を含む、請求項１に記載のメモリデバイス。
  7. 前記第１の酸化物半導体層の横方向の厚さは、前記第２の酸化物半導体層の横方向の厚さ以下である、請求項１に記載のメモリデバイス。
  8. セルアレイ領域及び少なくとも階段領域をさらに含み、前記少なくとも階段領域は、前記セルアレイ領域の端部に横方向に配置される、請求項１に記載のメモリデバイス。
  9. 前記ワード線層の延在方向に沿った横方向の長さは、前記最下層のワード線層から最上層のワード線層まで徐々に減少する、請求項１に記載のメモリデバイス。

  10. 基板と、
    前記基板上に配置され、交互に積層された複数のワード線層と複数の絶縁層とを含む積層体と、
    前記積層体に配置され、前記積層体の積層方向に沿ってそれぞれ配置された複数のメモリセルストリングを含むセルアレイ領域と、を含み、前記メモリセルストリングのそれぞれは、
    前記基板の主表面に対して垂直に延在するソース線電極ストリップと、
    前記ソース線電極ストリップが前記基板の主表面に対して垂直に延在した状態で、前記積層方向に沿って横方向に配列されたビット線電極ストリップと、
    前記基板の主表面に対して垂直に延在し、前記ワード線層、前記絶縁層、前記ソース線電極ストリップ及び前記ビット線電極ストリップによって周囲が囲まれた第１の酸化物半導体層と、
    前記ワード線層と前記第１の酸化物半導体層との間に配置された第２の酸化物半導体層と、含む、メモリアレイ。
  11. 前記第１の酸化物半導体層のキャリア濃度は、１０１４ｃｍ－３から１０１５ｃｍ－３の範囲にある、請求項１０に記載のメモリアレイ。
  12. 前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さ以下である、請求項１０に記載のメモリアレイ。
  13. 前記第１の酸化物半導体層のキャリア濃度は、前記第２の酸化物半導体層のキャリア濃度よりも低い、請求項１０に記載のメモリアレイ。
  14. 前記第１の酸化物半導体層の材料は、アモルファス相又は結晶相を含む、請求項１０に記載のメモリアレイ。
  15. 基板を形成するステップと、
    前記基板上にワード線層及び絶縁層を交互に形成するステップと、
    その中に複数のセル領域を収容するために、前記ワード線層及び前記絶縁層を通って前記基板の主表面に対して垂直に延在する分離溝を形成するステップと、
    前記セル領域内に複数のメモリセルをそれぞれ形成するステップと、を含み、前記メモリセルを形成する前記ステップは、
    第１の酸化物半導体層及び第２の酸化物半導体層を含む二重酸化物半導体層構造を形成するステップであって、
    前記分離溝の側壁に沿って前記第２の酸化物半導体層を形成するステップ、及び
    前記第２の酸化物半導体層上に前記第１の酸化物半導体層を形成するステップ、を含むステップと、
    前記第１の酸化物半導体層上に側壁酸化物層を形成するステップと、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層に沿って延在するソース線電極及びビット線電極を形成するステップと、を含み、前記側壁酸化層は、前記ソース線電極、前記ビット線電極、及び前記第１の酸化物半導体層によって囲まれている、メモリデバイスの製造方法。
  16. 前記第２の酸化物半導体層と前記ワード線層との間に高ｋ誘電体材料層を形成するステップをさらに含む、請求項１５に記載の製造方法。
  17. 分離溝を形成するために、第１の酸化物半導体層及び第２の酸化物半導体層の上表面を覆うフォトレジストマスクを提供するステップをさらに含む、請求項１６に記載の製造方法。
  18. 前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも薄い、請求項１５に記載の製造方法。
  19. 絶縁性酸化物材料を前記分離溝に充填して、前記分離溝の反対側に配置された各２つのメモリセルを分離するステップをさらに含む、請求項１５に記載の製造方法。
  20. 前記ワード線層及び前記絶縁層を繰り返しトリミング及びエッチングすることにより、前記ワード線層及び前記絶縁層の側端に形成された複数の段差を含む階段領域を形成するステップをさらに含む、請求項１５に記載の製造方法。
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US11723210B2 (en) * 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity isolation structure for improving effectiveness of 3D memory fabrication
CN116133407B (zh) * 2022-05-17 2023-07-21 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116761423B (zh) * 2023-02-08 2024-03-01 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备

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* Cited by examiner, † Cited by third party
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KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20180012640A (ko) * 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
EP3577689A4 (en) * 2017-02-04 2021-06-02 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT AND STRUCTURE
JPWO2019016642A1 (ja) * 2017-07-21 2020-07-30 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
TWI743568B (zh) * 2018-10-09 2021-10-21 美商美光科技公司 包括垂直電晶體之裝置及其相關方法
WO2020118301A1 (en) * 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays

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