CN113451323A - 存储器件及其制作方法 - Google Patents

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蒋国璋
赖升志
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Abstract

一种存储器件包括衬底、字线层、绝缘层及存储单元。字线层堆叠在衬底上方。绝缘层分别与字线层交替地堆叠在衬底上方。存储单元与衬底的主表面垂直地沿着字线层与绝缘层的堆叠方向分布。每一存储单元包括源极线电极及位线电极、第一氧化物半导体层及第二氧化物半导体层。第一氧化物半导体层被字线层中的一者、源极线电极及位线电极在外围环绕。第二氧化物半导体层设置在字线层中的所述一者与第一氧化物半导体层之间。

Description

存储器件及其制作方法
技术领域
本发明的实施例是有关于存储器件及其制作方法。
背景技术
存储器件是作为堆叠在半导体衬底上方的多层存储元件的阵列而形成。存 储元件的堆叠形成高集成密度的三维(three-dimensional，3D)非易失性存储器 件，其用于例如存储器芯片、固态硬盘、或用于各种计算应用的储存器件等各 种电子装置中。
发明内容
存储单元。字线层堆叠在衬底上方。绝缘层分别与字线层交替地堆叠在衬 底上方。存储单元与衬底的主表面垂直地沿着字线层与绝缘层的堆叠方向分布。 存储单元中的每一者包括源极线电极及位线电极，第一氧化物半导体层及第二 氧化物半导体层。源极线电极与位线电极沿着字线层及绝缘层在横向上对齐。 第一氧化物半导体层被字线层中的一者、源极线电极及位线电极在外围环绕。
第二氧化物半导体层设置在字线层中的所述一者与第一氧化物半导体层之间。
根据一些实施例，一种存储阵列包括衬底、堆叠、单元阵列区。设置在衬 底上方的堆叠包括以交替方式进行堆叠的多个字线层与多个绝缘层。设置在堆 叠中的单元阵列区包括多个存储单元串。存储单元串分别沿着堆叠的堆叠方向 设置。存储单元串中的每一者包括源极线电极带、位线电极带、第一氧化物半 导体电极及第二氧化物半导体电极。源极线电极带与衬底的主表面垂直地延伸。 位线电极带沿着堆叠方向在横向上与和衬底的主表面垂直地延伸的源极线电极 带对齐。第一氧化物半导体层与衬底的主表面垂直地延伸且被字线层、绝缘层 及源极线电极带以及位线电极带在外围环绕。第二氧化物半导体层设置在字线 层与第一氧化物半导体层之间。
根据一些实施例，一种存储器件的制造方法包括：形成衬底。此外，在衬 底上方交替地形成字线层与绝缘层。另外，形成与衬底的主表面垂直地延伸穿 过字线层及绝缘层且容置单元区的隔离沟槽。在单元区中分别形成存储单元。 形成存储单元包括形成包括第一氧化物半导体层及第二氧化物半导体层的双重 氧化物半导体层结构。形成双重氧化物半导体层结构的步骤包括沿着隔离沟槽 的侧壁形成第二氧化物半导体层及分别在第二氧化物半导体层上形成第一氧化 物半导体层。此外，在第一氧化物半导体层上形成侧壁氧化物层。此外，形成 沿着第一氧化物半导体层及第二氧化物半导体层延伸的源极线电极及位线电极。 侧壁氧化物层分别被源极线电极、位线电极及第一氧化物半导体层环绕。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意， 根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰 起见，可任意增大或减小各种特征的尺寸。
图1是示出根据本公开一些实施例的存储器件的示意性三维(3D)图。
图2是示出根据本公开一些实施例的存储单元的示意图。
图3A是示出根据本公开一些实施例的字线层与绝缘层的堆叠的制造步骤 的示意性三维图。
图3B是示出根据本公开一些实施例的字线层与绝缘层的堆叠的制造步骤 的示意性三维图。
图3C是示出根据本公开一些实施例的字线层与绝缘层的堆叠的制造步骤 的示意性三维图。
图3D是示出根据本公开一些实施例的字线层与绝缘层的堆叠的制造步骤 的示意性三维图。
图4A是示出根据本公开一些实施例的存储器件的示意性三维图。
图4B是示出根据本公开一些实施例的字线层与绝缘层的堆叠的制造步骤 的示意性三维图。
图5A是示出根据本公开一些实施例的堆叠的单元阵列区的制造步骤的示 意性三维图。
图5B是示出根据本公开一些实施例的堆叠的单元阵列区的制造步骤的示 意性三维图。
图5C是示出根据本公开一些实施例的堆叠的单元阵列区的制造步骤的示 意性三维图。
图5D是示出根据本公开一些实施例的堆叠的单元阵列区的制造步骤的示 意性三维图。
图5E是示出根据本公开一些实施例的堆叠的阶梯区的制造步骤的示意性 三维图。
图6A是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的制 造步骤的示意性剖视图。
图6B是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的 制造步骤的示意性剖视图。
图6C是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的 制造步骤的示意性剖视图。
图6D是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的 制造步骤的示意性剖视图。
图6E是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的 制造步骤的示意性剖视图。
图6F是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区的 制造步骤的示意性剖视图。
图7是图6F的示意性俯视图，其示出根据本公开一些实施例的字线层与绝 缘层的堆叠的单元阵列区的制造步骤。
图8A是根据本公开一些实施例的字线层与绝缘层的堆叠的单元阵列区的 制造步骤的示意性俯视图。
图8B是根据本公开一些实施例的字线层与绝缘层的堆叠的单元阵列区的 制造步骤的示意性俯视图。
图8C是根据本公开一些实施例的字线层与绝缘层的堆叠的单元阵列区的 制造步骤的示意性俯视图。
图8D是根据本公开一些实施例的字线层与绝缘层的堆叠的单元阵列区的 制造步骤的示意性俯视图。
图9是示出根据本公开一些实施例图1中的存储器件的单元阵列区的示意 性三维图。
图10是示出根据本公开一些实施例的存储器件的示意性三维图。
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。 以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开。当然，这 些仅为实例且不旨在进行限制。也设想存在其他组件、值、操作、材料、排列 等。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包 括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一 特征与第二特征之间可形成有附加特征从而使得第一特征与第二特征可不直接 接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。 此种重复使用是出于简明及清晰的目的，而不是自身指示所论述的各种实施例 和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下 方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等 空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征 的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或 操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本 文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”、“第四” 等用语来阐述图中所例示的相似或不同的元件或特征，且上述用语可根据出现 的次序或说明的上下文而互换使用。
图1是示出根据本公开一些实施例的存储器件10的示意性三维(3D)图。 图2是示出根据本公开一些实施例的存储单元200的示意图。参照图1及图2， 在一些实施例中，三维存储器件10包括设置在衬底110之上的多个存储器20。 存储器20包括多个字线层120、多个绝缘层130及多个存储单元串21。在本实 施例中，字线层120堆叠在衬底110上方。绝缘层130分别与字线层120交替 地堆叠在衬底110上方。如图所示，存储单元串21中的每一者包括与衬底110 的主表面111垂直地沿着字线层120与绝缘层130的堆叠方向在垂直方向上分布的存储单元200。在一些实施例中，在字线层120与绝缘层130的堆叠之间 形成的多个隔离沟槽170，以用于构成在其中容置存储单元200的多个单元区。 在一些实施例中，衬底110可为半导体衬底，例如块状半导体(bulk semiconductor)衬底、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底、 或类似半导体衬底，所述半导体衬底可经过掺杂(例如，利用p型掺杂剂或n 型掺杂剂进行掺杂)或不经过掺杂。衬底110可为集成电路管芯，例如逻辑管 芯、存储管芯、专用集成电路管芯(application specific integratedcircuit，ASIC)、 或类似管芯。衬底110可为互补金属氧化物半导体(complementary metaloxide semiconductor，CMOS)管芯且被称为阵列下互补金属氧化物半导体(CMOS underarray，CUA)。衬底110可为晶片，例如硅晶片。一般来说，绝缘体上半 导体衬底是形成在绝缘体层上的半导体材料层。绝缘体层可为例如隐埋氧化物 (buried oxide，BOX)层、氧化硅层、或类似层。绝缘体层设置在衬底上，通 常是硅或玻璃衬底上。也可使用其他衬底，例如多层衬底或梯度衬底(gradient substrate)。在一些实施例中，衬底110的半导体材料可包括：硅；锗；化合物 半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半 导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、 和/或磷化砷化镓铟；或者它们的组合。
在一些实施例中，在衬底110之上形成电路。电路可包括形成在衬底110 的顶表面上的晶体管。在一些实施例中，上述的晶体管包括通过前段(front end of line，FEOL)工艺制成的前段晶体管，其中前段晶体管可为或可包括鳍式场 效应晶体管(fin fieldeffect transistor，FinFET)、纳米结构(例如，纳米片材 (nanosheet)、纳米导线(nanoswire)、全环绕栅极(gate-all-around)、或类似 结构)场效应晶体管(nanostructure FET，nano-FET)、平面场效应晶体管(planar FETs)、类似晶体管、或它们的组合。前段晶体管可通过栅极在先工艺(gate-first process)或栅极在后工艺(gate-last process)形成。在一些替代实施例中，形 成在衬底110之上的电路包括通过前段(FEOL)工艺制成的前段晶体管及通过 后段(BEOL)工艺制成的后段晶体管，其中后段晶体管(例如，薄膜晶体管) 形成在前段晶体管(例如，鳍式场效应晶体管、纳米结构场效应晶体管、平面 场效应晶体管、类似晶体管、或它们的组合)上方。
在一些实施例中，字线层120为包含一种或多种导电材料的导电层，所述 导电材料含有半导体材料(例如多晶硅材料)或金属材料。在一些实施例中， 用于字线层120的金属材料可包括Cu、Al、Ti、W、Ni、Au、Co、Ta、Mo、 Pd、PT、Ru、Ir、TiN、TaN、TaC、NbN、MoTi、NiCuTi、CuMn、CuMgAl、 RuTa、或它们的组合。在本实施例中，由上述金属材料制成的字线层120可在 电阻率方面优于由半导体材料形成的相似结构。
具体来说，在本实施例中，与经掺杂半导体材料(例如，经掺杂多晶硅) 相比，金属材料具有更低的电阻率。另外，与经掺杂多晶硅相比，由以上金属 材料形成的字线层120提供更低的电阻率而不需要温度活化。因此，包含金属 材料的字线层120具有对存储单元的栅极电容进行充电及放电的优势，进而可 提供更快的存储器件。使用金属材料形成字线层120会消除常见于例如半导体 材料(例如多晶硅)中的载流子耗尽效应(carrierdepletion effect)。载流子耗尽 效应也被称为多晶硅耗尽效应(poly depletioneffect)。字线层120中多晶硅耗 尽效应的减小有利于改善数据保持(data retention)。
在一些实施例中，绝缘层130是设置在每两个相邻字线层120之间的隔离 层，以形成交替堆叠的层。在一些实施例中，绝缘层130可包括适于对相邻字 线层120进行电隔离的介电材料，例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧 化硅(SiOxNy)、氧化镁(MgO)、氧化铝(Al2O3)、碳化硅(SiC)、或它们的 组合。在一些其他实施例中，绝缘层130可包含低介电常数介电材料，举例来 说，掺杂碳的氧化硅及多孔氧化硅。在一些未示出的实施例中，绝缘层130也 可包括用于绝缘的空气隙。
再次参照图1及图2，存储单元200分别设置在存储器件10的单元阵列区 12中以形成三维存储阵列。如图2所示，在一些实施例中，存储单元200中的 每一者包括源极线电极SL、位线电极BL、第一氧化物半导体层210及第二氧 化物半导体层220。源极线电极带SL在存储单元200的每一者中延伸且与衬底 110的主表面111垂直地延伸。在一些实施例中，位线电极BL沿着字线层120 中的一者与源极线电极SL在横向上对齐。如图1及图2所示，源极线电极带 240包括沿着字线层120与绝缘层130的堆叠方向在垂直方向上对齐的多个源 极线电极SL。此外，位线电极带250包括沿着源极线电极SL在垂直方向上对 齐的多个位线电极BL。
如图2所示，在存储单元200中，第一氧化物半导体层210由字线层120 中的一者、源极线电极SL及位线电极BL在外围环绕。此外，第二氧化物半导 体层220设置在字线层120中的一者与第一氧化物半导体层210之间。在一些 实施例中，参照图1及图2，存储单元200还可包括设置在第二氧化物半导体 层220与字线层120之间的高介电常数介电层230。在本实施例中，高介电常 数介电层230可为由例如HfZrO(HZO)层形成的绝缘层。此外，可在源极线 电极SL与位线电极BL之间设置由例如氧化硅层形成的侧壁氧化物层260。通 过在图2中示出的以上配置，可在存储单元200中的每一者中形成薄膜晶体管 (thin filmtransistor，TFT)。
在一些实施例中，第一氧化物半导体层210与第二氧化物半导体层220由 不同材料形成。此外，第一氧化物半导体层210及第二氧化物半导体层220可 分别由例如溅射工艺(sputtering process)形成。在一些实施例中，第一氧化物 半导体层210可包含例如含Ga、Zn的含氧化合物，例如GayZnzMO，其中M 可为Si、Mg、Ti、或Ca。在一些实施例中，可采用第一氧化物半导体层210 作为以结晶相或非晶相设置在第二氧化物半导体层220上的类绝缘体层 (insulator like layer)。
在一些实施例中，第二氧化物半导体层220可包含含In、Ga、及Zn的含 氧化合物，例如InxGayZnzMO，其中M可为Ti、Al、Ag、Si、Sn且x、y、z 分别为小于1且大于0的数字。在一些其它实施例中，第二氧化物半导体层220 也可包含金属氧化物系半导体材料中的至少一种，例如IGZO、IZO、ITO、AZO、 GZO、或它们的混合物。
如图2所示，在一些实施例中，第一氧化物半导体层210的厚度t1小于或 实质上等于第二氧化物半导体层220的厚度t2。此外，在一些实施例中，第一 氧化物半导体层210中的载流子浓度介于约1014cm-3到约1015cm-3的范围内。 在一些实施例中，第二氧化物半导体层220中的载流子浓度介于约1016cm-3到 约1020cm-3的范围内。如图2所示，沿着箭头方向的电子电流从位线电极BL 流到源极线电极SL。
在高介电常数介电层与源极线电极之间以及在高介电常数介电层与位线电 极之间仅设置有单个氧化物半导体层的配置(未示出)中，所述单个氧化物半 导体层具有彼此相对的前表面与后表面，且后表面毗邻高介电常数介电层。此 外，前表面是所述单个氧化物半导体层与源极线电极之间以及所述单个氧化物 半导体层与位线电极之间的界面。由于仅设置单个氧化物半导体层，因而在上 述界面上可能会诱发无序(disorder)。所述单个氧化物半导体层与源极线电极 之间以及所述单个氧化物半导体层与位线电极之间的上述无序界面可诱发等离 子体损伤、吸湿(moisture absorption)和/或来自相邻层的金属及氢扩散。上述 不期望的反应可产生包括氧空位在内的缺陷并因此导致氢进入到所述单个氧化 物半导体层或包含在所述单个氧化物半导体层中的氧被抽出。因此，上述单个 半导体层可具有低的电阻且可形成寄生沟道。在所述单个氧化物半导体层中， 载流子浓度将由于低的电阻而升高，且因此在存储单元中形成的晶体管中，源 极线电极与位线电极之间的载流子输送可能不稳定。
在图2中示出的实施例中，在高介电常数介电层230与源极线电极SL之 间以及在高介电常数介电层230与位线电极BL之间设置包括第一氧化物半导 体层210及第二氧化物半导体层220的双重氧化物半导体层结构。在本实施例 中，第一氧化物半导体层210具有与第二氧化物半导体层220相比更高的障壁 性质。通过在第二氧化物半导体层220与源极线电极SL之间、在第二氧化物 半导体层220与侧壁氧化物层260之间、以及在第二氧化物半导体层220与位 线电极BL之间配置第一氧化物半导体层210，由金属扩散、等离子体损伤、吸湿和/或氢扩散产生的多余载流子可得到有效抑制。此外，通过配置包括第一氧 化物半导体层210及第二氧化物半导体层220的上述双重氧化物半导体层，可 容易地控制后向沟道电流(back-channel current)的耗尽，并且从而还可增强在 处理期间的器件稳定性。
在一些实施例中，如图1所示，存储器件10可由包括多个存储器20的存 储阵列构成。每一存储器20具有设置在包括字线层120及绝缘层130的堆叠 100中的存储单元200，且字线层120与绝缘层130以交替方式堆叠。此外，存 储阵列包括设置在字线层120与绝缘层130的堆叠100中的单元阵列区12。
如图1所示，单元阵列区12包括隔离沟槽170及设置在隔离沟槽170中的 多个存储单元串21。存储单元串21中的每一者包括沿着字线层120与绝缘层 130的堆叠方向对齐的多个存储单元200。沿着堆叠方向在垂直方向上对齐的两 个相邻存储单元200通过绝缘层130绝缘。隔离沟槽170是与衬底110的主表 面111垂直地延伸穿过字线层120与绝缘层130的堆叠100。如图1所示，存 储器20的存储单元串21分别设置在隔离沟槽170中。存储单元串21中的每一 者包括源极线电极带240、位线电极带250、第一氧化物半导体层210及第二氧化物半导体层220。如图1所示，源极线电极带240穿过堆叠100延伸到衬底 110的主表面111。位线电极带240沿着隔离沟槽170在横向上与源极线电极带 250对齐且穿过堆叠100延伸到衬底110的主表面111。图1中的堆叠100仅用 于例示目的且是为了减小图的复杂性。因此，堆叠100的字线层120的层数与 绝缘层130的层数不应受限于图1示出的本实施例。堆叠100的层数可根据存 储器件10的实际需求来调节。
如图1所示，第一氧化物半导体层210穿过堆叠100延伸到衬底110的主 表面111。此外，第一氧化物半导体层210由交替堆叠的字线层120与隔离层 130、源极线电极带240及位线电极带250在外围环绕。此外，第二氧化物半导 体层220设置在第一氧化物半导体层210与字线层120和绝缘层130的堆叠100 之间。
图3A是示出根据本公开一些实施例的字线层120与绝缘层130的堆叠100 的制造步骤的示意性三维图。参照图3A，图1所示的存储器件10的制造方法 包括首先由例如硅(Si)衬底、磷化铟(InP)衬底、锗(Ge)衬底、砷化镓(GaAs) 衬底、磷化砷化镓(GaAsP)衬底、或硅锗(SiGe)衬底形成衬底110。在本实 施例中，随后在衬底110上方交替地形成字线层120与绝缘层130。
在一些实施例中，可通过使用合适的沉积技术形成以交替方式堆叠的字线 层120及绝缘层130，例如使用原子层沉积(atomic layer deposition，ALD)、 物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor phase deposition，CVD)和/或溅射形成。在一些实施例中，可通过低压化学气 相沉积(low pressure CVD，LPCVD)或替代的等离子体增强化学气相沉积 (plasma enhanced CVD，PECVD)形成交替堆叠的字线层120与绝缘层130。 在一些实施例中，字线层120包括通过例如金属蒸镀、溅射、化学气相沉积 (CVD)、和/或原子层沉积(ALD)的沉积方法形成的金属材料。
图3B是示出根据本公开一些实施例的字线层120与绝缘层130的堆叠100 的制造步骤的示意性三维(3D)图。参照图3A及图3B，在字线层120与绝缘 层130的堆叠100中形成阶梯区14。如图3A所示，可在堆叠100的顶表面121 之上形成光刻胶掩模30且对光刻胶掩模进行图案化以暴露出顶表面121的一部 分。如图3B所示，可执行各向异性刻蚀工艺(例如反应性离子刻蚀(reactive ion etch，RIE)工艺或其他干法刻蚀(dry etch)工艺)来移除堆叠100的从光刻胶 掩模30暴露出的一部分。
图3C是根据本公开一些实施例的字线层120与绝缘层130的堆叠100的 制造步骤的示意性三维图。图3D是根据本公开一些实施例的字线层120与绝 缘层130的堆叠100的制造步骤的示意性三维图。参照图3C及图3D，在执行 图3B中所示的刻蚀工艺之后，通过例如各向同性刻蚀工艺修剪光刻胶掩模30 的一部分来减小光刻胶掩模30的尺寸，以暴露出堆叠100的顶表面121的另一 部分。此外，如图3C及3D所示，可重复地执行所述各向异性刻蚀工艺来移除 堆叠100的从光刻胶掩模30暴露出的部分。因此，通过重复进行上述刻蚀及修剪工艺，可形成堆叠100的具有梯阶结构的阶梯区141。
在一些实施例中，可进一步重复进行上述刻蚀及修剪工艺以形成具有比图 3D所示台阶更多的台阶的堆叠100。在一些未示出的实施例中，可通过在堆叠 100的修剪工艺中调节光刻胶掩模30的尺寸来调节阶梯区14中的每一台阶的 尺寸。在一些未示出的实施例中，可根据上述光刻胶掩模30的修剪工艺及堆叠 100的刻蚀工艺的重复次数来确定在堆叠100中形成的台阶的期望数目。
在重复进行光刻胶掩模30及堆叠100的刻蚀及修剪工艺之后，通过例如等 离子体灰化工艺或湿法剥除工艺从堆叠100的顶表面121移除光刻胶掩模30。
图4A是根据本公开一些实施例的字线层120与绝缘层130的堆叠100的 制造步骤的示意性三维图。参照图4A，在从堆叠100的顶表面121移除光刻胶 掩模30之后，对堆叠100的阶梯区14及堆叠100的顶表面121二者沉积例如 金属间介电材料40。如图所示，在阶梯区14上方形成的金属间介电材料40的 一部分具有阶梯状形状。
图4B是根据本公开一些实施例的字线层120与绝缘层130的堆叠100的 制造步骤的示意性三维图。在沉积金属间介电材料40之后，可对沉积在字线层 120与绝缘层130的堆叠100上的金属间介电材料40应用化学机械抛光 (chemical mechanical polishing，CMP)工艺，以移除堆叠100中的阶梯区14 的多余材料及最顶字线层120的多余材料。在抛光及平坦化工艺之后，堆叠100 的单元阵列区12从金属间介电材料40暴露出，以进行随后的制造工艺。
图5A是根据本公开一些实施例的堆叠100的单元阵列区12的制造步骤的 示意性三维图。参照图5A，在进行如图4B所示的抛光及平坦化工艺之后，随 后在字线层120与绝缘层130的堆叠100中的单元阵列区12的最顶表面上沉积 硬掩模层50及光刻胶膜60。在一些实施例中，通过例如等离子体刻蚀工艺对 光刻胶膜60进行修剪及图案化。经图案化的光刻胶膜60可提供刻蚀选择性以 将光刻胶膜60的图案转移到硬掩模层50。
在一些实施例中，硬掩模层50可由多晶硅层、氧化硅层、氮化硅层、或氧 氮化硅层形成。在一些实施例中，硬掩模层50的厚度可介于约20nm到约200 nm的范围内，且光刻胶膜60的厚度为约150nm或小于150nm。在一些实施 例中，硬掩模层50是通过例如等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)沉积在单元阵列区12上。
图5B是根据本公开一些实施例的堆叠100的单元阵列区12的制造步骤的 示意性三维图。在随后沉积硬掩模层50、光刻胶膜60并进一步通过修剪对光 刻胶膜60进行图案化之后，对图案化光刻胶膜60及硬掩模层50应用微影刻蚀 工艺，以将光刻胶膜60的图案转移到硬掩模层50并在硬掩模层50中形成图案 化沟槽55。如图5B所示，在湿法刻蚀工艺之后，堆叠100的顶表面121的一 部分从硬掩模层50的图案化沟槽55暴露出。
图5C是根据本公开一些实施例的堆叠100的单元阵列区12的制造步骤的 示意性三维图。参照图5C，在硬掩模层50中图案化及形成图案化沟槽55之后， 可通过例如等离子体刻蚀工艺或湿法剥除工艺剥除光刻胶膜60。在本实施例中， 可沿着图案化沟槽55应用光刻工艺，以垂直于衬底110刻蚀堆叠100的单元阵 列区12，从而形成多个隔离沟槽170。如图5C所示，隔离沟槽170从堆叠100 的最顶表面121垂直地延伸到衬底110的主表面111。
图5D是根据本公开一些实施例的堆叠100的单元阵列区12的制造步骤的 示意性三维图。参照图5D，在堆叠100中形成隔离沟槽170之后，可通过例如 湿法刻蚀工艺从堆叠100的单元阵列区12移除硬掩模层50以暴露出单元阵列 区12的顶表面121。
图5E是根据本公开一些实施例的堆叠100的阶梯区14的制造步骤的示意 性三维图。参照图5E，将以上用于在单元阵列区12中形成隔离沟槽170的刻 蚀工艺也应用于阶梯区14。如图5E所示，单元阵列区12及阶梯区14二者均 在垂直方向上被刻蚀以形成在其之间延伸的隔离沟槽170。
图6A是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区12 的制造步骤的示意性剖视图。参照图6A，在一些实施例中，在字线层120与绝 缘层130的交替堆叠100中形成隔离沟槽170之后，沉积高介电常数介电层230 (例如HfZrO(HZO)层)以覆盖隔离沟槽170的侧壁及堆叠100的顶表面121。 在沉积之后，通过激光热退火(laser thermalannealing)方法或快速热退火(rapid thermal annealing，RTA)方法对高介电常数介电层230进行退火。在一些实施 例中，可使用氮化硅(SiOx/SiNx/SiOx(ONO))层、铁电层、和/或其他存储层 代替由HZO层形成的高介电常数介电层230。
图6B是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区12 的制造步骤的示意性剖视图。图6C是沿着图5D的AA’线示出根据本公开一 些实施例的单元阵列区12的制造步骤的示意性剖视图。随后，在高介电常数介 电层230上方形成包括第一氧化物半导体层210及第二氧化物半导体层220的 双层氧化物半导体结构。具体来说，参照图6B，在高介电常数介电层230上沉 积第二氧化物半导体层220。参照图6C，在形成第二氧化物半导体层220之后， 在第二氧化物半导体层220上沉积第一氧化物半导体层210。如图6B所示，在进行以上沉积工艺之后，在隔离沟槽170内沉积第二氧化物半导体层220，第 二氧化物半导体层220覆盖堆叠100的顶表面121。在一些实施例中，第二氧 化物半导体层220可由氧化物材料InxGayZnzMO形成，其中M可为Ti、Al、 Ag、Si、Sn且x、y、z是分别小于1且大于0的数字。在一些其它实施例中， 第二氧化物半导体层220可由包括IGZO、IZO、ITO、AZO、GZO、或它们的混合物的金属氧化物系半导体材料中的至少一种形成。
如图6C所示，第二氧化物半导体层220沉积在隔离沟槽170内且上覆在 堆叠100的顶表面121上。在一些实施例中，第一氧化物半导体层210可由含 有Ga或Zn的氧化物材料(例如，GayZnzMO，其中M可为Si、Mg、Ti、Ca) 形成。在一些实施例中，第一氧化物半导体层210的氧化工艺是通过气体吸收 (gas soak)工艺或通过使用一氧化二氮(N2O)、二氧化碳(CO2)、氧气(O2)、 臭氧(O3)、水(H2O)等进行的等离子体处理来进行。
在本实施例中，在沉积之后通过例如激光热退火方法或快速热退火方法对 包括第一氧化物半导体层210及第二氧化物半导体层220的双层氧化物半导体 结构一起进行退火，以移除水分且减小其中的杂质浓度。
图6D是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区12 的制造步骤的示意性剖视图。在一些实施例中，参照图6D，在将高介电常数介 电层230、第一氧化物半导体层210及第二氧化物半导体层220填充到隔离沟 槽170中以覆盖隔离沟槽170的侧壁及底部的步骤之后，进一步刻蚀并移除设 置在隔离沟槽170的底部上方的第一氧化物半导体层210及第二氧化物半导体 层220的部分以及设置在第一氧化物半导体层210及第二氧化物半导体层220 下方的高介电常数介电层230的部分，以暴露出覆盖隔离沟槽170的底部的高 介电常数介电层230的部分。
图6E是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区12 的制造步骤的示意性剖视图。参照图6E，在对第一氧化物半导体层210及第二 氧化物半导体层220进行刻蚀以暴露出覆盖隔离沟槽170的底部的高介电常数 介电层230的部分之后，可向在隔离沟槽170内及在高介电常数介电层230、 第一氧化物半导体层210以及第二氧化物半导体层220之间形成的间隙中填充 侧壁氧化物层260(例如，SiOx层)。
图6F是沿着图5D的AA’线示出根据本公开一些实施例的单元阵列区12 的制造步骤的示意性剖视图。参照图6F，在将侧壁氧化物层260填充到隔离沟 槽中之后，随后可执行平坦化工艺(例如，化学机械抛光工艺)以移除高介电 常数介电层230、第一氧化物半导体层210、第二氧化物半导体层220及上覆在 堆叠100的顶表面121上的侧壁氧化物层260的多余材料。
图7是图6F的示意性俯视图，其示出根据本公开一些实施例的堆叠100 的单元阵列区12的制造步骤。如图6F及图7所示，从图6F所示的单元阵列 区12的俯视图看，填充在隔离沟槽170中的每一者中的侧壁氧化物层260将设 置在隔离沟槽170的相对地设置且彼此面对的侧壁上的第一氧化物半导体层 210与第二氧化物半导体层220分开且隔离开。
图8A是示出根据本公开一些实施例的堆叠100的单元阵列区12的制造步 骤的示意性俯视图。参照图8A，对高介电常数介电层230、第一氧化物半导体 层210、第二氧化物半导体层220及侧壁氧化物层260进行刻蚀，以形成从堆 叠100的顶表面121延伸到衬底110的主表面111的间隙孔135。如图8A所示， 间隙孔135分别将位于隔离沟槽170中的高介电常数介电层230、第一氧化物 半导体层210、第二氧化物半导体层220及侧壁氧化物层260分隔成多个单元 区25，以形成图1及图2中所示的存储单元200。
图8B是根据本公开一些实施例的堆叠100的单元阵列区12的制造步骤的 示意性俯视图。参照图8B，对间隙孔135填充绝缘氧化物材料140，以对图8A 中所示的相邻的单元区25进行绝缘。在一些实施例中，在将绝缘氧化物材料 140填充到间隙孔135中之后，可应用化学机械抛光工艺来移除所填充绝缘氧 化物材料140的多余材料及单元阵列12的多余材料。
图8C是示出根据本公开一些实施例的堆叠100的单元阵列区12的制造步 骤的示意性俯视图。参照图8C，对图8A所示单元区25中的每一者中的侧壁 氧化物层260、第一氧化物半导体层210及第二氧化物半导体层220分别进行 刻蚀，以在单元区25中的每一者中的侧壁氧化物层260的相对的侧处形成从单 元阵列区12的顶表面延伸到衬底110的主表面111的垂直穿孔265。
图8D是示出根据本公开一些实施例的堆叠100的单元阵列区12的制造步 骤的示意性俯视图。参照图8D，在单元区25中的每一者中执行刻蚀工艺以形 成垂直穿孔265之后，使用导电材料分别填充垂直穿孔265以形成从单元阵列 区12的顶表面延伸到衬底110的主表面111的源极线电极SL及位线电极BL。
图9是示出根据本公开一些实施例图1中的存储器件10的单元阵列区12 的示意性透视图。参照图9，在结束图8D中所示的制造步骤之后，存储器件 10的单元阵列区12的制造工艺便已完成。
图10是示出根据本公开一些实施例的存储器件10的示意性三维图。如图 10所示，存储单元串21形成在单元阵列区12中。存储单元串21中的每一者 包括沿着字线层120及绝缘层130的堆叠100的堆叠方向在垂直方向上对齐的 存储单元200。此外，阶梯区14设置在单元阵列区12的相对的边缘处。图10 中的阶梯区14仅出于例示目的且是为了减小图的复杂性。在一些未示出的实施 例中，阶梯区14也可设置在单元阵列区12的超过一个边缘处。在本实施例中， 阶梯区14被配置成用于电连接暴露出的字线层120与在字线层120上形成的多 个金属接触件(未示出)。如图10所示，堆叠的字线层120沿着其延伸方向的 横向长度从最下字线层120到最顶字线层120逐渐减小。
根据一些实施例，一种存储器件包括衬底、多个字线层、多个绝缘层及存 储单元。字线层堆叠在衬底上方。绝缘层分别与字线层交替地堆叠在衬底上方。 存储单元与衬底的主表面垂直地沿着字线层与绝缘层的堆叠方向分布。存储单 元中的每一者包括源极线电极及位线电极，第一氧化物半导体层及第二氧化物 半导体层。源极线电极与位线电极沿着字线层及绝缘层在横向上对齐。第一氧 化物半导体层被字线层中的一者、源极线电极及位线电极在外围环绕。第二氧 化物半导体层设置在字线层中的所述一者与第一氧化物半导体层之间。根据一 些实施例，所述存储单元中的每一者还包括设置在所述第二氧化物半导体层与 所述字线层中的所述一者之间的高介电常数介电材料层。根据一些实施例，所 述第一氧化物半导体层的载流子浓度小于所述第二氧化物半导体层的载流子浓 度。根据一些实施例，所述第一氧化物半导体层是由与所述第二氧化物半导体 层不同的材料制成。根据一些实施例，所述第一氧化物半导体层包含含氧化合 物，所述含氧化合物包含Ga、Zn、及选自包括Si、Mg、Ti、Ca、或它们的组 合的群组的金属。根据一些实施例，所述第二氧化物半导体层包含含氧化合物， 所述含氧化合物包含In、Ga、Zn、及选自包括Ti、Al、Ag、Si、Sn、或它们的 组合的群组的金属。根据一些实施例，所述第一氧化物半导体层的横向厚度小 于或等于所述第二氧化物半导体层的横向厚度。根据一些实施例，存储器件还 包括单元阵列区及至少一个阶梯区，其中所述至少一个阶梯区在横向上设置在 所述单元阵列区的边缘处。根据一些实施例，所述字线层沿着延伸方向的横向 长度从所述字线层中的最下方字线层到所述字线层中的最上方字线层逐渐减小。
根据一些实施例，一种存储阵列包括衬底、堆叠、单元阵列区。设置在衬 底上方的堆叠包括以交替方式进行堆叠的多个字线层与多个绝缘层。设置在堆 叠中的单元阵列区包括多个存储单元串。存储单元串分别沿着堆叠的堆叠方向 设置。存储单元串中的每一者包括源极线电极带、位线电极带、第一氧化物半 导体电极及第二氧化物半导体电极。源极线电极带与衬底的主表面垂直地延伸。 位线电极带沿着堆叠方向在横向上与和衬底的主表面垂直地延伸的源极线电极 带对齐。第一氧化物半导体层与衬底的主表面垂直地延伸且被字线层、绝缘层 及源极线电极带以及位线电极带在外围环绕。第二氧化物半导体层设置在字线 层与第一氧化物半导体层之间。根据一些实施例，所述第一氧化物半导体层的载流子浓度介于1014cm-3到1015cm-3的范围内。根据一些实施例，所述第一氧 化物半导体层的厚度小于或等于所述第二氧化物半导体层的厚度。根据一些实 施例，所述第一氧化物半导体层的载流子浓度小于所述第二氧化物半导体层的 载流子浓度。根据一些实施例，所述第一氧化物半导体层的材料包括非晶相或 结晶相。
根据一些实施例，一种存储器件的制造方法包括：形成衬底。此外，在衬 底上方交替地形成字线层与绝缘层。另外，形成与衬底的主表面垂直地延伸穿 过字线层及绝缘层且容置单元区的隔离沟槽。在单元区中分别形成存储单元。 形成存储单元包括形成包括第一氧化物半导体层及第二氧化物半导体层的双重 氧化物半导体层结构。形成双重氧化物半导体层结构的步骤包括沿着隔离沟槽 的侧壁形成第二氧化物半导体层及分别在第二氧化物半导体层上形成第一氧化 物半导体层。此外，在第一氧化物半导体层上形成侧壁氧化物层。此外，形成 沿着第一氧化物半导体层及第二氧化物半导体层延伸的源极线电极及位线电极。 侧壁氧化物层分别被源极线电极、位线电极及第一氧化物半导体层环绕。根据 一些实施例，制造方法还包括在所述第二氧化物半导体层与所述字线层之间形 成高介电常数介电材料层。根据一些实施例，制造方法还包括提供上覆在所述 第一氧化物半导体层的顶表面及所述第二氧化物半导体层的顶表面上的光刻胶 掩模，以用于形成所述隔离沟槽。根据一些实施例，所述第一氧化物半导体层 的厚度小于所述第二氧化物半导体层的厚度。根据一些实施例，制造方法还包 括在所述隔离沟槽中填充绝缘氧化物材料，以对设置在所述隔离沟槽的相对的 侧处的每两个存储单元进行隔离。根据一些实施例，制造方法还包括通过重复 地对所述字线层及所述绝缘层进行修剪及刻蚀，形成阶梯区，所述阶梯区包括 形成在所述字线层及所述绝缘层的横向端部处的多个台阶。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解 本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开 作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的 目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还 应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离 本公开的精神及范围的条件下对本文作出各种改变、代替及变更。
[符号的说明]
10：存储器件
12：单元阵列区
14：阶梯区
20：存储器
21：存储单元串
25：单元区
30：光刻胶掩模
40：金属间介电材料
50：硬掩模层
55：图案化沟槽
60：光刻胶膜
100：堆叠
110：衬底
111：主表面
120：字线层
121：顶表面
130：绝缘层
135：间隙孔
140：绝缘氧化物材料
170：隔离沟槽
200：存储单元
210：第一氧化物半导体层
220：第二氧化物半导体层
230：高介电常数介电层
240：源极线电极带
250：位线电极带
260：侧壁氧化物层
265：垂直穿孔
AA’：线
BL：位线电极
SL：源极线电极
t1、t2：厚度。

Claims (10)

1.一种存储器件，包括：
衬底；
多个字线层，堆叠在所述衬底上方；
多个绝缘层，分别与所述字线层交替地堆叠在所述衬底上方；以及
多个存储单元，与所述衬底的主表面垂直地沿着所述字线层与所述绝缘层的堆叠方向分布，其中所述存储单元中的每一者包括：
源极线电极与位线电极，沿着所述字线层及所述绝缘层在横向上对齐；
第一氧化物半导体层，被所述字线层中的一者、所述源极线电极及所述位线电极在外围环绕；以及
第二氧化物半导体层，设置在所述字线层中的所述一者与所述第一氧化物半导体层之间。
2.根据权利要求1所述的存储器件，其中所述存储单元中的每一者还包括设置在所述第二氧化物半导体层与所述字线层中的所述一者之间的高介电常数介电材料层。
3.根据权利要求1所述的存储器件，其中所述第一氧化物半导体层是由与所述第二氧化物半导体层不同的材料制成。
4.根据权利要求1所述的存储器件，还包括单元阵列区及至少一个阶梯区，其中所述至少一个阶梯区在横向上设置在所述单元阵列区的边缘处。
5.根据权利要求1所述的存储器件，其中所述字线层沿着延伸方向的横向长度从所述字线层中的最下方字线层到所述字线层中的最上方字线层逐渐减小。
6.一种存储阵列，包括：
衬底；
堆叠，设置在所述衬底上方，包括以交替方式进行堆叠的多个字线层与多个绝缘层；以及
单元阵列区，设置在所述堆叠中，包括分别沿着所述堆叠的堆叠方向设置的多个存储单元串，其中所述存储单元串中的每一者包括：
源极线电极带，与所述衬底的主表面垂直地延伸；
位线电极带，沿着所述堆叠方向在横向上与和所述衬底的所述主表面垂直地延伸的所述源极线电极带对齐；
第一氧化物半导体层，与所述衬底的所述主表面垂直地延伸，且被所述字线层、所述绝缘层、所述源极线电极带及所述位线电极带在外围环绕；以及
第二氧化物半导体层，设置在所述字线层与所述第一氧化物半导体层之间。
7.根据权利要求6所述的存储阵列，其中所述第一氧化物半导体层的载流子浓度介于1014cm-3到1015cm-3的范围内。
8.一种存储器件的制造方法，包括：
形成衬底；
在所述衬底上方交替地形成字线层与绝缘层；
形成与所述衬底的主表面垂直地延伸穿过所述字线层及所述绝缘层的隔离沟槽，以在所述隔离沟槽中容置多个单元区；以及
在所述单元区中分别形成多个存储单元，其中所述形成所述存储单元的步骤包括：
形成包括第一氧化物半导体层及第二氧化物半导体层的双重氧化物半导体层结构，包括：
沿着所述隔离沟槽的侧壁形成所述第二氧化物半导体层；
在所述第二氧化物半导体层上分别形成所述第一氧化物半导体层；
在所述第一氧化物半导体层上形成侧壁氧化物层；以及
形成沿着所述第一氧化物半导体层及所述第二氧化物半导体层延伸的源极线电极及位线电极，其中所述侧壁氧化物层分别被所述源极线电极、所述位线电极及所述第一氧化物半导体层环绕。
9.根据权利要求8所述的制造方法，还包括：在所述隔离沟槽中填充绝缘氧化物材料，以对设置在所述隔离沟槽的相对的侧处的每两个存储单元进行隔离。
10.根据权利要求8所述的制造方法，还包括：通过重复地对所述字线层及所述绝缘层进行修剪及刻蚀，形成阶梯区，所述阶梯区包括形成在所述字线层及所述绝缘层的横向端部处的多个台阶。
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