CN116761423A - 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备 - Google Patents

3d堆叠的半导体器件及其制造方法、3d存储器、电子设备 Download PDF

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CN116761423A CN202310080910.4A CN202310080910A CN116761423A CN 116761423 A CN116761423 A CN 116761423A CN 202310080910 A CN202310080910 A CN 202310080910A CN 116761423 A CN116761423 A CN 116761423A
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Abstract

一种3D堆叠的半导体器件及其制造方法、3D存储器、电子设备，所述3D堆叠的半导体器件包括多个晶体管和字线；多个晶体管分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布，晶体管包括栅电极、环绕栅电极侧壁的半导体层、设置在栅电极的侧壁与半导体层之间的栅极绝缘层，栅电极沿着垂直于衬底的方向延伸，每个晶体管的栅电极为字线的一部分，多个晶体管的多个半导体层间隔设置并断开；字线贯穿不同层，包括字线本体和设置在字线本体上的凸起，字线本体沿着垂直于衬底的方向延伸，字线的凸起延伸到间隔设置的半导体层之间；多个半导体层分布在字线本体侧壁的不同区域。本实施例提供的方案，可以减小或消除刻蚀工艺对沟道的影响。

Description

3D堆叠的半导体器件及其制造方法、3D存储器、电子设备
技术领域
本公开实施例涉及但不限于半导体器件领域，尤指一种3D堆叠的半导体器件及其制造方法、3D存储器、电子设备。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)技术发展，平面结构的1T1C已经较难进一步微缩，为了获取更高的存储电容、更低漏电、更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展。然而，随着3D立体结构的发展会遇到各种各样的问题，比如工艺复杂度，对工艺制程控制精确度、机台能力(刻蚀、填膜等)、材料的选择等方面的要求更高。另外考虑到器件性能，随着存储单元堆叠层数增加，阵列越大越紧密，存储电容尺寸受限，电容能力的提高等问题，以及不同层间的寄生金属氧化物半导体(MetalOxide Semiconductor，MOS)电容的存在对电容存储电荷的保持力以及器件整体的稳定性产生很大影响。所以在3D DRAM器件的研发中，在攻克复杂工艺结构的同时，需要充分考虑一些寄生电容的优化甚至消除。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本公开实施例提供了一种3D堆叠的半导体器件及其制造方法、3D存储器、电子设备，可以减少寄生MOS，提升器件性能，且充分减小或消除刻蚀工艺对沟道的影响，确保沟道的有效长度。
本公开实施例提供一种3D堆叠的半导体器件的制造方法，所述3D堆叠的半导体器件包括分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布的多个晶体管，字线；所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层、以及设置在所述栅电极的侧壁与所述半导体层之间的栅极绝缘层；
所述3D堆叠的半导体器件的制造方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括电极图形，所述电极图形包括多个间隔的第一子部、多个间隔的第二子部、连接所述第一子部和所述第二子部的位线，所述多个间隔的第一子部和所述多个间隔的第二子部分别位于所述位线的两侧；所述第一子部远离所述位线的一端露出，所述第二子部远离所述位线的一端露出，所述第一子部和所述第二子部后续通过与所述位线断开形成一个晶体管的第一电极，所述位线共用为该晶体管的第二电极；任意相邻导电层的所述电极图形之间的空隙中填充有由第一绝缘薄膜形成并沿垂直于所述衬底的方向延伸的隔离层；
刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，并使位于所述导电层的所述通孔的整个侧壁仅露出所述导电层，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔；
在所述通孔内横向刻蚀所述导电层，使每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜，此时所述通孔使得所述导电层形成至少一对彼此分离的第一导电部和第二导电部；
在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层；
在所述通孔的侧壁上依次沉积半导体薄膜和栅绝缘薄膜，所述半导体薄膜与所述第一导电部和所述第二导电部接触，以及在所述通孔内填充栅电极薄膜，所述栅电极薄膜形成所述字线；
刻蚀所述通孔的所述延伸部内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁露出所述半导体薄膜，以及，位于所述导电层的所述通孔的侧壁露出所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体薄膜，剩余的相邻绝缘层之间的所述半导体薄膜构成所述晶体管的所述半导体层，相邻两个晶体管对应的半导体层之间断开，所述栅绝缘薄膜形成各所述晶体管的栅极绝缘层。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层，可以包括：
在所述通孔的内壁上沉积牺牲层薄膜，并在所述通孔内填充第二绝缘薄膜；
刻蚀去除所述通孔的至少部分侧壁上的所述牺牲层薄膜，并在所述通孔内横向刻蚀所述述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔仅延伸进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔中填充牺牲层薄膜，形成牺牲层；
刻蚀去除所述通孔内的所述第二绝缘薄膜，并去除所述通孔侧壁上的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁同时露出所述绝缘层和所述牺牲层，位于所述导电层的所述通孔的侧壁露出所述导电层的所述第一导电部和所述第二导电部以及所述牺牲层。
在本公开的示例性实施例中，
所述3D堆叠的半导体器件的制造方法还可以包括：在刻蚀所述堆叠结构以形成所述通孔之前，
在所述第一子部的露出端和所述第二子部的露出端依次沉积介电质层和第二极板，所述介电质层覆盖所述第一子部的露出端和所述第二子部的露出端，所述第二极板覆盖所述介电质层，所述第一子部或所述第二子部与所述第二极板构成一个电容。
在本公开的示例性实施例中，所述刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，可以包括：
采用干法刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，使得位于所述导电层的所述通孔的整个侧壁仅露出所述导电层。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述绝缘层，可以包括：
采用湿法刻蚀，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述导电层，可以包括：
采用湿法刻蚀，在所述通孔内横向刻蚀所述导电层，使得每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜。
本公开实施例提供一种3D堆叠的半导体器件，包括：
多个晶体管，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；其中，所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层、以及设置在所述栅电极的侧壁与所述半导体层之间的栅极绝缘层；所述栅电极沿着垂直于所述衬底的方向延伸；所述多个晶体管的多个半导体层间隔设置并断开；以及，
字线，贯穿所述不同层，所述字线包括字线本体和设置在所述字线本体上的凸起，所述字线本体沿着垂直于所述衬底的方向延伸，所述字线的凸起延伸到间隔设置的所述半导体层之间；每个所述晶体管的所述栅电极为所述字线的一部分，所述多个半导体层分布在所述字线本体侧壁的不同区域。
在本公开的示例性实施例中，所述半导体器件还可以包括：
沿着垂直于所述衬底的方向从下至上依次交替分布的绝缘层和导电层；以及
贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域且沿着垂直于所述衬底的方向延伸的所述多个半导体层；
其中，所述多个半导体层在所述绝缘层的侧壁断开，所述字线的凸起延伸进入所述绝缘层中；
所述导电层包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的源电极和漏电极，每个所述半导体层与对应层的所述导电层的源电极和漏电极接触。
在本公开的示例性实施例中，所述通孔对应所述导电层的第一区域的孔径小于对应所述绝缘层的第二区域的孔径；
所述绝缘层在所述通孔内仅露出侧壁，所述导电层在所述通孔内露出侧壁和上下两个表面的部分区域；
所述半导体层至少分布于所述导电层的所述侧壁。
在本公开的示例性实施例中，所述栅电极为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
在本公开的示例性实施例中，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极分别为所述晶体管的源电极和漏电极，所述半导体层延伸到所述晶体管的所述第一电极的至少部分侧壁上。
在本公开的示例性实施例中，一个所述晶体管的源电极和漏电极之间的沟道为水平沟道。
本公开实施例提供一种3D存储器，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，所述字线贯穿不同层的所述存储单元；
其中，所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿着垂直于所述衬底的方向延伸的栅电极、以及环绕所述栅电极且与所述栅电极相绝缘的半导体层；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；
所述字线包括字线本体和设置在所述字线本体上的凸起，所述字线本体沿着垂直于所述衬底的方向延伸，间隔设置的所述半导体层之间断开，所述字线的凸起延伸到所述间隔设置的所述半导体层之间。
在本公开的示例性实施例中，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层，不同层的相同列的所述晶体管的所述栅极绝缘层为一体式结构。
在本公开的示例性实施例中，所述栅电极可以为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
本公开实施例提供一种电子设备，包括如上所述本公开实施例提供的所述3D堆叠的半导体器件，或者，如上所述本公开实施例提供的所述3D存储器。
本公开实施例提供的方案，通过刻蚀掉不同层晶体管之间的半导体层，能够有效的降低或者消除寄生MOS，增加器件稳定性，且充分减小或消除刻蚀工艺对沟道的影响，确保沟道的有效长度。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法的工艺流程图；
图2为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成叠层结构后的示意图；
图3A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成导电层后沿平行于衬底方向的截面图；
图3B为图3A所示的结构沿bb’方向的截面图；
图4A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法去除电容区域的绝缘层后沿平行于衬底方向的截面图；
图4B为图4A所示的结构沿aa’方向的截面图；
图5A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成第二极板后沿平行于衬底方向的截面图；
图5B为图5A所示的结构沿aa’方向的截面图；
图6A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成通孔K1后沿平行于衬底方向的截面图；
图6B为图6A所示的结构沿aa’方向的截面图；
图6C为图6A所示的结构沿bb’方向的截面图；
图7A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在第一次扩大通孔K1后沿图6A所示的aa’方向的截面图；
图7B为图7A所示的结构沿图6A所示的bb’方向的截面图；
图8A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在第二次扩大通孔K1后沿平行于衬底方向的截面图；
图8B为图8A所示的结构沿bb’方向的截面图；
图9A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成牺牲层后沿平行于衬底方向的截面图；
图9B为图9A所示的结构沿aa’方向的截面图；
图9C为图9A所示的结构沿bb’方向的截面图；
图10A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成栅电极后沿平行于衬底方向的截面图；
图10B为图10A所示的结构沿aa’方向的截面图；
图10C为图10A所示的结构沿bb’方向的截面图；
图11A为本公开示例性实施例提供的一种3D堆叠的半导体器件沿平行于衬底方向的截面图；
图11B为图11A所示的半导体器件沿aa’方向的截面图；
图11C为图11A所示的半导体器件沿bb’方向的截面图；
图12A为本公开示例性实施例提供的一种3D存储器沿平行于衬底方向的截面图；
图12B为图12A所示的3D存储器沿aa’方向的截面图；
图12C为图12A所示的3D存储器沿bb’方向的截面图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
在本公开中，“孔径”为多处位置测量后得到的平均孔径。
本公开实施例中，通过刻蚀去除不同层晶体管之间的半导体层，可以降低或消除寄生MOS，增加器件稳定性，且充分减小或消除刻蚀工艺对沟道的影响，确保沟道的有效长度。
本申请工艺实现发明构思主要包括：在绝缘层和导电层叠层上，通过例如干法刻蚀的刻蚀方法得到垂直的WL小孔，再通过例如湿法刻蚀的刻蚀方法将绝缘层横向刻蚀，最终形成的WL孔结构的特点为：在两个晶体管(场效应晶体管(Field Effect Transistor,FET)之间的孔径大于FET区域的孔径。再利用原子层沉积(Atomic Layer Deposition，ALD)方法在WL孔外和孔侧壁沉积牺牲层作为隔离，在WL孔内依次沉积半导体膜层如IGZO，栅极绝缘层(如High-K介质膜层Al2O3)，金属栅材料(如ITO薄膜)。最后利用干法刻蚀和湿法刻蚀从WL孔外刻蚀上述起隔离作用的牺牲层，其中仅刻蚀两个晶体管之间的牺牲层和里面的半导体膜层，沟道区域的牺牲层和半导体层不被刻蚀。这种方法可以有效去除寄生MOS，而不影响MOS沟道的有效长度，从而提高器件稳定性。
以下将详述本申请发明构思。
本公开实施例提供一种3D堆叠的半导体器件的制造方法。图1为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法的工艺流程图。如图1所示，在本实施例中，所述3D堆叠的半导体器件可以包括分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布的多个晶体管，字线；所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层、以及设置在所述栅电极的侧壁与所述半导体层之间的栅极绝缘层；
所述3D堆叠的半导体器件的制造方法包括：
S10：提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括电极图形，所述电极图形包括多个间隔的第一子部、多个间隔的第二子部、连接所述第一子部和所述第二子部的位线，所述多个间隔的第一子部和所述多个间隔的第二子部分别位于所述位线的两侧；所述第一子部远离所述位线的一端露出，所述第二子部远离所述位线的一端露出，所述第一子部和所述第二子部后续通过与所述位线断开形成一个晶体管的第一电极，所述位线共用为该晶体管的第二电极；任意相邻导电层的所述电极图形之间的空隙中填充有由第一绝缘薄膜形成并沿垂直于所述衬底的方向延伸的隔离层；
S20：刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，并使位于所述导电层的所述通孔的整个侧壁仅露出所述导电层，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔；
S30：在所述通孔内横向刻蚀所述导电层，使每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜，此时所述通孔使得所述导电层形成至少一对彼此分离的第一导电部和第二导电部；
S40：在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层；
S50：在所述通孔的侧壁上依次沉积半导体薄膜和栅绝缘薄膜，所述半导体薄膜与所述第一导电部和所述第二导电部接触，以及在所述通孔内填充栅电极薄膜，所述栅电极薄膜形成所述字线；
S60：刻蚀所述通孔的所述延伸部内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁露出所述半导体薄膜，以及，位于所述导电层的所述通孔的侧壁露出所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体薄膜，剩余的相邻绝缘层之间的所述半导体薄膜构成所述晶体管的所述半导体层，相邻两个晶体管对应的半导体层之间断开，所述栅绝缘薄膜形成各所述晶体管的栅极绝缘层。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层，可以包括：
在所述通孔的内壁上沉积牺牲层薄膜，并在所述通孔内填充第二绝缘薄膜；
刻蚀去除所述通孔的至少部分侧壁上的所述牺牲层薄膜，并在所述通孔内横向刻蚀所述述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔仅延伸进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔中填充牺牲层薄膜，形成牺牲层；
刻蚀去除所述通孔内的所述第二绝缘薄膜，并去除所述通孔侧壁上的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁同时露出所述绝缘层和所述牺牲层，位于所述导电层的所述通孔的侧壁露出所述导电层的所述第一导电部和所述第二导电部以及所述牺牲层。
在本公开的示例性实施例中，
所述3D堆叠的半导体器件的制造方法还可以包括：在刻蚀所述堆叠结构以形成所述通孔之前，
在所述第一子部的露出端和所述第二子部的露出端依次沉积介电质层和第二极板，所述介电质层覆盖所述第一子部的露出端和所述第二子部的露出端，所述第二极板覆盖所述介电质层，所述第一子部或所述第二子部与所述第二极板构成一个电容。
在本公开的示例性实施例中，所述刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，可以包括：
采用干法刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，使得位于所述导电层的所述通孔的整个侧壁仅露出所述导电层。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述绝缘层，可以包括：
采用湿法刻蚀，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔。
在本公开的示例性实施例中，所述在所述通孔内横向刻蚀所述导电层，可以包括：
采用湿法刻蚀，在所述通孔内横向刻蚀所述导电层，使得每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜。
下面通过示例性实施例3D堆叠的半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
图2为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成叠层结构后的示意图；图3A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成导电层后沿平行于衬底方向的截面图；图3B为图3A所示的结构沿bb’方向的截面图；图4A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法去除电容区域的绝缘层后沿平行于衬底方向的截面图；图4B为图4A所示的结构沿aa’方向的截面图；图5A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成第二极板后沿平行于衬底方向的截面图；图5B为图5A所示的结构沿aa’方向的截面图；图6A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法形成通孔K1后沿平行于衬底方向的截面图；图6B为图6A所示的结构沿aa’方向的截面图；图6C为图6A所示的结构沿bb’方向的截面图；图7A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在第一次扩大通孔K1后沿图6A所示的aa’方向的截面图；图7B为图7A所示的结构沿图6A所示的bb’方向的截面图；图8A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在第二次扩大通孔K1后沿平行于衬底方向的截面图；图8B为图8A所示的结构沿bb’方向的截面图；图9A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成牺牲层后沿平行于衬底方向的截面图；图9B为图9A所示的结构沿aa’方向的截面图；图9C为图9A所示的结构沿bb’方向的截面图；图10A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成栅电极后沿平行于衬底方向的截面图；图10B为图10A所示的结构沿aa’方向的截面图；图10C为图10A所示的结构沿bb’方向的截面图；图11A为本公开示例性实施例提供的一种3D堆叠的半导体器件沿平行于衬底方向的截面图；图11B为图11A所示的结构沿aa’方向的截面图；图11C为图11A所示的结构沿bb’方向的截面图。
如图2至图11C所示，在本示例性实施例中，所述3D堆叠的半导体器件的制造方法可以包括：
S101、在衬底20上依次交替沉积第一绝缘薄膜10和第一导电薄膜11形成叠层结构，如图2所示。
在本公开的示例性实施例中，可以利用化学气相沉积(Chemical VaporDeposition,CVD)方法沉积所述第一绝缘薄膜10和第一导电薄膜11。
在本公开的示例性实施例中，所述衬底可以为硅衬底。
在本公开的示例性实施例中，所述第一绝缘薄膜10可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
在本公开的示例性实施例中，所述第一导电薄膜11可以包括但不限于由氮化钛(TiN)和钨(W)组成的多层结构；所述氮化钛设置在所述第一绝缘薄膜10与钨之间，并且可以仅位于钨靠近所述衬底的一侧，防止钨金属受到氧化硅的影响而氧化，该膜层可以称为防氧化层。当然第一绝缘层可以为不含氧的膜层，则导电膜层不需要增加防氧化层。
图2中示出的叠层结构包括5层第一绝缘薄膜10和4层第一导电薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜10和第一导电薄膜11。
S102、对所述第一导电薄膜11进行构图形成图案化后的导电层12，所述图案化后的导电层12可以包括位线30、多个间隔的第一子部21和多个间隔的第二子部22，位线30连接第一子部21和第二子部22，多个间隔的第一子部21和多个间隔的第二子部22分别位于位线30的两侧，位线30、多个第一子部21和多个第二子部22形成“丰”字状结构，位线30作为“丰”字状结构的主干，多个第一子部21和多个第二子部22作为“丰”字状结构的分枝；所述第一子部21可以沿第一方向(如图3A所示的X方向)延伸，所述第二子部22可以沿第一方向延伸，所述位线30可以沿第二方向(如图3A所示的Y方向)延伸，所述第一子部21在后续通过与位线30断开形成一个晶体管的第一电极51，位线30作为该晶体管的和第二电极52，即位线与第二电极52是共用的，所述第二子部22在后续通过与位线断开形成相邻的另一晶体管的第一电极51，位线30作为该晶体管的第二电极52，如图3A和图3B所示，其中，图3A为平行于所述衬底方向的截面图(导电层12所在区域的截面图，后续平行于所述衬底方向的截面图均为导电层12所在区域的截面图，不再赘述)，图3B为bb’方向的截面图。
在本公开的示例性实施例中，可以利用干法刻蚀方法刻蚀所述叠层结构，构图形成所述导电层12后再在被刻蚀的区域填充第一绝缘薄膜，以隔离不同器件。
S103、对所述第一绝缘薄膜10进行构图，去除位于电容区域100的第一绝缘薄膜10，露出所述第一子部21远离所述位线30的一端(包括第一子部21的端面和部分侧面)，以及，露出所述第二子部22远离所述位线30的一端(包括第二子部22的端面和部分侧面)，形成绝缘层14和导电层12交替设置的堆叠结构，所述导电层12包括电极图形，所述电极图形与步骤S102形成的图案化的导电层的图案相同，只是第一子部21远离位线30的一端露出，第二子部22远离位线30的一端露出；任意相邻导电层的位于所述电极图形之间的空隙中的第一绝缘薄膜形成沿垂直于所述衬底20的方向延伸的隔离层15，如图4A和图4B所示，其中，图4A为平行于所述衬底方向的截面图(导电层12所在区域的截面图)，图4B为aa’方向的截面图，其中，aa’方向可以平行于所述第一子部21的延伸方向。
在本公开的示例性实施例中，可以使用湿法刻蚀横向刻蚀所述叠层结构中的第一绝缘薄膜10。
S104、在所述电容区域100依次沉积介电质薄膜和导体材料，分别形成介电质层13和第二极板42，使所述介电质层13覆盖所述第一子部21露出的区域和所述第二子部22露出的区域，即介电质层13覆盖所述第一子部21远离所述位线30的端面以及部分侧壁，并且介电质层13覆盖所述第二子部22远离所述位线30的端面以及部分侧壁，如图5A和图5B所示，其中，图5A为平行于所述衬底方向的截面图，图5B为aa’方向截面图。
其中，介电质层13作为电容极板间的介质，第二极板42作为电容的一个电极，第一子部21或者第二子部22作为电容的另一个电极，即第一极板。
在本公开的示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述介电质薄膜和导体材料。
在本公开的示例性实施例中，所述介电质薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅、三氧化二铝(Al2O3)、氧化铪等。
在本公开的示例性实施例中，所述导体材料包括但不限于以下至少之一：多晶硅、钨、氮化钛。
在本公开的示例性实施例中，在沉积所述介电质薄膜之前，可以在所述电容区域100沉积TiN等，以防止所述导电层的钨金属受到氧化硅等含氧介电质薄膜的影响而氧化。
S105、形成多个通孔K1；
所述形成多个通孔K1可以包括：通过干法刻蚀对所述叠层结构进行刻蚀，形成在垂直于所述衬底20的方向上贯穿所述多个导电层12的多个通孔K1，位于所述导电层12的所述通孔K1的整个侧壁露出每个导电层12，即通孔K1在aa’方向和bb’方向上均不会贯穿导电层12，通孔K1两侧保留一定厚度的导电层12，如图6A、图6B和图6C所示，其中，图6A为平行于所述衬底方向的截面图，图6B为aa’方向的截面图，图6C为bb’方向的截面图，bb’方向可以垂直于所述aa’方向。
bb’方向上保留的导电层12可以在后续的刻蚀工艺中充当位于所述导电层12的所述通孔K1的刻蚀阻挡层。所述第一子部21和所述第二子部22均设置有所述通孔K1，所述通孔K1可以沿垂直于所述衬底20的方向延伸。所述通孔K1可以露出或不露出所述衬底20。
在本公开的示例性实施例中，S105中对所述叠层结构进行干法刻蚀形成通孔K1时，采用高深宽比刻蚀(High Aspect ratio Etch，HAR ET)方式进行刻蚀。
在本公开的示例性实施例中，所述通孔K1在平行于所述衬底的平面上的正投影可以是方形、圆形、椭圆等。
在本公开的示例性实施例中，导电层12上的所述通孔K1小于导电层12的面积。比如，导电层12上贯穿第一子部21的通孔K1小于第一子部21的面积，贯穿第二子部22的通孔K1小于第二子部22的面积。
S106、对所述通孔K1进行第一次横向扩大。
所述对所述通孔K1进行第一次横向扩大包括：
在所述通孔K1内横向刻蚀所述绝缘层，使得导电层12上的所述通孔K1小于所述绝缘层上的所述通孔K1，即，所述通孔K1可以形成多个哑铃型的结构，如图7A和图7B所示，其中，图7A为aa’方向的截面图，图7B为bb’方向的截面图。
在本公开的示例性实施例中，可以利用湿法刻蚀，选用对第一绝缘薄膜10和导电层12的刻蚀选择比很高的酸溶液，将所述绝缘层向远离通孔K1的方向横向蚀刻一定厚度L，且由于高刻蚀选择比，对导电层12几乎没有蚀刻。
S107、对所述通孔K1进行第二次横向扩大。
所述对所述通孔K1进行第二次横向扩大包括：在所述通孔K1内横向刻蚀所述导电层12，直至位于所述导电层12的所述通孔K1的侧壁同时露出所述导电层12和所述第一绝缘薄膜10，即将S106保留的bb’方向上保留的导电层12刻蚀掉(D大于d)，从而位于所述导电层12的所述通孔K1在bb’方向上的侧壁露出第一绝缘薄膜10，并且导电层12上的所述通孔K1小于所述绝缘层上的所述通孔K1，且所述通孔K1使得所述导电层12形成至少一对彼此分离的第一导电部和第二导电部，所述第一导电部和所述第二导电部在后续分别为所述晶体管的第一电极51和第二电极52(第一电极51和第二电极52其中之一为源电极，另一为漏电极)，第一电极51同时作为电容的第一极板41，如图8A和图8B所示，其中，图8A为平行于所述衬底方向的截面图，图8B为bb’方向截面图。
在本公开的示例性实施例中，可以利用湿法刻蚀朝远离所述通孔K1的方向刻蚀所述导电层12，选用对导电层12与所述第一绝缘薄膜10的刻蚀选择比很高的酸溶液，从而使得位于所述导电层12的所述通孔K1的侧壁交替露出所述导电层12和所述第一绝缘薄膜10。
以通孔K1平行于衬底的截面为正方形为例，经过步骤S107后，位于导电层12的通孔K1的孔径为D，位于绝缘层的通孔K1的孔径为W，且W＝D+2*L。
S108、在所述通孔K1内形成牺牲层。
所述在所述通孔K1内形成牺牲层包括：在所述通孔K1内横向刻蚀所述露出的第一绝缘薄膜形成的隔离层15，使得所述通孔K1延伸仅进入相邻两个通孔之间的隔离层15中并形成贯穿隔离层15的延伸部K2(延伸部K2为通孔K1的一部分)，在所述通孔的所述延伸部K2中填充牺牲层薄膜16，形成牺牲层。
在本公开的示例性实施例中，S108可以包括：
1)在所述通孔K1的内壁上沉积牺牲层薄膜16，并在所述通孔K1内填充第二绝缘薄膜；
例如，可以采用ALD方法在S107形成的通孔K1的内壁上沉积较薄厚度的牺牲层薄膜16，并在所述通孔K1的剩余空间内填满第二绝缘薄膜；牺牲层薄膜16的材料可以为氮化物，例如，氮化硅(SiN)、碳氮化硅(SiCN)等；第二绝缘薄膜的材料可以为氧化物，例如，氧化硅(SiO2)等；
2)刻蚀去除所述通孔K1的至少部分侧壁上的所述牺牲层薄膜16，例如，可以将通孔K1位于aa’方向的侧壁上的牺牲层薄膜16刻蚀掉，从而在第二绝缘薄膜两侧形成孔隙，利用该孔隙在所述通孔K1内横向刻蚀所述述露出的第一绝缘薄膜形成的隔离层15，使得所述通孔K1仅延伸进入相邻两个通孔K1之间的隔离层15中并形成贯穿所述隔离层15的延伸部K2，在所述通孔K1的剩余空间中填满牺牲层薄膜16，形成牺牲层25；示例性地，延伸部K2可以沿垂直于所述衬底20的方向延伸；
3)刻蚀去除所述通孔K1内的所述第二绝缘薄膜，如图9A、图9B和图9C所示，其中，图9A为平行于所述衬底方向的截面图，图9B为aa’方向截面图，图9C为bb’方向截面图。
所述牺牲层25在后续刻蚀寄生MOS区域300侧壁的半导体层23时可以作为MOS沟道区域200的半导体层23的保护层。
S109、刻蚀去除步骤S108得到的通孔K1侧壁上的所述牺牲层25，使得位于所述绝缘层的所述通孔K1的侧壁同时露出所述绝缘层和所述牺牲层25，位于所述导电层12的所述通孔K1的侧壁露出所述导电层12的所述第一导电部和所述第二导电部以及所述牺牲层25。
在本公开的示例性实施例中，可以采用湿法刻蚀去除通孔K1侧壁上的牺牲层25。
S110、形成半导体薄膜28、栅极绝缘层24和栅电极26。
所述形成半导体薄膜28、栅极绝缘层24和栅电极26包括：
在S109得到的所述通孔K1的侧壁依次沉积半导体薄膜28和栅绝缘薄膜，所述半导体薄膜28与所述第一导电部和所述第二导电部接触，所述栅绝缘薄膜形成栅极绝缘层24，以及在所述通孔内填充栅电极薄膜，所述栅电极薄膜形成栅电极26，不同层的栅电极26连接在一起形成字线，如图10A、图10B和图10C所示，其中，图10A为平行于所述衬底方向的截面图，图10B为aa’方向截面图，图10C为bb’方向截面图。此时，位于寄生MOS区域300的通孔K1的孔径比位于MOS沟道区域200的开孔K1K1在第一方向的孔径大。
在本公开的示例性实施例中，可以通过ALD方式在所述通孔K1的侧壁依次沉积所述半导体薄膜以及环绕所述半导体薄膜的栅绝缘薄膜。
在本公开的示例性实施例中，所述半导体薄膜包括但不限于含In的氧化物，比如可以是以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。
在本公开的示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅、三氧化二铝(Al2O3)、氧化铪。
在本公开的示例性实施例中，可以通过ALD沉积所述栅电极薄膜。
在本公开的示例性实施例中，所述栅电极薄膜可以包括但不限于以下至少之一：氧化铟锡(Indium Tin Oxide，ITO)、TiN/W、掺铝氧化锌(Aluminum doped Zinc Oxide，AZO)、氧化铟锌(Indium Zinc Oxide，IZO)。
在本公开的示例性实施例中，所述半导体层23沿所述通孔K1的径向的厚度可以为3nm±10％，所述栅极绝缘层24沿所述通孔K1的径向的厚度可以是10nm±10％，此处仅为示例，半导体层23和栅极绝缘层24的厚度可以为其他值。
S111、去除位于寄生MOS区域300的通孔K1的半导体薄膜28，剩余的所述半导体薄膜28构成所述晶体管的所述半导体层23。
在本公开的示例性实施例中，所述去除位于寄生MOS区域300的通孔K1的半导体薄膜28可以包括：
1)采用干法，从所述通孔K1的外侧垂直向下刻蚀所述通孔K1的所述延伸部K2内的所述牺牲层25，由于寄生MOS区域300是凸出来的结构，所以延伸部K2内的所述牺牲层25被刻蚀掉之后，位于寄生MOS区域300的半导体薄膜28会先露出来，即位于所述绝缘层的所述通孔K1的侧壁会露出所述半导体薄膜28，但此时位于导电层的通孔K1内的牺牲层25还未被完全刻蚀掉，因此位于所述导电层的所述通孔K1的侧壁露出所述牺牲层25；
2)采用干法刻蚀或湿法刻蚀除去位于所述绝缘层的所述通孔K1内的所述半导体薄膜28，即除去寄生MOS区域的半导体薄膜28，由于沟道区域是凹进去的，位于沟道区域的半导体薄膜28仍被牺牲层25覆盖，在牺牲层25的保护下，位于沟道区域的半导体薄膜28不会被刻蚀，从而形成所述晶体管的所述半导体层23，得到如图11A、图11B和图11C所示的3D堆叠的半导体器件，其中，图11A为平行于所述衬底方向的截面图，图11B为aa’方向截面图，图11C为bb’方向截面图。
在本公开的示例性实施例中，所述3D堆叠的半导体器件的制造方法还可以包括：在S111之后，进行如下步骤：
S112、刻蚀去除位于导电层的通孔K1内的剩余牺牲层25，在刻蚀牺牲层25腾出的空间中填充第三绝缘薄膜27；或者，不去除位于导电层的通孔K1内的剩余牺牲层25，直接在S111腾出的空间中填充第三绝缘薄膜27，此时位于导电层的通孔K1的侧壁交替露出牺牲层25和半导体层23。
在本公开的示例性实施例中，可以采用ALD方法沉积第三绝缘薄膜27。第三绝缘薄膜27的材料可以是low-K材料，即介电常数K<3.9的材料，low-K材料形成的第三绝缘薄膜可以减少同一层相邻的晶体管之间的寄生电容。在其他实施例中，第三绝缘薄膜27的材料还可以是氧化物，例如，可以为氧化硅。
本公开实施例提供的方案，通过刻蚀掉层间的半导体层，能够有效的降低或者消除MOS寄生电容，增加器件稳定性，且不影响沟道有效长度(第一电极和第二电极之间的半导体层长度)。
本公开实施例提供一种3D堆叠的半导体器件，如图12A、图12B和图12C所示，所述3D堆叠的半导体器件包括多个晶体管和字线40；
多个晶体管分布于不同层、沿着垂直于衬底20的方向堆叠且周期性分布；其中，晶体管包括栅电极26、环绕栅电极26侧壁的半导体层23、以及设置在栅电极26的侧壁与半导体层23之间的栅极绝缘层24；栅电极26沿着垂直于衬底20的方向延伸；多个晶体管的多个半导体层23间隔设置并断开；以及，
字线40贯穿不同层，字线40包括字线本体401和设置在字线本体上的凸起402，字线本体401沿着垂直于衬底20的方向延伸，字线40的凸起402延伸到间隔设置的半导体层23之间；每个晶体管的栅电极26为字线40的一部分，多个半导体层23分布在字线本体侧壁的不同区域。
本实施例提供的3D堆叠的半导体器件的至少部分相邻层的晶体管的半导体层间隔设置，可以降低或消除至少部分晶体管之间的寄生MOS，提高器件稳定性。
在本公开的示例性实施例中，不同层的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置。即全部相邻层的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置，从而可以消除全部相邻层间的寄生MOS电容，提高器件稳定性。
在本公开的示例性实施例中，所述栅电极仅沿垂直于所述衬底的方向延伸。其中，所述栅电极包括侧表面和上下两端的端面，侧表面整体上与衬底垂直，或者说与半导体层23对应的起栅电极控制作用的侧壁(即有效栅电极的侧壁)的部分区域，该区域的膜层与衬底垂直。在实际制作产品过程中局部可能存在弯曲的区域也包含在本申请上述所述的情况中。
环绕所述栅电极26且与所述栅电极26相绝缘的半导体层23，其中的半导体层23可以理解为一个膜层，该膜层具有两个相对的主表面和两个端面。两个相对主表面的表面积比端面的表面积更大。比如，半导体层23沿着栅电极26的侧壁延伸，其膜层厚度方向为平行衬底的方向，膜层在栅电极26侧壁的上下延伸的长度为膜层的高度，环绕所述栅电极26的长度为膜层的宽度。
在本公开的示例性实施例中，所述半导体层可以在所述栅电极的侧壁上延伸形成沿着垂直于所述衬底方向延伸的环形的半导体层，包括半导体层仅沿垂直于衬底的方向延伸，或者，半导体层在主体上沿垂直于衬底的方向延伸，在端部可以存在沿水平方向延伸且朝向所述栅电极的水平部。
其中，环绕可以理解为部分或全部环绕所述栅电极。一些实施例中，所述环绕可以是整体上全部环绕，环绕后的半导体层23的横截面为闭合环形。所述横截面的截取方向为沿着平行于衬底的方向截取。一些实施例中，所述环绕可以是部分环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形。
在本公开的示例性实施例中，沿着垂直所述衬底的方向延伸的所述字线40的不同区域的材料组分相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属或ITO等透明导电材料制作而成，但是不限制其不同区域的原子数比。在本公开的示例性实施例中，所述晶体管还可以包括环绕所述栅电极26侧壁的栅极绝缘层24。
在本公开的示例性实施例中，不同层的晶体管可以共用一个沿着垂直所述衬底方向延伸的环状的栅极绝缘层。
在本公开的示例性实施例中，至少部分相邻层的晶体管的栅极绝缘层在垂直于所述衬底的方向上间隔设置。
在本公开的示例性实施例中，不同层晶体管的栅极绝缘层在垂直于所述衬底的方向上间隔设置。
在本公开的示例性实施例中，所述半导体层可以为全环绕型，在栅电极的侧壁上全环绕，即，半导体层沿平行于衬底的方向的横截面为闭环。示例性的，所述半导体层为环形，且环形形状与栅电极6的横截面外轮廓形状相适应。示例性的，所述栅电极的横截面比如为方形等结构。
在本公开的示例性实施例中，所述3D堆叠的半导体器件还可以包括：
沿着垂直于所述衬底的方向从下至上依次交替分布的绝缘层14和导电层12；以及
贯穿各所述绝缘层14和各所述导电层12的通孔K1，所述通孔K1中从内到外依次分布有所述字线40、环绕所述字线侧壁的所述栅极绝缘层24、环绕所述栅极绝缘层24侧壁不同区域且沿着垂直于所述衬底的方向延伸的所述多个半导体层23；
其中，所述多个半导体层23在所述绝缘层14的侧壁断开，所述字线40的凸起延伸进入所述绝缘层14中；
所述导电层12包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的第一电极51和第二电极52，所述第一电极51和所述第二电极52其中之一为源电极，另一为漏电极，每个所述半导体层23与对应层的所述导电层12的源电极和漏电极接触。
在本公开的示例性实施例中，所述通孔K1对应所述导电层12的第一区域的孔径小于对应所述绝缘层14的第二区域的孔径；
所述绝缘层14在所述通孔K1内仅露出侧壁，所述导电层12在所述通孔K1内露出侧壁和上下两个表面的部分区域；
所述半导体层23至少分布于所述导电层12的所述侧壁。
在本公开的示例性实施例中，所述栅电极为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
在本公开的示例性实施例中，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极分别为所述晶体管的源电极和漏电极，所述半导体层延伸到所述晶体管的所述第一电极的至少部分侧壁上。
在本公开的示例性实施例中，一个所述晶体管的源电极和漏电极之间的沟道为水平沟道。
水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本申请保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。
在本公开的示例性实施例中，如图12A所示，同一层的晶体管沿第一方向和第二方向阵列分布，所述晶体管的第一电极51和第二电极52可以沿所述第一方向延伸，所述第二方向可以垂直于所述第一方向。
在本公开的示例性实施例中，如图12A所示，所述3D堆叠的半导体器件还可以包括位线30，位线30与同层一列晶体管的第二电极52连接，位线30可以沿所述第二方向延伸。
在本公开的示例性实施例中，同层的相邻两列的晶体管的第二电极52可以连接到同一位线30。同层相邻两列的晶体管的所述第二电极52与所述位线30可以为一体式结构。
在本公开的示例性实施例中，所述晶体管的第二电极52可以是该第二电极52所连接的位线30的一部分。
在本公开的示例性实施例中，如图12A、图12B和图12C所示，所述3D堆叠的半导体器件还可以包括第三绝缘薄膜27，第三绝缘薄膜27设置在沿所述第二方向分布的相邻两个晶体管之间；第三绝缘薄膜27的材料可以是low-K材料，即介电常数K<3.9的材料，可以减少沿所述第二方向分布的相邻两个晶体管之间的寄生电容。
在本公开的示例性实施例中，如图12C所示，所述3D堆叠的半导体器件还可以包括牺牲层25，牺牲层25可以设置在半导体层23的侧壁上。
本公开实施例提供一种3D存储器，如图11A、11B和图11C所示，在示例性实施例中，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线40，所述字线40贯穿不同层的所述存储单元；
其中，所述存储单元包括：晶体管，所述晶体管包括第一电极51、第二电极52、沿着垂直于衬底的方向延伸的栅电极26、以及环绕栅电极26且与栅电极26相绝缘的半导体层23；至少部分相邻层的存储单元的晶体管的半导体层23在垂直于衬底的方向上间隔设置；
字线40包括字线本体401和设置在字线本体上的凸起402，字线本体401沿着垂直于衬底的方向延伸，间隔设置的半导体层23之间断开，字线40的凸起402延伸到间隔设置的半导体层之间。
本实施例提供的3D存储器至少部分相邻层的晶体管的半导体层间隔设置，可以降低或消除至少部分位于不同层的晶体管之间的寄生MOS，提高器件稳定性。
在本公开的示例性实施例中，不同层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置。即全部相邻层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔设置，从而可以消除全部相邻层间的寄生MOS电容，提高器件稳定性。
在本公开的示例性实施例中，沿垂直于所述衬底方向，同一晶体管的所述第一电极51和第二电极52可以位于同一导电膜层。可以理解为第一电极51和第二电极52位于同一金属膜层，由一个导电膜层图案化形成，所述导电膜层与所述衬底的上表面大约平行。第一电极51和第二电极52可以同层设置。即所述第一电极51和所述第二电极52可以通过同一次图案化工艺同时形成，但本公开实施例不限于此，可以通过不同图案化工艺分别制造所述第一电极51和所述第二电极52。
在本公开的示例性实施例中，不同晶体管的所述第一电极51或所述第二电极52可以位于不同的导电膜层。
在本公开的示例性实施例中，不同层的堆叠的晶体管可以共用一条沿着垂直所述衬底方向延伸的所述字线40。在本公开的示例性实施例中，不同层的晶体管对应的半导体层23可以位于所述字线40的侧壁且分别位于沿垂直所述衬底的方向延伸的不同区域。
在本公开的示例性实施例中，不同层的晶体管的所述栅电极26为所述字线40的一部分，所述间隔设置的所述半导体层23之间露出所述字线40。如图11B和图11C所示。
在本公开的示例性实施例中，如图11B和图11C所示所示，所述间隔设置的半导体层23之间露出绝缘层，所述绝缘层为位于所述栅电极和半导体层23之间的栅极绝缘层24，不同层的相同列的所述晶体管的栅极绝缘层24为一体式结构。本实施例提供的方案，通过栅极绝缘层24隔离第一电极51和栅电极26，可以避免过刻导致第一电极51暴露，导致第一电极51和栅电极26之间发生短路。
在本公开的示例性实施例中，所述栅电极为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
在本公开的示例性实施例中，如图11A和图11B所示，同层的所述存储单元形成分别沿第一方向和第二方向分布的阵列，每层所述存储单元还包括：位线30，所述位线30与同层同一列的晶体管的所述第二电极52连接。图11A中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。所述第一方向可以平行于所述衬底，所述第二方向可以平行于所述衬底，第一方向和第二方向交叉。在一些实施例中，所述第一方向和第二方向可以垂直。
在本公开的示例性实施例中，每层可以包括多个存储单元，但本公开实施例不限于此，每层可以包括一个存储单元。
在本公开的示例性实施例中，相邻两列的存储单元的晶体管的第二电极52连接到同一位线30。同层相邻两列的晶体管的所述第二电极52与所述位线30可以为一体式结构。
在本公开的示例性实施例中，所述晶体管的第二电极52可以是该第二电极52所连接的位线30的一部分。
在本公开的示例性实施例中，所述位线30可以沿第二方向延伸。
在本公开的示例性实施例中，所述第一电极51可以沿第一方向延伸。
在本公开的示例性实施例中，所述3D存储器还可以包括数据存储元件。
在本公开的示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。
在本公开的示例性实施例中，所述电容可以包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接。
在本公开的示例性实施例中，所述第一极板41与所述第一电极51可以为一体式结构。
在本公开的示例性实施例中，不同层的相同列的所述电容的所述第二极板42可以连接为一体式结构。如图11B所示，不同层的第一列的所述电容的所述第二极板42连接为一体式结构。不同层的第二列的所述电容的所述第二极板42连接为一体式结构，即，不同层的相同列的所述电容共用同一极板作为第二极板42。
在本公开的示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的介电质层13。介电质层13作为间隔第一极板41和第二极板42的介质。
在本公开的示例性实施例中，沿垂直于衬底方向相邻的晶体管的所述第一电极在垂直衬底的方向的投影重叠，所述第二电极在垂直衬底的方向的投影重叠，所述栅电极在垂直衬底的方向的投影重叠。本实施例提供的方案，在工艺过程中，可以通过导电层和绝缘层的相对堆叠再通过一个掩膜形成多层堆叠的第一电极和第二电极，实现工艺简单。另外，可以使得3D存储器的结构更为紧凑。
在本公开的示例性实施例中，如图11A、图11B和图11C所示，所述3D存储器还可以包括第三绝缘薄膜27，第三绝缘薄膜27设置在沿所述第二方向分布的相邻两个晶体管之间；第三绝缘薄膜27的材料可以是low-K材料，即介电常数K<3.9的材料，可以减少沿所述第二方向分布的相邻两个晶体管之间的寄生电容。
在本公开的示例性实施例中，如图11C所示，所述3D堆叠的半导体器件还可以包括牺牲层25，牺牲层25可以设置在半导体层23的侧壁上。
上述3D存储器可以为由晶体管和电容器组成的1T1C的存储结构，或者，和其他晶体管组成2T0C的存储结构，等等。
在本公开的示例性实施例中，所述3D堆叠的半导体器件和所述3D存储器可以通过本公开实施例提供的所述述3D堆叠的半导体器件的制造方法得到。
本公开实施例提供一种电子设备，包括如上所述本公开实施例提供的所述3D堆叠的半导体器件，或者，如上所述本公开实施例提供的所述3D存储器。
在本公开的示例性实施例中，所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种3D堆叠的半导体器件的制造方法，其特征在于，所述3D堆叠的半导体器件包括分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布的多个晶体管，字线；所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层、以及设置在所述栅电极的侧壁与所述半导体层之间的栅极绝缘层；
所述3D堆叠的半导体器件的制造方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括电极图形，所述电极图形包括多个间隔的第一子部、多个间隔的第二子部、连接所述第一子部和所述第二子部的位线，所述多个间隔的第一子部和所述多个间隔的第二子部分别位于所述位线的两侧；所述第一子部远离所述位线的一端露出，所述第二子部远离所述位线的一端露出，所述第一子部和所述第二子部后续通过与所述位线断开形成一个晶体管的第一电极，所述位线共用为该晶体管的第二电极；任意相邻导电层的所述电极图形之间的空隙中填充有由第一绝缘薄膜形成并沿垂直于所述衬底的方向延伸的隔离层；
刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，并使位于所述导电层的所述通孔的整个侧壁仅露出所述导电层，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔；
在所述通孔内横向刻蚀所述导电层，使每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜，此时所述通孔使得所述导电层形成至少一对彼此分离的第一导电部和第二导电部；
在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层；
在所述通孔的侧壁上依次沉积半导体薄膜和栅绝缘薄膜，所述半导体薄膜与所述第一导电部和所述第二导电部接触，以及在所述通孔内填充栅电极薄膜，所述栅电极薄膜形成所述字线；
刻蚀所述通孔的所述延伸部内的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁露出所述半导体薄膜，以及，位于所述导电层的所述通孔的侧壁露出所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体薄膜，剩余的相邻绝缘层之间的所述半导体薄膜构成所述晶体管的所述半导体层，相邻两个晶体管对应的半导体层之间断开，所述栅绝缘薄膜形成各所述晶体管的栅极绝缘层。
2.根据权利要求1所述的3D堆叠的半导体器件的制造方法，其特征在于，所述在所述通孔内横向刻蚀所述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔延伸仅进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔的所述延伸部中填充牺牲层薄膜，形成牺牲层，包括：
在所述通孔的内壁上沉积牺牲层薄膜，并在所述通孔内填充第二绝缘薄膜；
刻蚀去除所述通孔的至少部分侧壁上的所述牺牲层薄膜，并在所述通孔内横向刻蚀所述述露出的第一绝缘薄膜形成的所述隔离层，使得所述通孔仅延伸进入相邻两个通孔之间的所述隔离层中并形成贯穿所述隔离层的延伸部，在所述通孔中填充牺牲层薄膜，形成牺牲层；
刻蚀去除所述通孔内的所述第二绝缘薄膜，并去除所述通孔侧壁上的所述牺牲层，使得位于所述绝缘层的所述通孔的侧壁同时露出所述绝缘层和所述牺牲层，位于所述导电层的所述通孔的侧壁露出所述导电层的所述第一导电部和所述第二导电部以及所述牺牲层。
3.根据权利要求1所述的3D堆叠的半导体器件的制造方法，其特征在于，
还包括：在刻蚀所述堆叠结构以形成所述通孔之前，
在所述第一子部的露出端和所述第二子部的露出端依次沉积介电质层和第二极板，所述介电质层覆盖所述第一子部的露出端和所述第二子部的露出端，所述第二极板覆盖所述介电质层，所述第一子部或所述第二子部与所述第二极板构成一个电容。
4.根据权利要求1至3中任一项所述的3D堆叠的半导体器件的制造方法，其特征在于，
所述刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，包括：采用干法刻蚀所述堆叠结构以形成贯穿所述堆叠结构的导电层的通孔，使得位于所述导电层的所述通孔的整个侧壁仅露出所述导电层；和/或，
所述在所述通孔内横向刻蚀所述绝缘层，包括：采用湿法刻蚀，在所述通孔内横向刻蚀所述绝缘层，使得所述导电层上的所述通孔小于所述绝缘层上的所述通孔；和/或，
所述在所述通孔内横向刻蚀所述导电层，包括：采用湿法刻蚀，在所述通孔内横向刻蚀所述导电层，使得每个所述导电层的所述通孔的侧壁同时露出所述导电层和所述第一绝缘薄膜。
5.一种3D堆叠的半导体器件，其特征在于，包括：
多个晶体管，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；其中，所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层、以及设置在所述栅电极的侧壁与所述半导体层之间的栅极绝缘层；所述栅电极沿着垂直于所述衬底的方向延伸；所述多个晶体管的多个半导体层间隔设置并断开；以及，
字线，贯穿所述不同层，所述字线包括字线本体和设置在所述字线本体上的凸起，所述字线本体沿着垂直于所述衬底的方向延伸，所述字线的凸起延伸到间隔设置的所述半导体层之间；每个所述晶体管的所述栅电极为所述字线的一部分，所述多个半导体层分布在所述字线本体侧壁的不同区域。
6.根据权利要求5所述的3D堆叠的半导体器件，其特征在于，所述半导体器件还包括：
沿着垂直于所述衬底的方向从下至上依次交替分布的绝缘层和导电层；以及
贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域且沿着垂直于所述衬底的方向延伸的所述多个半导体层；
其中，所述多个半导体层在所述绝缘层的侧壁断开，所述字线的凸起延伸进入所述绝缘层中；
所述导电层包括相互间隔的第一导电部和第二导电部，所述第一导电部和所述第二导电部分别为所述晶体管的源电极和漏电极，每个所述半导体层与对应层的所述导电层的源电极和漏电极接触。
7.根据权利要求6所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的孔径小于对应所述绝缘层的第二区域的孔径；
所述绝缘层在所述通孔内仅露出侧壁，所述导电层在所述通孔内露出侧壁和上下两个表面的部分区域；
所述半导体层至少分布于所述导电层的所述侧壁。
8.根据权利要求6所述的3D堆叠的半导体器件，其特征在于，所述栅电极为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
9.根据权利要求5至8中任一项所述的3D堆叠的半导体器件，其特征在于，所述晶体管包括第一电极和第二电极，所述第一电极和所述第二电极分别为所述晶体管的源电极和漏电极，所述半导体层延伸到所述晶体管的所述第一电极的至少部分侧壁上。
10.根据权利要求6至8中任一项所述的3D堆叠的半导体器件，其特征在于，一个所述晶体管的源电极和漏电极之间的沟道为水平沟道。
11.一种3D存储器，其特征在于，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，所述字线贯穿不同层的所述存储单元；
其中，所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿着垂直于所述衬底的方向延伸的栅电极、以及环绕所述栅电极且与所述栅电极相绝缘的半导体层；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；
所述字线包括字线本体和设置在所述字线本体上的凸起，所述字线本体沿着垂直于所述衬底的方向延伸，间隔设置的所述半导体层之间断开，所述字线的凸起延伸到所述间隔设置的所述半导体层之间。
12.根据权利要求11所述的3D存储器，其特征在于，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘层为位于所述栅电极和所述半导体层之间的栅极绝缘层，不同层的相同列的所述晶体管的所述栅极绝缘层为一体式结构。
13.根据权利要求11所述的3D存储器，其特征在于，所述栅电极为所述字线本体的一部分，所述半导体层至少环绕于相邻两个所述凸起之间。
14.一种电子设备，其特征在于，包括根据权利要求5至10中任一所述的3D堆叠的半导体器件，或者，11至13中任一所述的3D存储器。
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