CN117425341A - 一种3d堆叠的半导体器件、阵列及其制造方法、电子设备 - Google Patents

Abstract

一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。

Description

一种3D堆叠的半导体器件、阵列及其制造方法、电子设备

技术领域

本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件、阵列及其制造方法、电子设备。

背景技术

随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，在获取更高电容，更低漏电，更高集成度方面，目前的2D器件发展受到了限制。如今半导体器件或芯片的3D堆叠结构和新材料引入是解决现有DRAM低漏电，高开关比，高集成度的一种途径。对于DRAM而言通过将存储阵列晶体管布置在3维而不是2维的情况下，集成电路(Integrated Circuit，IC)中的晶体管可彼此靠近放置，且可实现多层堆栈，节省平面内的面积。同时也可减小连线长度来降低信号延迟等。

随着DRAM存储器逐渐向3D结构发展，随着堆叠层数的逐渐增多，有必要提供便于堆叠的3D结构。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例提供了一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，简化工艺，提高集成度。

本公开实施例提供了一种3D堆叠的半导体器件，包括：

多个晶体管，分布于不同层沿垂直于衬底方向堆叠；

位线，贯穿所述不同层的所述晶体管；

所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。

在一些实施例中，所述栅极绝缘层还设置在所述栅电极的侧壁和所述位线的侧壁之间。

在一些实施例中，沿所述半导体层的环绕方向，所述半导体层包括第一端部、第二端部和连接所述第一端部和第二端部的侧壁，所述第一端部和第二端部与所述位线接触。

在一些实施例中，从所述第一端部至所述第二端部，所述半导体层的侧壁包括依次分布的第一子侧壁、第二子侧壁和第三子侧壁，所述第一电极与所述第二子侧壁接触。

在一些实施例中，所述第一子侧壁和所述第三子侧壁相向设置。

在一些实施例中，不同层的晶体管的所述半导体层之间断开。

在一些实施例中，不同层的晶体管的所述栅极绝缘层之间断开。

本公开实施例提供一种3D堆叠的半导体器件阵列，包括：多个上述的3D堆叠的半导体器件，沿平行于所述衬底方向延伸的字线，其中，所述多个3D堆叠的半导体器件沿平行于所述衬底的方向分布，所述多个3D堆叠的半导体器件同层的晶体管的栅电极为所述字线的一部分。

在一些实施例中，所述多个3D堆叠的半导体器件同层的晶体管的半导体层连接为一体式结构。

在一些实施例中，所述多个3D堆叠的半导体器件同层的晶体管的栅极绝缘层连接为一体式结构。

在一些实施例中，所述3D堆叠的半导体器件阵列还包括：与所述位线对应的设置在靠近所述衬底一侧的位线选通晶体管，以及，设置在所述位线选通晶体管靠近所述衬底一侧的公共位线，所述位线选通晶体管分别连接对应的所述位线和所述公共位线，所述位线选通晶体管被配置为在开启时将所述公共位线的信号加载到对应的所述位线。

本公开实施例提供一种电子设备，包括上述任一所述的3D堆叠的半导体器件，或者，上述任一所述的3D堆叠的半导体器件阵列。

本公开实施例提供一种3D堆叠的半导体器件的制造方法，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述3D堆叠的半导体器件的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出所述导电层和所述第一绝缘层，所述沟槽使得所述预设电极图形形成所述晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述晶体管的半导体层、栅极绝缘层和栅电极；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。

本公开实施例提供一种3D堆叠的半导体器件阵列的制造方法，所述3D堆叠的半导体器件阵列包括多个3D堆叠的半导体器件，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管，所述3D堆叠的半导体器件阵列的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括多个预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出每个所述预设电极图形和所述第一绝缘层，所述沟槽使得所述多个预设电极图形分别形成所述多个3D堆叠的半导体器件同层的晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和所述第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述多个3D堆叠的半导体器件同层的晶体管的半导体层、栅极绝缘层和字线；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的多个间隔设置的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。

本公开实施例包括一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。

图1A为一示例性实施例提供的3D堆叠的半导体器件沿垂直于衬底方向的截面示意图；

图1B为一示例性实施例提供的3D堆叠的半导体器件沿平行于衬底方向的截面示意图；

图2为一示例性实施例提供的形成堆叠结构后的截面示意图；

图3A为一示例性实施例提供的形成预设电极图形后沿X方向的示意图；

图3B为图3A所示的半导体器件沿aa’方向的示意图；

图3C为图3A所示的半导体器件沿bb’方向的示意图；

图4A为一示例性实施例提供的暴露第一极板后沿X方向的示意图；

图4B为图4A所示的半导体器件沿aa’方向的示意图；

图5A为一示例性实施例提供的形成电容后沿X方向的示意图；

图5B为图5A所示的半导体器件沿aa’方向的示意图；

图6A为一示例性实施例提供的刻蚀第二导电部和位线区域后沿X方向的示意图；

图6B为图6A所示的半导体器件沿aa’方向的示意图；

图7A为一示例性实施例提供的形成电容后沿X方向的示意图；

图7B为图7A所示的半导体器件沿X’方向的示意图；

图7C为图7A所示的半导体器件沿aa’方向的示意图；

图8A为一示例性实施例提供的刻蚀位线区域后沿X方向的示意图；

图8B为图8A所示的半导体器件沿aa’方向的示意图；

图9为一示例性实施例提供的对栅电极部分刻蚀后沿aa’方向的示意图；

图10为一示例性实施例提供的在栅电极被刻蚀区域沉积栅绝缘薄膜后沿aa’方向的示意图；

图11A为一示例性实施例提供的形成通孔后沿X方向的示意图；

图11B为图11A所示的半导体器件沿aa’方向的示意图；

图12A为一示例性实施例提供的形成位线后沿X方向的示意图；

图12B为图12A所示的半导体器件沿aa’方向的示意图；

图13为一示例性实施例提供的半导体器件阵列示意图。

具体实施方式

下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，可以是第一极为漏电极、第二极为源电极，或者可以是第一极为源电极、第二极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。

在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

本公开示例性实施例提供一种新型的3D堆叠的半导体器件，可以包括水平方向延伸的字线和半导体层，垂直方向延伸的位线，其中，字线和半导体层设置在横向凹槽中，半导体层三面环绕字线，半导体层的端面连接位线，形成一种双面沟道的结构。

图1A为一示例性实施例提供的3D堆叠的半导体器件沿垂直于衬底方向的截面示意图。图1B为一示例性实施例提供的3D堆叠的半导体器件沿平行于衬底方向的截面示意图。如图1A和图1B所示，本实施例提供的3D堆叠的半导体器件可以包括：

多个晶体管，分布于不同层沿垂直于衬底(图1A和图1B中未示出衬底)方向堆叠；

位线30，贯穿所述不同层的所述晶体管；

所述晶体管包括第一电极51，第二电极52，沿平行于衬底方向延伸的栅电极26，部分环绕所述栅电极26侧壁的半导体层23，设置在所述栅电极26的侧壁和所述半导体层之23间的栅极绝缘层24，每个所述晶体管的所述第二电极52为所述位线30的一部分。

本实施例提供的方案，不同层的晶体管共用位线，垂直方向延伸的位线节约空间且可以一次工艺形成每个晶体管的位线和第二电极，减少掩模罩的数量，有效简化工艺制程，降低成本。

在一示例性实施例中，所述位线30沿垂直于所述衬底的方向延伸。其中，该位线30包括侧表面和上下两端的端面，侧表面整体上与衬底垂直，在实际制作产品过程中局部可能存在弯曲的区域也包含在本申请上述所述的情况中。

所述位线30在沿垂直于衬底的方向延伸可以是沿着直线方向延伸，一些实施例中，每个晶体管的垂直方向延伸第二电极52可以为直线，且在衬底上的正投影可以在相同位置，则每个晶体管的第二电极连接后形成直线型位线。

所述直线型位线的沿平行于衬底方向的横截面可以处处相同，或不完全相同。本申请实施例不对该直线的横截面特点做限定。

在一示例性实施例中，沿平行于所述衬底的方向，所述位线30的截面可以是方形、圆形或者其他形状。

在一示例性实施例中，所述栅电极26可以仅沿平行于所述衬底的方向延伸。

在一示例性实施例中，所述半导体层23可以仅沿平行于所述衬底的方向延伸。

在一示例性实施例中，所述栅极绝缘层24还设置在所述栅电极26的侧壁和所述位线30的侧壁之间。沿垂直于所述衬底的方向，所述栅极绝缘层24的截面可以为闭环。

在一示例性实施例中，沿所述半导体层23的环绕方向(即环绕栅电极26的方向)，所述半导体层23可以包括第一端部231、第二端部232和连接所述第一端部231和第二端部232的侧壁233，所述第一端部231和第二端部232与所述位线30接触。所述半导体层23沿从所述第一端部231至第二端部232的方向环绕所述栅电极26。本实施例中，半导体层23部分环绕所述栅电极26，沿垂直于所述衬底的方向，所述半导体层23的截面为具有开口的环形。第一端部231可以是一个端面，第二端部232可以是一个端面。

在一示例性实施例中，所述第一端部231在所述衬底的正投影和所述第二端部232在所述衬底的正投影可以重叠。

在一示例性实施例中，沿着垂直所述衬底的方向延伸的所述位线30不同区域的材料组分相同，可以理解为使用同一次膜层制作工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属或ITO等透明导电材料制作而成，但是不限制其不同区域的原子数比。

在一示例性实施例中，从所述第一端部231至所述第二端部232，所述半导体层的侧壁233包括依次分布的第一子侧壁233_1、第二子侧壁233_2和第三子侧壁233_3，所述第一电极51与所述第二子侧壁233_2接触。本实施例提供的方案，为双面沟道，一面为第一子侧壁233_1，另一面为第三子侧壁233_3。

在一示例性实施例中，所述第一子侧壁233_1和所述第三子侧壁233_3可以相向设置。

在一示例性实施例中，第一子侧壁233_1远离所述衬底一侧的表面可以平行于所述衬底；所述第三子侧壁233_3靠近所述衬底一侧的表面可以平行于所述衬底。

在一示例性实施例中，不同层的晶体管的所述半导体层23之间可以断开。

在一示例性实施例中，不同层的晶体管的所述栅极绝缘层24之间可以断开。

在一示例性实施例中，所述第一电极51朝向所述位线30一侧的表面可以向远离所述位线30一侧凹陷。

在一示例性实施例中，在平行于所述衬底的平面上，不同层的所述晶体管的所述第一电极51的正投影可以重叠。第一电极51的正投影重叠，可以使得3D堆叠的半导体器件紧凑，且制备时可以一次制备不同层的电极，工艺简便。

在一示例性实施例中，在平行于所述衬底的平面上，不同层的所述晶体管的所述半导体层23或者栅极绝缘层24或者栅电极26的正投影可以重叠。半导体层23或者栅极绝缘层24或者栅电极26的正投影重叠，可以使得3D堆叠的半导体器件紧凑。

本公开实施例提供一种3D堆叠的半导体器件阵列，包括：多个上述任一实施例所述的3D堆叠的半导体器件，沿平行于所述衬底方向延伸的字线40，其中，所述多个3D堆叠的半导体器件可以沿平行于所述衬底方向分布，所述多个3D堆叠的半导体器件同层的晶体管的栅电极26为所述字线40的一部分。

在一示例性实施例中，所述多个3D堆叠的半导体器件同层的晶体管的半导体层23连接为一体式结构。本实施例提供的方案，可以通过一次制备工艺形成同层多个晶体管的半导体层，工艺简便。

在一示例性实施例中，所述多个3D堆叠的半导体器件同层的晶体管的栅极绝缘层24连接为一体式结构。本实施例提供的方案，可以通过一次制备工艺形成同层多个晶体管的栅极绝缘层，工艺简便。

在一示例性实施例中，所述字线40在平行于衬底的方向延伸可以是沿着直线方向延伸。一些实施例中，每个晶体管的水平方向延伸的栅电极26可以为直线，且在垂直于衬底的平面上的正投影可以在相同位置，则同层的每个晶体管的栅电极26连接后形成直线型字线40。

所述直线型字线40的沿垂直于衬底方向的横截面可以处处相同，或不完全相同。本申请实施例不对该直线的横截面特点做限定。

在一示例性实施例中，如图13所示，所述3D堆叠的半导体器件阵列还可以包括：与所述位线30对应的位线选通晶体管300，以及，设置在所述位线选通晶体管300靠近所述衬底一侧的公共位线200，所述位线选通晶体管300分别连接对应的所述位线30和所述公共位线200，所述位线选通晶体管300被配置为在开启时将所述公共位线200的信号加载到对应的所述位线30，从而实现位线30的选通。位线选通晶体管300可以和位线30一一对应，但不限于此，可以多条位线30连接到同一位线选通晶体管300。

在一示例性实施例中，所述位线选通晶体管300设置在所述位线30靠近所述衬底一侧。但本公开实施例不限于此，所述位线选通晶体管300可以设置在所述位线30远离所述衬底一侧。

在一示例性实施例中，所述公共位线200设置在所述位线选通晶体管300靠近所述衬底一侧。但本公开实施例不限于此，所述公共位线200可以设置在所述位线选通晶体管300远离所述衬底一侧。

上述3D堆叠的半导体器件可以和电容器组成1T1C的存储结构，或者，和其他晶体管组成2T0C的存储结构，等等。下面以1T1C为例进行说明。

如图1A和图1B所示，本公开实施例提供一种3D存储器，包括：上述3D堆叠的半导体器件，还可以包括：数据存储元件。

在一示例性实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。

在一示例性实施例中，所述电容可以包括第一极板41和第二极板42，所述第一极板41与所述第一电极51连接。

在一示例性实施例中，所述第一极板41与所述第一电极51可以为一体式结构。

在一示例性实施例中，不同层的相同列的所述电容的所述第二极板42可以连接为一体式结构。如图1A所示，不同层的第一列的所述电容的所述第二极板42连接为一体式结构。不同层的第二列的所述电容的所述第二极板42连接为一体式结构，即，不同层的相同列的所述电容共用同一极板作为第二极板42。

在一示例性实施例中，所述电容还可以包括设置在所述第一极板41和第二极板42之间的第二绝缘层13。第二绝缘层13作为第一极板41和第二极板42之间的介质。

在一示例性实施例中，不同层的相同列的所述电容的所述第二绝缘层13可以连接为一体式结构。如图1A所示，不同层的第一列的所述电容的所述第二绝缘层13连接为一体式结构。不同层的第二列的所述电容的所述第二绝缘层13连接为一体式结构，即，不同层的相同列的所述电容共用同一绝缘层作为极板间的介质。

一个晶体管和一个数据存储元件构成一个存储单元。在一示例性实施例中，如图1B所示，同层的所述存储单元形成分别沿第一方向X和第二方向Y分布的阵列，每层所述存储单元还包括：字线40。图1B中示出了每层包括四行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。所述第一方向X可以平行于所述衬底，所述第二方向Y可以平行于所述衬底，第一方向X和第二方向Y交叉。在一些实施例中，所述第一方向X和第二方向Y可以垂直。

在一示例性实施例中，相同层同一列的存储单元的晶体管的栅电极26连接形成字线40。即，相同层同一列的存储单元的晶体管的栅电极26为字线40的一部分。

在一示例性实施例中，所述字线40可以沿第二方向Y延伸。

在一示例性实施例中，所述第一电极51可以沿第一方向X延伸。所述第一方向X和第二方向Y可以垂直。

下面通过本实施例半导体器件的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。

在一示例性实施例中，3D堆叠的半导体器件的制造过程可以包括：

1)在衬底上依次交替沉积第一绝缘薄膜9和第一导电薄膜11形成叠层结构，如图2所示，其中，图2为沿垂直于衬底方向的截面图。图2中未示出衬底。衬底设置在图2所示的膜层的底部。

在一示例性实施例中，所述第一绝缘薄膜9可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO₂)等。

在一示例性实施例中，所述第一导电薄膜11可以包括但不限于氮化钛(TiN)/钨(W)的多层结构。

图2中示出的叠层结构包括5层第一绝缘薄膜9和4层第一导电薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜9和第一导电薄膜11。

2)对所述叠层结构进行构图形成包括交替堆叠的导电层12和第一绝缘层10的堆叠结构；如图3A、图3B、图3C所示，其中，图3A为3D堆叠的半导体器件沿X方向的截面示意图，图3B为图3A所示3D堆叠的半导体器件沿aa’方向的截面示意图，图3C为图3A所示3D堆叠的半导体器件沿bb’方向的截面示意图，所述X方向平行于所述衬底，所述aa’方向垂直于所述衬底，所述bb’方向垂直于所述衬底，所述aa’方向和bb’方向可以垂直。

所述对所述叠层结构进行构图形成包括导电层12和第一绝缘层10的堆叠结构可以包括：

利用干法刻蚀方法刻蚀所述叠层结构，构图形成所述导电层12后再在被刻蚀的区域填充第一绝缘薄膜，以隔离不同器件；所述导电层12包括预设电极图形，如图3A所示，所述预设电极图形可以包括第一导电部121和第二导电部122，其中，第一导电部121可以沿第一方向X延伸，第二导电部122可以沿第二方向Y延伸，其中，图3A所示的预设电极图形仅为示例，所述预设电极图形可以是其他形状。其中，刻蚀所述叠层结构时，去除位线区域200的第一导电薄膜11，便于后续在该区域形成位线。

在一示例性实施例中，可以使用化学气相沉积(Chemical Vapor Deposition，CVD)方式沉积所述第一绝缘薄膜。

3)暴露第一极板

所述暴露第一极板可以包括：利用干法刻蚀从上层刻蚀到底层，去除电容区域100的第一绝缘薄膜，再利用湿法刻蚀，通过酸溶液将层间第一绝缘层10进行横向刻蚀，刻蚀预设长度，以暴露第一极板，如图4A，4B所示，其中，图4A为3D堆叠的半导体器件沿X方向的截面示意图，图4B为图4A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

4)形成第二绝缘层13和第二极板42；

所述形成第二绝缘层13和第二极板42可以包括：在所述电容区域100依次沉积第二绝缘薄膜和导体材料，分别形成第二绝缘层13和第二极板42，所述第二绝缘层13覆盖导电层12暴露出的区域，如图5A、图5B所示，其中，图5A为3D堆叠的半导体器件沿X方向的截面示意图，图5B为图5A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

其中，第二绝缘层13作为电容极板间的介质，第二极板42作为电容的一个电极。

在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方式沉积所述第二绝缘薄膜和导体材料。

在一示例性实施例中，所述第二绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al₂O₃)，氧化铪(H_fO₂)。

在一示例性实施例中，所述导体材料包括但不限于以下至少之一：多晶硅，钨，氮化钛。

在一示例性实施例中，在沉积所述第二绝缘薄膜之前，可以在所述电容区域100沉积TiN等，与导电层暴露的电极一起作为电容的第一极板。

5)刻蚀去除位于位线区域200的第一绝缘薄膜，以及，去除第二导电部122。

所述刻蚀去除位于位线区域200的第一绝缘薄膜，以及，去除第二导电122可以包括：通过干法刻蚀，从顶层到底层将位线区域200填充的第一绝缘薄膜全部刻蚀掉；以及，利用湿法刻蚀，通过选择第一绝缘薄膜和第一导电薄膜高选择比的酸溶液，将位线区域200两侧的第二导电部122进行横向刻蚀，而第一绝缘薄膜基本不会有所刻蚀，刻蚀时，可以使得第一导电部121有所损失，以此保证中间位线区域200两侧水平的第二导电部122薄膜刻蚀完全。横向刻蚀水平导电层之后，会在层间SiO2之间形成水平的U型槽。如图6A和6B所示，图6A为3D堆叠的半导体器件沿X方向的截面示意图，图6B为图6A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

6)形成半导体层23、栅极绝缘层第一子部241和栅电极26；

所述形成半导体层23、栅极绝缘层第一子部241和栅电极26可以包括：在步骤5)刻蚀形成的区域的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，依次形成半导体层23、栅极绝缘层第一子部241和栅电极26，如图7A、图7B和图7C所示，其中，图7A为3D堆叠的半导体器件沿X方向的截面示意图，图7B为图7A所示3D堆叠的半导体器件沿X’方向的截面示意图，图7C为图7A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。

在一示例性实施例中，所述半导体薄膜厚度可以为3纳米(nm)至5nm。

在一示例性实施例中，所述栅绝缘薄膜可以是High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝(Al₂O₃)，氧化铪。

在一示例性实施例中，所述栅绝缘薄膜厚度可以为10nm至15nm。

在一示例性实施例中，所述栅电极薄膜包括但不限于以下至少之一：掺锡的氧化铟(Indium Tin Oxide，ITO)、氮化钛/钨(TiN/W)、掺铝氧化锌(Al-doped ZnO，AZO)，掺铟的氧化锌(Indium Zinc Oxide，IZO)。

7)刻蚀去除位于位线区域200的半导体薄膜、栅绝缘薄膜和栅电极薄膜；

所述刻蚀去除位于位线区域200的半导体薄膜、栅绝缘薄膜和栅电极薄膜可以包括：通过干法刻蚀去除位于位线区域200的半导体薄膜、栅绝缘薄膜和栅电极薄膜，如图8A和8B所示，其中，图8A为3D堆叠的半导体器件沿X方向的截面示意图，图8B为图8A所示3D堆叠的半导体器件沿aa’方向的截面示意图。刻蚀时，完全去除位于第一绝缘层10侧壁的半导体薄膜。

8)刻蚀栅电极26

所述刻蚀栅电极26包括：将所述栅电极26向远离所述位线区域200的方向刻蚀预设厚度，比如5nm至10nm，避免后续形成的位线与栅电极26接触，如图9所示，其中，图9为3D堆叠的半导体器件沿aa’方向的截面示意图。

9)在位线区域200以及栅电极26被刻蚀的区域沉积栅绝缘薄膜，刻蚀去除位线区域200的栅绝缘薄膜，保留栅电极26被刻蚀的区域的栅绝缘薄膜，形成栅极绝缘层第二子部242，栅极绝缘层241和栅极绝缘层242组合即为栅极绝缘层24，覆盖所述栅电极26，此时，栅电极26与后续形成的位线由栅极绝缘层24进行隔离，如图10所示，图10为3D堆叠的半导体器件沿aa’方向的截面示意图。

10)形成通孔K1；

所述形成通孔K1包括：在位线区域200沉积填充所述位线区域200的第三绝缘薄膜，刻蚀所述第三绝缘薄膜形成通孔K1，所述通孔K1的侧壁暴露所述栅极绝缘层24和所述半导体层23，如图11A、图11B所示，其中，图11A为3D堆叠的半导体器件沿X方向的截面示意图，图11B为图11A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

12)形成位线30；

所述形成位线30可以包括：在所述通孔K1中沉积填充所述通孔K1的第二导电薄膜，形成位线30，如图12A、图12B所示，其中，图12A为3D堆叠的半导体器件沿X方向的截面示意图，图12B为图12A所示3D堆叠的半导体器件沿aa’方向的截面示意图。

在一示例性实施例中，所述第二导电薄膜包括但不限于ITO、IZO等透明导电氧化物或其他导电材料。

图13为另一示例性实施例提供的3D堆叠的半导体器件阵列沿垂直于衬底方向的截面示意图。如图13所示，本实施例提供的3D堆叠的半导体器件阵列可以包括阵列分布的多行和多列存储单元，存储单元包括晶体管和电容，沿垂直于衬底的方向，相邻两列存储单元为一组，同组不同行的存储单元可以共用一条位线30，相邻两组存储单元可以共用一个极板作为第二极板42。所述3D堆叠的半导体器件阵列还可以包括与所述位线30对应的位线选通晶体管300，以及，公共位线200，所述公共位线200连接到所述位线选通晶体管300，所述位线选通晶体管300连接到对应的位线30。可以通过位线选通晶体管300的开启和关断，将公共位线200的信号加载或不加载到位线30，实现位线的选通。

本公开实施例还提供了一种电子设备，包括前述实施例所述的3D堆叠的半导体器件或者3D堆叠的半导体器件阵列。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。

本公开实施例提供一种3D堆叠的半导体器件的制造方法，包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出所述导电层和所述第一绝缘层，所述沟槽使得所述预设电极图形形成所述晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述晶体管的半导体层、栅极绝缘层和栅电极；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。

本公开实施例提供一种3D堆叠的半导体器件阵列的制造方法，包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括多个预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出每个所述预设电极图形和所述第一绝缘层，所述沟槽使得所述多个预设电极图形分别形成所述多个3D堆叠的半导体器件同层的晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述多个3D堆叠的半导体器件同层的晶体管的半导体层、栅极绝缘层和字线；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的多个间隔设置的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种3D堆叠的半导体器件，其特征在于，包括：

多个晶体管，分布于不同层沿垂直于衬底方向堆叠；

位线，贯穿所述不同层的所述晶体管；

所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。

2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，所述栅极绝缘层还设置在所述栅电极的侧壁和所述位线的侧壁之间。

3.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，沿所述半导体层的环绕方向，所述半导体层包括第一端部、第二端部和连接所述第一端部和第二端部的侧壁，所述第一端部和第二端部与所述位线接触。

4.根据权利要求3所述的3D堆叠的半导体器件，其特征在于，从所述第一端部至所述第二端部，所述半导体层的侧壁包括依次分布的第一子侧壁、第二子侧壁和第三子侧壁，所述第一电极与所述第二子侧壁接触。

5.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述第一子侧壁和所述第三子侧壁相向设置。

6.根据权利要求1至5任一所述的3D堆叠的半导体器件，其特征在于，不同层的晶体管的所述半导体层之间断开。

7.根据权利要求1至5任一所述的3D堆叠的半导体器件，其特征在于，不同层的晶体管的所述栅极绝缘层之间断开。

8.一种3D堆叠的半导体器件阵列，其特征在于，包括：多个如权利要求1至7任一所述的3D堆叠的半导体器件，沿平行于所述衬底方向延伸的字线，其中，所述多个3D堆叠的半导体器件沿平行于所述衬底的方向分布，所述多个3D堆叠的半导体器件同层的晶体管的栅电极为所述字线的一部分。

9.根据权利要求8所述的3D堆叠的半导体器件阵列，其特征在于，所述多个3D堆叠的半导体器件同层的晶体管的半导体层连接为一体式结构。

10.根据权利要求8或9所述的3D堆叠的半导体器件阵列，其特征在于，所述多个3D堆叠的半导体器件同层的晶体管的栅极绝缘层连接为一体式结构。

11.根据权利要求8或9所述的3D堆叠的半导体器件阵列，其特征在于，所述3D堆叠的半导体器件阵列还包括：与所述位线对应的设置在靠近所述衬底一侧的位线选通晶体管，以及，设置在所述位线选通晶体管靠近所述衬底一侧的公共位线，所述位线选通晶体管分别连接对应的所述位线和所述公共位线，所述位线选通晶体管被配置为在开启时将所述公共位线的信号加载到对应的所述位线。

12.一种电子设备，其特征在于，包括如权利要求1至7任一所述的3D堆叠的半导体器件，或者，如权利要求8至11任一所述的3D堆叠的半导体器件阵列。

13.一种3D堆叠的半导体器件的制造方法，其特征在于，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述3D堆叠的半导体器件的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出所述导电层和所述第一绝缘层，所述沟槽使得所述预设电极图形形成所述晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述晶体管的半导体层、栅极绝缘层和栅电极；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。

14.一种3D堆叠的半导体器件阵列的制造方法，其特征在于，所述3D堆叠的半导体器件阵列包括多个3D堆叠的半导体器件，所述3D堆叠的半导体器件包括多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管，所述3D堆叠的半导体器件阵列的制造方法包括：

提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括多个预设电极图形；

构图形成从所述堆叠结构的顶部贯穿全部导电层的沟槽，所述沟槽对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径，所述沟槽的侧壁露出每个所述预设电极图形和所述第一绝缘层，所述沟槽使得所述多个预设电极图形分别形成所述多个3D堆叠的半导体器件同层的晶体管的第一电极；所述第一区域包括与所述第二区域在所述衬底的正投影重叠的第二子区域和设置在所述第二子区域朝向所述第一电极一侧的第一子区域；

在所述沟槽的侧壁依次沉积半导体薄膜、栅绝缘薄膜和栅电极薄膜，刻蚀去除位于所述第二区域和所述第二子区域的半导体薄膜、栅绝缘薄膜和栅电极薄膜，以及，朝远离所述第二子区域的方向刻蚀所述栅电极薄膜预设厚度，且在所述第一子区域中所述栅电极薄膜被刻蚀的区域填充栅绝缘薄膜，以分别形成所述多个3D堆叠的半导体器件同层的晶体管的半导体层、栅极绝缘层和字线；

在所述第二区域形成从所述堆叠结构的顶部贯穿全部导电层的多个间隔设置的通孔，所述通孔露出所述半导体层和所述栅极绝缘层，在所述通孔内沉积填充所述通孔的导电薄膜形成所述位线。