CN116209246B - 半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，半导体器件包括衬底、依次层叠设置在衬底一侧的外围电路区和存储区，外围电路区的电路和存储区的电路电连接；存储区包括：多个存储单元列，每个存储单元列由沿第一方向堆叠的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条位线，多个存储单元的晶体管的源极区均与一条共用的位线连接；多条字线；外围电路区包括第一选通晶体管和第二选通晶体管，第一选通晶体管与位线电连接，第二选通晶体管与字线电连接。本申请实施例的半导体器件将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以有效提高半导体存储器的存储密度。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种半导体器件及其制造方法、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，它将数据存储在具有电容器和阵列晶体管的存储单元中。电容器可以被设置到充电状态或放电状态，采取这两种状态来表示“0”和“1”。DRAM还包括外围晶体管，以形成外围电路。外围电路和阵列晶体管操纵数据输入/输出(I/O)以及存储单元操作(例如，写或读)。
随着DRAM技术朝向更高密度和高容量发展，半导体结构的微缩遇到了瓶颈，很难再进一步微缩。而且电容器的数量提高、尺寸下降，导致电容器的制造需要更长的工艺时间以及更复杂的工艺流程。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供了一种半导体器件及其制造方法、电子设备，该半导体器件将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以在有限的衬底面积上设置更多的存储单元，提高半导体存储器的存储密度。
本申请实施例提供了一种半导体器件，包括：衬底、依次层叠设置在所述衬底一侧的外围电路区和存储区，所述外围电路区的电路和所述存储区的电路电连接；所述存储区包括：
沿第一方向延伸的多个存储单元列，每个所述存储单元列均由沿第一方向堆叠设置在所述衬底一侧的多个存储单元形成，多个所述存储单元列沿第二方向和第三方向排列形成阵列；
每个所述存储单元包括晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿第二方向延伸并且依次包括源极区、沟道区和漏极区；所述栅极环绕在所述沟道区四周，并且所述栅极与所述沟道区之间设置有栅极绝缘层；
所述电容器包括第一电极板、第二电极板以及设置在所述第一电极板和所述第二电极板之间的介电质层，所述第一电极板、所述介电质层和所述第二电极板依次环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述存储区在第三方向上设置有一个存储单元列，每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述存储区在第三方向上设置有多个存储单元列，每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成；
所述外围电路区包括外围电路，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管，每个所述第一选通晶体管均与一条所述位线电连接，所述第二选通晶体管组包括至少一个第二选通晶体管，每个所述第二选通晶体管均与一条所述字线电连接。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，沿第一方向排列的位于不同层的多条字线形成阶梯状。
在本申请实施例中，所述半导体层的材料可以为金属氧化物半导体材料，所述字线的材料可以为金属氧化物导体材料。
在本申请实施例中，所述第一电极板可以为内电极板，所述第二电极板可以为外电极板，所述漏极区与所述内电极板相连接。
在本申请实施例中，所述存储单元列还可以包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
在本申请实施例中，所述半导体器件还可以包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列可以设置有一个所述存储单元隔离柱。
在本申请实施例中，所述半导体器件还可以包括内部支撑层，所述内部支撑层可以设置在沿第一方向相邻的两个半导体层之间，配置为对所述半导体层提供支撑。
在本申请实施例中，所述外围电路区还可以包括金属接触层和金属互连层；所述外围电路设置在所述衬底一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层设置在所述金属接触层远离所述衬底的一侧，所述金属互连层中设置有金属线；所述存储单元列设置在所述金属互连层远离所述衬底的一侧；所述金属线包括第一金属线和第二金属线，所述金属接触柱包括第一金属接触柱和第二金属接触柱，所述第一金属线的一端与所述存储区的位线电连接，所述第一金属线的另一端通过所述第一金属接触柱与所述第一选通晶体管电连接，所述第二金属线的一端与所述存储区的字线电连接，所述第二金属线的另一端通过所述第二金属接触柱与所述第二选通晶体管电连接。
本申请实施例还提供了一种半导体器件的制造方法，包括：
在衬底一侧设置外围电路，形成外围电路区；
在所述外围电路远离所述衬底的一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由牺牲层和沟道层组成的复合层；
在多个所述复合层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
去除牺牲层，剩余的沟道层形成多个沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层依次包括源极区、沟道区和漏极区；
在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
在所述半导体层的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得所述多个半导体层的所述源极区共用一条位线，得到存储区；
将所述存储区的电路和所述外围电路区的电路电连接。
本申请实施例还提供一种电子设备，包括如上所述的半导体器件。
本申请实施例的半导体器件，通过采用横向晶体管半导体层(即沿第二方向延伸的晶体管半导体层)和横向电容器(即将电容器设置在晶体管的半导体层之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以堆叠在一起，增加了半导体器件的存储密度；而且，采用CuA(CMOSunder Array)结构将外围电路设置在存储单元列下方，以及在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件的尺寸，进一步增加半导体器件的存储密度，从而减少单位Gb的制作成本，为半导体器件(例如，DRAM)微缩瓶颈下，提供了一种新的技术研发方向。另外，选通晶体管的设置可以定向选择特定的位线和字线，从而去读写某个特定的晶体管。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请示例性实施例的半导体器件的立体结构示意图；
图2为本申请示例性实施例的半导体器件另一角度的立体结构示意图；
图3A为本申请示例性实施例的半导体器件的主视剖面结构示意图；
图3B为本申请示例性实施例的半导体器件的俯视结构示意图；
图4A为本申请示例性实施例的半导体器件的存储区的主视剖面结构示意图；
图4B为本申请示例性实施例的半导体器件的存储区的俯视结构示意图；
图5A为本申请另一示例性实施例的半导体器件的存储区的主视剖面结构示意图；
图5B为本申请另一示例性实施例的半导体器件的存储区的俯视结构示意图；
图6A为本申请示例性实施例的半导体器件的外围电路区的主视剖面结构示意图；
图6B为本申请示例性实施例的半导体器件的外围电路区的俯视结构示意图；
图7为本申请实施例的半导体器件的制造方法的工艺流程图；
图8-1A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图8-1B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图8-2A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图8-2B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图；
图8-3A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
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图8-4A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
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图8-5A为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图；
图8-5B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的俯视结构示意图。
附图中的标记符号的含义为：
A-外围电路区；B-存储区；100-衬底；200-存储单元列；300-位线；300’-位线槽；400-字线；500-外围电路；501-第一选通晶体管；5011-第一源极；5012-第一漏极；5013-第一沟道；5014-第一栅极；502-第二选通晶体管；5021-第二源极；5022-第二漏极；5023-第二沟道；5024-第二栅极；503-第一型阱；504-第二型阱；600-金属接触层；601-第一金属接触柱；602-第二金属接触柱；700-金属互连层；701-第一金属线；702-第二金属线；800-牺牲层；1-存储单元；1’-存储单元区；10-晶体管；11-半导体层；11’-沟道层；111-源极区；112-沟道区；113-漏极区；12-栅极；20-电容器；21-第一电极板；22-第二电极板；23-介电质层；2-层间隔离层；3-存储单元隔离柱；3’-存储单元隔离槽；4-内部支撑层；4’-内部支撑槽；5-隔离材料。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
本申请实施例提供了一种半导体器件。图1为本申请示例性实施例的半导体器件的立体结构示意图；图2为本申请示例性实施例的半导体器件另一角度的立体结构示意图；图3A为本申请示例性实施例的半导体器件的主视剖面结构示意图；图3B为本申请示例性实施例的半导体器件的俯视结构示意图。如图1至图3B所示，所述半导体器件可以包括：衬底100、外围电路区A和存储区B，所述外围电路区A和所述存储区B依次层叠设置在所述衬底100一侧，并且所述外围电路区A的电路和所述存储区B的电路电连接。
图4A为本申请示例性实施例的半导体器件的存储区的主视剖面结构示意图；图4B为本申请示例性实施例的半导体器件的存储区的俯视结构示意图。如图3A至图4B所示，所述存储区B包括：沿第一方向延伸的多个存储单元列200、多条沿第一方向延伸的位线300(Bit Line,BL)和多条沿第三方向延伸的字线400(Word Line,WL)；
每个存储单元列200均由沿第一方向堆叠设置在衬底100一侧的多个存储单元1形成，本申请将属于同一层的一个或多个存储单元作为一个组，该该组存储单元在垂直衬底的方向叠层设置，不同叠层的存储单元组构成沿着垂直衬底方向延伸的列。
所述的多个组构成一个阵列，也就是说每个层的存储单元组构成一个阵列，或多个叠层的存储单元组形成的多列构成一个阵列。还可以表述为：多个存储单元列200沿第二方向和第三方向排列形成阵列；每个存储单元1包括晶体管10和电容器20，晶体管10包括半导体层11和栅极12，半导体层11沿第二方向延伸并且依次包括源极区111、沟道区112和漏极区113，栅极12环绕在沟道区112四周，栅极12与沟道区112之间设置有栅极绝缘层(图中未示)；电容器20包括第一电极板21、第二电极板22以及设置在第一电极板21和第二电极板22之间的介电质层23，第一电极板21、介电质层23和第二电极板22依次环绕在漏极区113远离沟道区112一端的四周；
沿第二方向上相邻的两个存储单元列200的多个存储单元1的晶体管10的源极区111均与一条共用的位线300连接；
存储区B在第三方向上可以设置有一个或多个存储单元列200；当存储区B在第三方向上设置有一个存储单元列200时，每条字线400由沿第三方向排列的一个存储单元列200的一个存储单元1的晶体管10的栅极12形成；或者，当存储区B在第三方向上设置有多个存储单元列200时，每条字线400由沿第三方向排列的多个存储单元1的晶体管10的栅极12连接在一起形成。
如图1至图3B所示，所述外围电路区A包括设置在所述衬底100上的外围电路500，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管501，每个所述第一选通晶体管501均与一条所述位线300电连接，所述第二选通晶体管组包括至少一个第二选通晶体管502，每个所述第二选通晶体管均与一条所述字线400电连接。
在本申请的描述中，“第一方向”定义为与所述衬底所在的平面垂直的方向，即所述半导体器件的高度所在的方向；“第二方向”定义为与所述“第一方向”垂直并且所述衬底的宽度所在的方向；“第三方向”定义为与所述“第一方向”垂直并且所述衬底的长度所在的方向。“第一方向”、“第二方向”和“第三方向”可以如图3A所示。
本申请实施例的半导体器件，通过采用横向晶体管半导体层(即沿第二方向延伸的晶体管半导体层)和横向电容器(即将电容器设置在晶体管的半导体层之间，而不是设置在晶体管左右两侧)，使得晶体管和电容器可以形成立体堆叠结构，并且由晶体管和电容器形成的存储单元可以堆叠在一起，增加了半导体器件的存储密度；而且，采用CuA(CMOSunder Array)结构将外围电路设置在存储单元列下方，以及在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件的尺寸，进一步增加半导体器件的存储密度，从而减少单位Gb的制作成本，为半导体器件(例如，DRAM)微缩瓶颈下，提供了一种新的技术研发方向。另外，选通晶体管的设置可以定向选择特定的位线和字线，从而去读写某个特定的晶体管。
在本申请实施例中，一个存储单元列可以由2个-100个沿第一方向堆叠设置的存储单元形成，例如，可以由2个、3个(如图3A和图4A所示)、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元形成。
在本申请实施例中，存储器B在第二方向上可以设置有2个-1000个存储单元列，例如，可以设置有2个、4个(如图3A和图4A所示)、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；存储器B在第三方向上可以设置有1个-100个存储单元列，例如，可以设置有1个、2个、3个(如图3A和图4A所示)、4个、5个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元列。
在本申请实施例中，所述衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。
在本申请实施例中，所述位线的材料可以选自钨、钼、钴等具有相似性质的其他金属材料中的任意一种或多种。
在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，使得沿第一方向排列的位于不同层的多条字线可以形成阶梯状。
在本申请实施例中，所述半导体层的材料可以为金属氧化物半导体材料，例如，所述半导体层的材料可以选自铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)、锡酸锌(ZTO)、铟锌氧化物(Indium Zinc Oxide,IZO)、锌氧化物(ZnOx)、铟钨氧化物(InWO)、铟锌锡氧化物(Indium Zinc Tin Oxide,IZTO)、铟氧化物(InOx，例如，In2O3)、锡氧化物(SnOx，例如，SnO2)、钛氧化物(TiOx)、锌氮氧化物(ZnxOyNz)、镁锌氧化物(MgxZnyOz)、锆铟锌氧化物(ZrxInyZnzOa)、铪铟锌氧化物(HfxInyZnzOa)、铝锡铟锌氧化物(AlxSnyInzZnaOd)、硅铟锌氧化物(SixInyZnzOa)、铝锌锡氧化物(AlxZnySnzOa)、镓锌锡氧化物(GaxZnySnzOa)、锆锌锡氧化物(ZrxZnySnzOa)和铟镓硅氧化物(InGaSiOx)中的任意一种或多种。又例如，所述半导体层的材料可以为IGZO。相对于单晶硅来说，采用IGZO作为半导体层的材料更容易形成沿第一方向堆叠的多个存储单元。
在本申请实施例中，所述字线的材料可以为与所述半导体层兼容的材料，例如，所述半导体层的材料可以为金属氧化物半导体材料，所述字线的材料可以为金属氧化物导体材料，金属氧化物半导体材料和金属氧化物导体材料都属于金属氧化物材料，它们之间可以更好的兼容。又例如，所述字线的材料可以为氧化铟锡(Indium tin oxide,ITO)等。ITO材料具有较小的电阻。
在本申请实施例中，所述半导体层沿第一方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm-50nm。
在本申请实施例中，所述第一电极板可以为内电极板，所述第二电极板可以为外电极板。如图3A和图4A所示，漏极区113可以与第一电极板21(即内电极板)相连接。沿第三方向排列的多个电容器20的第二电极板22可以连接在一起，但其第一电极板21是分开的。
在本申请实施例中，如图3A和图4A所示，一个晶体管10可以对应一个电容器20，即存储单元1可以为1T1C结构。
在本申请实施例中，沿第一方向相邻的两个电容器可以共用一个外电极板。
在本申请实施例中，所述第一电极板和所述第二电极板的材料可以各自独立地选自氮化钛(例如，TiN)、铝钛基合金(例如，TiAl)、氮化钽(例如，TaN)等具有相似性质的其他金属材料的任意一种或多种。所述第一电极板的厚度可以为5nm-15nm，所述第二电极板的厚度可以为5nm-15nm。
在本申请实施例中，所述介电质层的材料可以为高介电常数(K)材料，例如，可以选自氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)、氧化锆(例如，ZrO)和钛酸锶(例如，SrTiO3,STO)中的任意一种或多种。所述介电质层的厚度可以为5nm-15nm。
在本申请实施例中，如图3A和图4A所示，储单元列200还可以包括层间隔离层2，层间隔离层2设置在存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。
在本申请实施例中，所述层间隔离层的材料可以为氧化硅，例如，可以为SiO2。
在本申请实施例中，如图3A和图4A所示，所述半导体器件还可以包括一个或多个沿第一方向延伸的存储单元隔离柱3。例如，在第二方向上每间隔两个存储单元列200可以设置有一个存储单元隔离柱3。
在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin-On Deposition,SOD)氧化硅薄膜、高密度等离子体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氧化锆(例如，ZrO)和氧化铝(例如，Al2O3)中的任意一种或多种。
在本申请实施例中，所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm-5nm。
在本申请实施例中，所述栅极的材料可以选自氧化铟锡(ITO)或其他低温半导体材料中的任意一种或多种。
在本申请实施例中，如图3A和图4A所示，所述半导体器件还可以包括内部支撑层4，内部支撑层4设置在沿第一方向相邻的两个半导体层11之间，配置为对半导体层11提供支撑。
在本申请实施例中，如图3A和图4A所示，内部支撑层4可以位于位线300两侧，或者如图3A和图4A4所示，可以位于位线300两侧和存储单元隔离柱3两侧。当位线300两侧和存储单元隔离柱3两侧均设置有内部支撑层4时，可以对半导体层11提供更牢固的支撑。
在本申请实施例中，所述内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为氮化硅(例如，SiN)。
图5A为本申请另一示例性实施例的半导体器件的存储区的主视剖面结构示意图；图5B为本申请另一示例性实施例的半导体器件的存储区的俯视结构示意图。如图5A和图5B所示，在本申请示例性实施例中，所述半导体层、所述位线和所述字线之间的空白空间中可以填充有隔离材料5。
在本申请实施例中，所述隔离材料可以选自SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
在本申请实施例中，所述第一选通晶体管和所述第二选通晶体管可以为CMOS晶体管。
图6A为本申请示例性实施例的半导体器件的外围电路区的主视剖面结构示意图；图6B为本申请示例性实施例的半导体器件的外围电路区的俯视结构示意图。在本申请实施例中，如图3A、图3B、图6A和图6B所示，外围电路区A可以包括外围电路500、金属接触层600和金属互连层700；外围电路500可以设置在衬底100一侧，包括第一选通晶体管组和第二选通晶体管组，第一选通晶体管组包括至少一个第一选通晶体管501，每个第一选通晶体管501均与一条位线300电连接，第二选通晶体管组包括至少一个第二选通晶体管502，每个第二选通晶体管502均与一条字线400电连接；金属接触层600设置在外围电路500远离衬底100的一侧，金属互连层700设置在金属接触层600远离衬底100的一侧，金属接触层600可以包括金属接触柱和绝缘介质，金属接触柱可以包括第一金属接触柱601和第二金属接触柱602，金属互连层700可以包括金属线和绝缘介质，金属线可以包括第一金属线701和第二金属线702；第一金属线701的一端与存储区B的位线300电连接，第一金属线701的另一端通过第一金属接触柱601与第一选通晶体管501电连接，第二金属线702的一端与存储区B的字线400电连接，第二金属线702的另一端通过第二金属接触柱602与第二选通晶体管502电连接。
在本申请实施例中，如图6A和图6B所示，第一选通晶体管501和第二选通晶体管502可以并列设置在同一个平面上。
在本申请实施例中，所述金属线的材料可以选自铜和铝中的任意一种或多种，例如，可以为铜；所述金属接触柱的材料可以选自钨和钼中的任意一种或多种，例如，可以为钨。
在本申请实施例中，所述第一选通晶体管与所述位线一一对应得电连接，所述第二选通晶体管与所述字线一一对应得电连接。
在本申请实施例中，如图6A和图6B所示，第一选通晶体管501和第二选通晶体管502并排设置在衬底100一侧，并且第一选通晶体管501与衬底100之间还可以设置有第一型阱503，第二选通晶体管502与衬底100之间还可以设置有第二型阱504；第一选通晶体管501可以包括第一源极5011、第一漏极5012、设置在第一源极5011和第一漏极5012之间的第一沟道5013、设置在第一沟道5013一侧的第一栅极5014，第一源极5011和第一漏极5012的材料相同，可以均为N型半导体材料或P型半导体材料，第一沟道5013和第一型阱503的材料相同，可以均为P型半导体材料或N型半导体材料，但第一源极5011、第一漏极5012与第一沟道5013、第一型阱503的材料不同；第一沟道5013与第一栅极5014之间还可以设置有第一栅极绝缘层(或叫栅极氧化层，图中未示)；第二选通晶体管502包括第二源极5021、第二漏极5022、设置在第二源极5021和第二漏极5022之间的第二沟道5023、设置在第二沟道5023一侧的第二栅极5024，第二源极5021和第二漏极5022的材料相同，可以均为P型半导体材料或N型半导体材料，第二沟道5023和第二型阱504的材料相同，可以均为N型半导体材料或P型半导体材料，但第二源极5021、第二漏极5022与第二沟道5023、第二型阱504的材料不同；第二沟道5023与第二栅极5024之间还可以设置有第二栅极绝缘层(或叫栅极氧化层，图中未示)。
在本申请实施例中，所述外围电路区还可以包括第三晶体管，所述第三晶体管可以与所述第一选通晶体管和所述第二选通晶体管设置在同一平面上。
在本申请实施例中，所述半导体器件可以为动态随机存取存储器(DRAM)。
本申请实施例还提供一种半导体器件的制造方法。如上所述本申请实施例提供的半导体器件可以通过该制造方法得到。
图7为本申请实施例的半导体器件的制造方法的工艺流程图。如图7所示，所述制造方法可以包括：
S10：在衬底一侧设置外围电路，形成外围电路区；
S20：在所述外围电路远离所述衬底的一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由牺牲层和沟道层组成的复合层；
S30：在多个所述复合层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
S40：去除牺牲层，剩余的沟道层形成多个沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层依次包括源极区、沟道区和漏极区；
S50：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
S60：在所述半导体层的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
S70：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得所述多个半导体层的所述源极区共用一条位线，得到存储区；
S80：将所述存储区的电路和所述外围电路区的电路电连接。
在本申请实施例中，步骤S30可以包括：
S31：在多个所述复合层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
任选地，S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
例如，在本申请示例性实施例中，
i)步骤S30可以包括：
S31：在多个所述复合层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料；
或者，ii)步骤S30可以包括：
S31：在多个所述复合层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽和位线槽；
S32：沿第二方向对所述位线槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S33：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S34：在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料。
在本申请实施例中，步骤S50可以包括：
S51：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
任选地，S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的位于不同层的多条字线呈现出阶梯状；
任选地，S53：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
例如，在本申请示例性实施例中，i)步骤S50可以包括：
S51：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
或者，ii)步骤S50可以包括：
S51：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的位于不同层的多条字线呈现出阶梯状；
或者，iii)步骤S50可以包括：
S51：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
S53：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开；
或者，iiii)步骤S50可以包括：
S51：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
S52：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的位于不同层的多条字线呈现出阶梯状；
S53：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
在本申请实施例中，步骤S70可以包括：
S71：去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得所述多个半导体层的所述源极区共用一条位线；
S72：在所述半导体层、所述位线和所述字线之间的空白空间中填充隔离材料，得到存储区。
在本申请实施例中，步骤S10可以包括：
S11：在所述衬底一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管，所述第二选通晶体管组包括至少一个第二选通晶体管，所述金属接触柱包括第一金属接触柱和第二金属接触柱，所述金属线包括第一金属线和第二金属线；
S12：将所述第一金属线的一端通过所述第一金属接触柱与所述第一选通晶体管电连接，将所述第二金属线的一端通过所述第二金属接触柱与所述第二选通晶体管电连接，得到所述外围电路区。
在本申请实施例中，步骤S80可以包括：将所述第一金属线远离所述第一金属接触柱的一端与所述位线电连接，将所述第二金属线远离所述第二金属接触柱的一端与所述字线电连接；
步骤S30还包括使所述位线槽与所述第一金属线对齐；步骤S50还包括使所述栅极与所述第二金属线对齐。
图8-1A至图8-5B为本申请示例性实施例的半导体器件的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图。如图8-1A至图8-5B和图3A至图5B所示，在示例性实施例中，所述半导体器件的制造方法可以包括：
S11：在衬底100一侧依次设置外围电路500、带有金属接触柱的金属接触层600和带有金属线的金属互连层700，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管501，所述第二选通晶体管组包括至少一个第二选通晶体管502，所述金属接触柱包括第一金属接触柱601和第二金属接触柱602，所述金属线包括第一金属线701和第二金属线702；
S12：将第一金属线701的一端通过第一金属接触柱601与第一选通晶体管501电连接，将第二金属线702的一端通过第二金属接触柱602与第二选通晶体管502电连接，得到如图6A和图6B所示的外围电路区A；
S20：在外围电路区A的金属互连层700远离所述衬底100的一侧按照牺牲层800和沟道层11’交错的顺序沿第一方向堆叠设置多个由牺牲层800和沟道层11’组成的复合层，得到如图8-1A和图8-1B所示的中间品；
S31：在多个由牺牲层800和沟道层11’组成的复合层中定义出存储单元区1’，并沿第一方向间隔刻蚀出存储单元隔离槽3’和位线槽300’；
S32：沿第二方向对所述位线槽300’与所述牺牲层800对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑层4；
S33：沿第二方向对所述存储单元隔离槽3’与所述牺牲层800对应的部分进行侧边刻蚀，得到内部支撑槽4’，在所述内部支撑槽4’中填充内部支撑层4；
S34：在所述存储单元隔离槽3’中填充存储单元隔离柱3和在所述位线槽300’中填充隔离材料5，得到如图8-2A和图8-2B所示的中间品；
S40：去除牺牲层800，剩余的沟道层11’形成多个沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层11，所述半导体层11包括源极区111和漏极区113、以及位于源极区111和漏极区113之间的沟道区112，得到如图8-3A和图8-3B所示的中间品；
S51：在半导体层11的沟道区112四周依次设置环绕所述沟道区112的栅极绝缘层(图中未示)和栅极12，得半导体层11和栅极12组成晶体管10；以及，在第三方向上排列的半导体层11有一个，使这一个半导体层11上的栅极12作为字线400；或者，在第三方向上排列的半导体层11有多个，使在第三方向上排列的多个半导体层11上的栅极12在第三方向上连接在一起形成字线400；
S52：将沿第一方向排列的多条字线400设置为不同的长度，使得沿第一方向排列的位于不同层的多条字线400呈现出阶梯状；
S53：在沿第一方向上相邻的两个半导体层11之间设置层间隔离层2，从而将沿第一方向上相邻的两条半导体层11上的栅极12隔离开，得到如图8-4A和图8-4B所示的中间品；
S60：在半导体层11的漏极区113远离沟道区112一端的四周依次设置环绕漏极区113一端的第一电极板21、介电质层23和第二电极板22，第一电极板21、介电质层23和第二电极板22组成电容器20，得到如图8-5A和图8-5B所示的中间品；
S71：去除位线槽300’中的隔离材料，在位线槽300’中填充位线材料，形成沿第一方向延伸的位线300，将位线300和与该位线300相接触的多个半导体层11的源极区111连接，使得多个半导体层11的源极区111共用该一条位线300，得到如图4A和图4B所示的存储区；
S72：在半导体层11、位线300和字线400之间的空白空间中填充隔离材料，得到如图5A和图5B所示的存储区；
S80：将第一金属线701远离第一金属接触柱601的一端与位线300电连接，将第二金属线702远离第二金属接触柱602的一端与字线400电连接，得到如图3A和图3B所示的半导体器件。
在本申请实施例中，步骤S10中可以通过传统的CMOS工艺形成所述第一选通晶体管和所述第二选通晶体管，然后在所述外围电路上制作金属接触层和金属互连层。所述金属接触层可以由金属接触柱和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属接触柱。所述金属互连层可以由金属线和绝缘介质形成，可以先设置整层的绝缘介质，然后在绝缘介质中开设通孔并填充金属形成所述金属线。整层的绝缘介质可以采用原子层沉积(Atomic layer deposition,ALD)工艺形成。
在本申请实施例中，步骤S20可以包括采用ALD工艺设置牺牲层和沟道层。
在本申请实施例中，所述牺牲层的材料可以选自掺铝氧化锌(Aluminum-dopedZinc Oxide,AZO)等具有相似性质的其他导电材料中的任意一种或多种。所述牺牲层的厚度可以为30nm-50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。
在本申请实施例中，步骤S31中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成沿第三方向排列并沿第二方向延伸的沟槽从而将多个牺牲层/沟道层在第三方向上形成隔离，得到存储单元区。
在本申请实施例中，步骤S32或S33中，可以通过湿法刻蚀对所述位线槽或所述存储单元隔离槽的与所述牺牲层对应的部分进行侧边刻蚀。
在本申请实施例中，步骤S32或S33中，可以通过ALD工艺在所述内部支撑层槽中填充内部支撑层，例如，可以通过ALD工艺在所述内部支撑层槽中填充SiN，形成内部支撑层。
在本申请实施例中，步骤S34中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱和在所述位线槽中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽和所述位线槽中形成氧化硅薄膜。
在本申请实施例中，步骤S40中可以通过刻蚀法、选择超高牺牲层/沟道层刻蚀比将牺牲层刻蚀掉而保留沟道层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。
在本申请实施例中，步骤S52中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。
在本申请实施例中，步骤S53中可以通过ALD或化学气相沉积(Chemical VaporDeposition,CVD)工艺设置层间隔离层，例如，可以通过ALD或CVD工艺填充SiO2，形成层间隔离层。
在本申请实施例中，步骤S72中可以通过SOD、HDP或HARP工艺在空白空间中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在空白空间中形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。
本申请实施例还提供另一种半导体器件的制造方法，如上所述本申请实施例提供的半导体器件可以通过该制造方法得到。所述制造方法包括：
S10’：在衬底一侧设置外围电路，形成外围电路区；
S20’：在所述外围电路远离所述衬底的一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由牺牲层和沟道层组成的复合层；
S30’：在多个所述复合层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽(不刻蚀位线槽)，以及在所述存储单元隔离槽中填充存储单元隔离柱；
S40’：去除牺牲层，剩余的沟道层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层依次包括源极区、沟道区和漏极区；
S50’：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
S60’：在所述半导体层的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
S70’：在沿第一方向排列的多个半导体层的位线区开设贯通所述半导体层的位线槽，在所述位线槽中和沿第一方向排列的多个半导体层的位线槽之间填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得所述多个半导体层的所述源极区共用一条位线，得到存储区；
S80’：将所述存储区的电路和所述外围电路区的电路电连接。
在本申请实施例中，步骤S10’可以包括：
S11’：在所述衬底一侧依次设置外围电路、带有金属接触柱的金属接触层、带有金属线的金属互连层，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管，所述第二选通晶体管组包括至少一个第二选通晶体管，所述金属接触柱包括第一金属接触柱和第二金属接触柱，所述金属线包括第一金属线和第二金属线；
S12’：将所述第一金属线的一端通过所述第一金属接触柱与所述第一选通晶体管电连接，将所述第二金属线的一端通过所述第二金属接触柱与所述第二选通晶体管电连接，得到所述外围电路区。
在本申请实施例中，步骤S30’包括：
S31’：在多个所述复合层中定义出存储单元区，并沿第一方向间隔刻蚀出存储单元隔离槽；
S32’：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；
S33’：在所述存储单元隔离槽中填充存储单元隔离柱。
在本申请实施例中，步骤S50’可以包括：
S51’：在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
任选地，S52’：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的位于不同层的多条字线呈现出阶梯状；
任选地，S53’：在沿第一方向上相邻的两个半导体层之间设置层间隔离层，从而将沿第一方向上相邻的两条半导体层上的栅极隔离开。
在本申请实施例中，步骤S80’可以包括：将所述第一金属线远离所述第一金属接触柱的一端与所述位线电连接，将所述第二金属线远离所述第二金属接触柱的一端与所述字线电连接；
步骤S50’还包括使所述栅极与所述第二金属线对齐；步骤S70’还包括使所述位线槽与所述第一金属线对齐。
本申请实施例还提供一种电子设备，包括如上所述的半导体器件。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
在本申请中的描述中，需要说明的是，术语“上”、“下”、“一侧”、“另一侧”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的结构具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，除非另有明确的规定和限定，术语“连接”、“设置”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；术语“连接”、“设置”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
在衬底一侧设置外围电路，形成外围电路区；
在所述外围电路远离所述衬底的一侧按照牺牲层和沟道层交错的顺序沿第一方向堆叠设置多个由牺牲层和沟道层组成的复合层；
在多个所述复合层中定义出存储单元区，并沿第一方向刻蚀出位线槽，以及在所述位线槽中填充隔离材料；
去除牺牲层，剩余的沟道层形成多个沿第一方向和第三方向阵列排列并且沿第二方向延伸的半导体层，所述半导体层依次包括源极区、沟道区和漏极区；
在所述半导体层的沟道区四周依次设置环绕所述沟道区的栅极绝缘层和栅极，所述半导体层和所述栅极组成晶体管；以及，在第三方向上排列的半导体层有一个，使这一个半导体层上的栅极作为字线；或者，在第三方向上排列的半导体层有多个，使在第三方向上排列的多个半导体层上的栅极在第三方向上连接在一起形成字线；
在所述半导体层的漏极区远离所述沟道区一端的四周依次设置环绕所述漏极区一端的第一电极板、介电质层和第二电极板，所述第一电极板、所述介电质层和所述第二电极板组成电容器；
去除所述位线槽中的隔离材料，在所述位线槽中填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多个半导体层的所述源极区连接，使得所述多个半导体层的所述源极区共用一条位线，得到存储区；
将所述存储区的电路和所述外围电路区的电路电连接。
2.一种半导体器件，其特征在于，通过根据权利要求1所述的制造方法得到，所述半导体器件包括：衬底、依次层叠设置在所述衬底一侧的外围电路区和存储区，所述外围电路区的电路和所述存储区的电路电连接；
所述存储区包括：
沿第一方向延伸的多个存储单元列，每个所述存储单元列均由沿第一方向堆叠设置在所述衬底一侧的多个存储单元形成，多个所述存储单元列沿第二方向和第三方向排列形成阵列；
每个所述存储单元包括晶体管和电容器，所述晶体管包括半导体层和栅极，所述半导体层沿第二方向延伸并且依次包括源极区、沟道区和漏极区；所述栅极环绕在所述沟道区四周，并且所述栅极与所述沟道区之间设置有栅极绝缘层；
所述电容器包括第一电极板、第二电极板以及设置在所述第一电极板和所述第二电极板之间的介电质层，所述第一电极板、所述介电质层和所述第二电极板依次环绕在所述漏极区远离所述沟道区一端的四周；
多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
多条沿第三方向延伸的字线，其中，所述存储区在第三方向上设置有一个存储单元列，每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述存储区在第三方向上设置有多个存储单元列，每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成；
所述外围电路区包括外围电路，所述外围电路包括第一选通晶体管组和第二选通晶体管组，所述第一选通晶体管组包括至少一个第一选通晶体管，每个所述第一选通晶体管均与一条所述位线电连接，所述第二选通晶体管组包括至少一个第二选通晶体管，每个所述第二选通晶体管均与一条所述字线电连接。
3.根据权利要求2所述的半导体器件，其中，沿第一方向排列的多条字线的长度不同，沿第一方向排列的位于不同层的多条字线形成阶梯状。
4.根据权利要求2所述的半导体器件，其中，所述半导体层的材料为金属氧化物半导体材料，所述字线的材料为金属氧化物导体材料。
5.根据权利要求2所述的半导体器件，其中，所述第一电极板为内电极板，所述第二电极板为外电极板，所述漏极区与所述内电极板相连接。
6.根据权利要求2-5中任一项所述的半导体器件，其中，所述存储单元列还包括层间隔离层，所述层间隔离层设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
7.根据权利要求2-5中任一项所述的半导体器件，还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。
8.根据权利要求2-5中任一项所述的半导体器件，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体层之间，配置为对所述半导体层提供支撑。
9.根据权利要求2-5中任一项所述的半导体器件，其中，所述外围电路区还包括金属接触层和金属互连层；所述外围电路设置在所述衬底一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触层中设置有金属接触柱，所述金属互连层设置在所述金属接触层远离所述衬底的一侧，所述金属互连层中设置有金属线；所述存储单元列设置在所述金属互连层远离所述衬底的一侧；所述金属线包括第一金属线和第二金属线，所述金属接触柱包括第一金属接触柱和第二金属接触柱，所述第一金属线的一端与所述存储区的位线电连接，所述第一金属线的另一端通过所述第一金属接触柱与所述第一选通晶体管电连接，所述第二金属线的一端与所述存储区的字线电连接，所述第二金属线的另一端通过所述第二金属接触柱与所述第二选通晶体管电连接。
10.一种电子设备，其特征在于，包括根据权利要求2-9中任一项所述的半导体器件。
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