CN117979689A - 一种半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，属于半导体技术领域，所述半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；所述晶体管包括栅电极和半导体层；位线，沿着垂直所述衬底的方向延伸，与所述多个晶体管的多个所述半导体层连接；字线，沿平行所述衬底的第一方向延伸，包括在第一方向上分布的所述栅电极和连接电极，所述连接电极沿着所述第一方向延伸且与所述栅电极接触；所述半导体层为环形半导体层，所述环形半导体层的侧壁沿平行于所述衬底的第二方向延伸，所述栅电极环绕所述半导体层的外侧壁与所述半导体层绝缘，所述第一方向与所述第二方向交叉。所述半导体器件有利于提升器件密度。
Description
技术领域
本公开实施例涉及但不限于半导体技术领域的器件设计及其制造，尤指一种半导体器件及其制造方法、电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；所述晶体管包括栅电极和半导体层；
位线，沿着垂直所述衬底的方向延伸，与所述多个晶体管的多个所述半导体层连接；
字线，沿平行所述衬底的第一方向延伸，包括在所述第一方向上分布的所述栅电极和连接电极，所述连接电极沿着所述第一方向延伸且与所述栅电极接触；
所述半导体层为环形半导体层，所述环形半导体层的侧壁沿平行于所述衬底的第二方向延伸，所述栅电极环绕所述半导体层的外侧壁与所述半导体层绝缘，所述第一方向与所述第二方向交叉。
一些实施例中，所述半导体层包括在所述第二方向上相对的两个端部，所述位线与所述半导体层的其中一个端部、邻近所述端部的内侧壁、邻近所述端部的外侧壁至少之一接触。
一些实施例中，所述位线的侧壁设置有凸起，所述凸起伸入至所述半导体层的内侧壁与所述内侧壁连接。
一些实施例中，所述多个晶体管的多个半导体层之间通过第一绝缘层隔开。
一些实施例中，所述晶体管还包括第一源/漏电极，所述第一源/漏电极与所述环形半导体层的内侧壁接触，所述环形半导体层上位于所述第一源/漏电极与所述位线之间的区域为所述晶体管的沟道区域。
一些实施例中，所述环形半导体层的内侧壁包括第一源/漏电极接触区域和位线接触区域，所述沟道区域的环形半导体层的内侧壁围设的空间内填充有介质材料；
所述介质材料与所述半导体层的位线接触区域构成一个开口，所述位线的所述凸起填充于所述开口内；
所述介质材料与所述半导体层的第一源/漏电极接触区域构成一个孔，所述第一源/漏电极位于所述孔的内侧壁。
一些实施例中，所述第一源/漏电极在所述衬底的正投影位于所述栅电极在所述衬底的正投影外。
一些实施例中，所述栅电极在所述衬底的正投影与所述位线在衬底的正投影无交叠。
一些实施例中，所述半导体器件还包括：电容器，所述电容器包括第一极和第二极，所述第一极和所述第一源/漏电极共用同一电极；
所述第二极与所述第一源/漏电极通过介电层绝缘，所述第二极包括填充所述第一源/漏电极所在的孔的第一部分。
一些实施例中，所述半导体器件还包括：设置在沿垂直于所述衬底方向相邻的第一源/漏电极间的凹槽，且所述凹槽的开口背离所述位线，所述第二极还包括填充所述凹槽的第二部分；所述第二极的所述第一部分和所述第二部分为一体式结构。
一些实施例中，叠层的晶体管之间设置有第一绝缘层，所述第一源/漏电极临近的两个所述第一绝缘层内分别设置有所述凹槽，两个凹槽分别在所述第一绝缘层内朝向所述沟道区域的方向延伸，并延伸至所述栅电极的端部。
一些实施例中，所述半导体器件包括：沿垂直于所述衬底方向分布的多层存储单元阵列，每层存储单元阵列包括分别沿所述第一方向和所述第二方向分布的多行多列存储单元，所述存储单元包括所述晶体管和所述电容器，所述多个晶体管为不同层存储单元阵列中相同位置的多个晶体管，同一存储单元的所述晶体管和所述电容器沿着所述第二方向排布，位于同一行任意相邻的两个晶体管的栅电极通过所述连接电极连接。
一些实施例中，所述半导体器件包含堆叠的第一绝缘层和牺牲层，所述牺牲层为导电层，所述牺牲层上具有沿着第二方向延伸的通孔，所述通孔将所述牺牲层间隔为均在所述第一方向延伸的第一连接电极和第二连接电极，所述通孔的侧壁包含所述第一连接电极的端部、所述第二连接电极的端部以及相邻的两个所述第一绝缘层，所述栅电极形成于所述通孔的侧壁与所述第一连接电极和第二连接电极连接，所述半导体层形成在所述通孔的侧壁与所述栅电极绝缘。
一些实施例中，同一列存储单元中，每相邻两个晶体管相向而置，所述两个晶体管之间设置有一条位线，所述位线同时与所述两个晶体管的所述半导体层连接。
一些实施例中，同一行存储单元的多个半导体层分别连接到不同的位线。
一些实施例中，所述不同的位线位于同一个沟槽中且在第一方向间隔分布，相互绝缘。
本申请实施例提供一种半导体器件的制造方法，所述半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠，所述晶体管包括栅电极和半导体层；位线，沿着垂直所述衬底方向延伸；字线，包括所述栅电极和位于所述栅电极两侧的连接电极，所述制造方法包括：
在衬底上形成交替堆叠的第一绝缘层和牺牲层的堆叠结构，所述牺牲层为导电层；
在所述堆叠结构上形成多个沿第一方向延伸的沟槽，任意相邻两个沟槽之间的堆叠包含晶体管区，以及连接晶体管且沿着第一方向延伸的字线区，所述字线区包含所述晶体管区的栅电极区以及位于所述栅电极区两侧的两个连接区，所述连接区沿着第一方向延伸；所述两个连接区与所述沟槽之间具有贯通第一绝缘层和牺牲层并延伸到沟槽的隔离层；所述沟槽的隔离层露出所述晶体管区的第一绝缘层和牺牲层，遮挡所述两个连接区；
在两个所述沟槽内以所述隔离层为刻蚀阻挡层，刻蚀露出的各层牺牲层，使得晶体管区相邻两个沟槽之间的牺牲层被刻蚀形成通孔，所述通孔将所述牺牲层断开露出所述牺牲层的端部；
在各所述通孔内依次形成环绕通孔侧壁的栅电极，栅极绝缘层和半导体层，所述栅电极与被断开的所述牺牲层的端部连接。
一些实施例中，在各所述通孔内依次形成环绕通孔侧壁的栅电极包括：沉积覆盖每个所述通孔的侧壁和两个所述沟槽的栅电极薄膜；干法刻蚀去除覆盖在两个所述沟槽的栅电极薄膜，使得不同的晶体管的栅电极薄膜之间断开。
一些实施例中，在各所述通孔内依次形成环绕通孔侧壁的栅极绝缘层和半导体层包括：
在形成有相互断开的栅电极薄膜后，依次沉积覆盖每个所述通孔的侧壁和两个所述沟槽的栅绝缘薄膜、半导体薄膜、介质薄膜，所述介质薄膜填充所述通孔；
干法刻蚀去除两个所述沟槽内的介质薄膜和半导体薄膜，使得不同晶体管的半导体薄膜断开，保留的半导体薄膜为所述晶体管的半导体层。
一些实施例中，所述制造方法还包括：在其中一个所述沟槽内填充介质层，图案化所述介质层形成多个第一方向间隔且在垂直衬底的方向延伸的位线沟槽，所述位线沟槽露出所述通孔的端部，在位线沟槽内横向回刻所述通孔内的介质薄膜，露出所述半导体层的内侧壁作为位线接触区域，在所述位线沟槽内填充导电材料形成与所述半导体层的内侧壁连接的位线。
一些实施例中，形成所述位线后，还包括：在另一个所述沟槽内湿法刻蚀所述通孔内的栅电极薄膜，形成所述栅电极；
所述方法还包括：形成所述栅电极之后在所述另一个所述沟槽内回刻所述通孔内的介质薄膜直到靠近所述栅电极的端部，形成孔；在去除的介质薄膜露出的半导体层的内侧壁上形成导电层，所述导电层为电容器的第一极；在形成有所述第一极的孔的内侧壁形成与第一极绝缘的第二极。
一些实施例中，在形成所述通孔时，所述字线区的牺牲层被所述通孔间隔，作为所述字线的连接电极。
本申请实施例提供一种电子设备，包括上述任一实施例提供的半导体器件，或者，包括所述的半导体器件的制造方法形成的半导体器件。
本申请实施例提供的半导体器件，设计结构易于实现较高密度的器件集成。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1A为一示例性实施例提供半导体器件的俯视图，图1B为沿图1A中BB方向的截面图，图1C为沿图1A中CC方向的截面图；图1D为另一示例性实施例提供的半导体器件的BB方向的截面图；
图2A为另一示例性实施例提供的替换牺牲层后的俯视图；图2B为沿图2A中AA方向的截面图；图2C为沿图2A中BB方向的截面图；图2D为沿图2A中CC方向的截面图；
图3A为一示例性实施例提供的形成多个堆叠结构后的俯视图；图3B为沿图3A中AA方向的截面图；
图4A为一示例性实施例提供的形成预设图形后的俯视图；图4B为沿图4A中AA方向的截面图；
图5A为一示例性实施例提供的形成第二沟槽和第三沟槽后的俯视图；图5B为沿图5A中AA方向的截面图；
图6A为一示例性实施例提供的横向刻蚀牺牲层后的俯视图；图6B为沿图6A中BB方向的截面图；
图7A为一示例性实施例提供的形成栅电极和第一虚设层后的俯视图；图7B为沿图7A中BB方向的截面图；
图8A为一示例性实施例提供的断开栅电极和去除第一虚设层后的俯视图；图8B为沿图8A中BB方向的截面图；
图9A为一示例性实施例提供的形成栅极绝缘层、半导体层和第三绝缘层后的俯视图；图9B为沿图9A中BB方向的截面图；
图10A为一示例性实施例提供的断开半导体层后的俯视图；图10B为沿图10A中BB方向的截面图；
图11A为一示例性实施例提供的形成位线后的俯视图；图11B为沿图11A中BB方向的截面图；
图12A为一示例性实施例提供的刻蚀去除位于电容区的栅电极后的俯视图；图12B为沿图12A中BB方向的截面图；
图13A为一示例性实施例提供的暴露半导体层后的俯视图；图13B为沿图13A中BB方向的截面图；
图14A为一示例性实施例提供的形成第一源/漏电极和第二虚设层后的俯视图；图14B为沿图14A中BB方向的截面图；
图15A为一示例性实施例提供的断开第一源/漏电极后的俯视图；图15B为沿图15A中BB方向的截面图；
图16A为一示例性实施例提供的形成介电层和第二极后的俯视图；图16B为沿图16A中CC方向的截面图；
图17为一示例性实施例提供的替换牺牲层后的俯视图；
图18A为另一示例性实施例提供的半导体器件的暴露半导体层后截面示意图；
图18B为另一示例性实施例提供的半导体器件的截面示意图；
图19A为一示例性实施例提供的断开半导体层后的俯视图，图19B为沿图19A中BB方向的截面图；
图20A为一示例性实施例提供的形成位线后的俯视图，图20B为沿图20A中BB方向的截面图；
图21A为一示例性实施例提供的暴露第三沟槽后的俯视图，图21B为沿图21A中BB方向的截面图；
图22A为一示例性实施例提供的刻蚀去除位于电容区的栅电极和第一绝缘层后的俯视图，图22B为沿图22A中BB方向的截面图；
图23A为一示例性实施例提供的形成第三虚设层后的俯视图，图23B为沿图23A中BB方向的截面图；
图24A为一示例性实施例提供的暴露半导体层后的俯视图；图24B为沿图24A中BB方向的截面图；
图25A为一示例性实施例提供的形成第一源/漏电极和第二虚设层后的俯视图；图25B为沿图25A中BB方向的截面图；
图26A为一示例性实施例提供的断开第一源/漏电极后的俯视图；图26B为沿图26A中BB方向的截面图；图26C为图26B中区域400的放大图；
图27A为一示例性实施例提供的刻蚀去除第二虚设层和第三虚设层后的俯视图；图27B为沿图27A中BB方向的截面图；
图28A为一示例性实施例提供的形成介电层和第二极后的俯视图；图28B为沿图28A中CC方向的截面图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一源/漏电极为漏电极、第二源/漏电极为源电极，或者可以是第一源/漏电极为源电极、第二源/漏电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开实施例中“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
图1A为一示例性实施例提供半导体器件的横截面示意图或俯视图，图1B为沿图1A中BB方向的截面图，图1C为沿图1A中CC方向的截面图。如图1A至图1C所示，本公开实施例提供一种半导体器件，所述半导体器件可以包括设置在衬底1上垂直堆叠的多层存储单元阵列，所述存储单元阵列可以包括多条位线30、多条字线40和多个存储单元，所述多个存储单元可以沿第一方向X和第二方向Y阵列分布。所述位线30可以沿垂直于所述衬底1方向延伸，所述字线40可以沿平行衬底的平面内的第一方向X延伸，同层的多条字线40可以沿第二方向Y间隔分布，不同层的字线40可以堆叠设置在衬底1上沿着同一方向延伸且彼此间隔。所述第一方向X和第二方向Y交叉，如90度交叉。
所述存储单元可以是1T存储单元，或包含读晶体管和写晶体管的2T存储单元，比如2T0C或2T1C等存储单元。1T存储单元可以是FeFET铁电存储器，即包含一个晶体管且该晶体管的栅极绝缘层为铁电层。1T存储单元可以是1T1C存储单元。若存储单元为2T则本申请实施例所述的堆叠的晶体管可以是2T存储单元中的读晶体管或写晶体管在3D方向的堆叠。当然还可以是其他类型的存储单元，本申请不做具体限定。
上述各实施例中，半导体器件至少包含垂直衬底1方向堆叠的多个晶体管，每个所述晶体管可以包括栅电极26、第一源/漏电极51、第二源/漏电极52和半导体层23。第二源/漏电极52可以是位线30的一部分。
以多个晶体管为不同层存储单元阵列中的不同晶体管为例，不同层存储单元阵列在二维平面上相同位置的各晶体管的第二源/漏电极52可以为同一位线30的不同区域。栅电极26可以为字线40的一部分，沿第一方向X分布的同一行的晶体管的栅电极26可以是同一字线40的不同区域。同层同行的晶体管的栅电极26可以通过连接电极27连接形成沿第一方向X延伸的字线40。
一些实施例中，所述存储单元包括电容器，同一存储单元的所述晶体管和所述电容器可以沿第二方向Y排布，所述电容器可以包括第一极41和第二极42，以及设置在第一极41和第二极42之间的介电层43。第一源/漏电极51和第一极41可以为同一个电极。
在一些实施例中，同一层同一列的存储单元中，每两个存储单元为一个组周期性分布，每组的存储单元的晶体管相互靠近，电容器相互远离，该种方式可以使得相邻两个晶体管之间共用位线，即，每组存储单元共用一条位线30。可以理解为，每相邻两个晶体管相向而置，所述两个晶体管之间设置有一条位线30，所述位线30同时与所述两个晶体管的所述半导体层23连接。
图1A中示出了一组存储单元的晶体管的半导体层23连接到同一位线30。由于不同层相同位置的晶体管的半导体层23连接到同一位线30，此时，同一层沿第二方向Y相邻的两个存储单元连接到同一位线30。
在一些实施例中，同一行存储单元的多个半导体层23分别连接到不同的位线30，如图1A所示，沿第一方向X分布的同一行的存储单元的半导体层23连接到沿纵向延伸的不同的位线30，且与同一行的存储单元的半导体层23分别连接的多条位线30位于一个沟槽中，该沟槽沿第一方向X延伸，不同位线30在该沟槽中间隔排布。
在一些实施例中，不同的所述位线30位于不同的位线沟槽中，所述位线沟槽沿着垂直于衬底1方向延伸，不同的位线沟槽通过在所述沟槽中填充绝缘层再刻蚀开孔或槽形成，不同的位线沟槽在第一方向X间隔分布。
下面以包括相同位置的多个存储单元堆叠的半导体器件为例进行说明，且以存储单元为1T1C为例说明。
如图1A至图1C所示，本公开实施例提供一种半导体器件，所述半导体器件可以包括：
多个晶体管，分布于不同层沿着垂直衬底1方向堆叠；可以理解为多个晶体管在垂直于衬底1方向堆叠为一个垂直存储单元列，在垂直衬底1方向相互绝缘；
位线30，贯穿所述不同层沿着垂直所述衬底1方向延伸；一条所述位线30与所述多个晶体管连接；
所述晶体管包括栅电极26和半导体层23，所述半导体层23为沿平行于所述衬底1的第二方向Y延伸的环形半导体层，环形半导体层的侧壁沿着第二方向Y延伸；
所述栅电极26沿第二方向Y延伸且环绕所述半导体层23的外侧壁，栅电极26形成环形栅电极；环形栅电极的侧壁沿着第二方向Y延伸；所述半导体层23包括所述环形半导体层的内侧壁和外侧壁，以及，连接所述内侧壁和外侧壁的两个端面，一条所述位线30与所述多个晶体管的多个半导体层23同时连接；
字线40，沿平行所述衬底1的第一方向X延伸，包括在第一方向X上分布的所述栅电极26和连接电极27，所述连接电极27沿着所述第一方向X延伸且与所述栅电极26接触；以一行存储单元为例，一条字线40包括在第一方向X上交替分布的所述栅电极26和连接相邻栅电极26的连接电极27，每个所述连接电极27沿着所述第一方向X延伸与相邻的所述栅电极26接触。
本实施例提供的半导体器件，字线的栅电极环绕半导体层的外侧壁设置，且位线垂直衬底方向延伸，与位线平行衬底延伸的方案相比，由于堆叠的膜层的总厚度相对较小，位线之间的间隔相对较大，便于减小位线之间的耦合电容，减小位线的电容，有利于增大器件密度。
所述半导体器件包括沿垂直于衬底1方向堆叠的第一绝缘层10和第三绝缘层14，所述多个晶体管的多个半导体层23之间通过第一绝缘层10隔开。
如图1A，所述半导体器件可以包括多个间隔分布的存储单元区500。存储单元区500可以包括晶体管区501和电容区200。附图1A中标识的存储单元区500仅包含晶体管和电容器中与晶体管连接的电极区，不完全包含电容器的另一个电极所在的区域。
所述半导体层23分布在所述存储单元区500，所述半导体层23为沿第二方向Y延伸的环形半导体层，所述半导体层23环绕所述第三绝缘层14。第三绝缘层14为填充于环形半导体层23围设的孔内且位于沟道区域的材料，为介质材料。
在一些实施例中，堆叠的所述多个晶体管的多个半导体层23相互之间通过第一绝缘层10或栅极绝缘层断开确保不连接。即不同层的晶体管之间半导体层23物理上断开。
如图1B，所述晶体管还可以包括栅极绝缘层24，所述栅极绝缘层24环绕所述半导体层23的外侧壁，所述栅电极26环绕所述栅极绝缘层24的外侧壁。所述半导体层23和所述栅电极26的横截面均为闭合的环形，环形可以为矩形、正方形、圆形或椭圆形。本申请形成环形半导体层的通孔是通过刻蚀相邻第一绝缘层10之间的牺牲层实现的，因此，通孔的上下两个面为平面，通孔的其他两个面为湿法刻蚀牺牲层形成的形貌。
如图1B，所述环形的半导体层23的侧壁沿平行于衬底1方向的延伸，延伸方向上包括两个端部；还包括分别靠近两个端部的第一源/漏电极接触区域和位线接触区域，以及第一源/漏电极接触区域和位线接触区域之间的沟道区域，所述沟道区域的环形的半导体层23内填充有介质材料，即第三绝缘层14。所述第三绝缘层14延伸到所述位线30和所述第一源/漏电极51。
在一些实施例中，所述栅电极26可以分布在晶体管区501的沟道区域，不分布在电容区200。在一些实施例中，栅电极26可以延伸到第一源/漏电极接触区域，但不与电容器的第二极42有覆盖关系，避免与电容器形成较大的寄生电容。
在一些实施例中，所述位线30与所述半导体层23的其中一个端部、邻近所述端部的内侧壁、外侧壁至少之一连接或接触。
在一些实施例中，所述环形半导体层的内侧壁包括第一源/漏电极接触区域和位线接触区域，所述沟道区域的环形半导体层的内侧壁围设的空间内填充有介质材料；所述介质材料与所述半导体层23的位线接触区域构成一个开口，所述位线30的所述凸起填充于所述开口内；所述介质材料与所述半导体层23的第一源/漏电极接触区域构成一个孔，所述第一源/漏电极51位于所述孔的内侧壁。
如图1D所示，所述位线30的侧壁可以设置有凸起，该凸起伸入至所述半导体层23的内侧壁与所述内侧壁连接，该凸起还与介质材料形成的第三绝缘层14连接，即第三绝缘层14与位线接触区域的半导体层23构成一个开口，所述位线30的所述凸起位于所述开口内。如图1D所示，所述位线30可以与所述半导体层23靠近所述端面的内侧壁连接。本实施例中，凸起可以增加位线30与半导体层23的接触面积，可以减小接触电阻。但本公开实施例不限于此，在一些实施例中，所述位线30在所述衬底1的正投影与所述半导体层23在所述衬底1的正投影无交叠，即位线30无凸起，仅通过位线30的侧壁与所述半导体层23的端部连接。
在一些实施例中，所述位线30在所述衬底1的正投影与所述半导体层23在所述衬底1的正投影无交叠，所述栅电极26延伸到栅极绝缘层24与位线30绝缘，在所述衬底1的正投影与所述位线30在所述衬底1的正投影无交叠。本实施例提供的方案，可以减小栅电极26和位线30之间的耦合电容。
一些实施例中，所述位线30的所述凸起位于所述开口内，所述栅电极26延伸到栅极绝缘层24与位线30绝缘，实际制作过程中可能存在栅电极26与位线30上的凸起在衬底1上的投影有部分交叠。
在一些实施例中，所述位线30沿所述第一方向X的尺寸可以大于所述位线30沿所述第二方向Y的尺寸。相比位线30沿第二方向Y的尺寸大于沿第一方向X的尺寸的方案，相邻位线的耦合电容可以进一步缩小。
在一些实施例中，所述晶体管还可以包括第一源/漏电极51，所述第一源/漏电极51可以设置在环形的所述半导体层23的内侧壁，且与所述半导体层23的部分内侧壁连接，所述第一源/漏电极51设置在靠近环形的所述半导体层23远离位线30的一端部且位于环形的半导体层23的内侧壁。比如，与半导体层23位于电容区200的内侧壁连接。所述第一源/漏电极51与半导体层23的接触区域为第一源/漏电极接触区域，所述第一源/漏电极接触区域为所述半导体层23的内侧壁。所述第一源/漏电极51为中空且开口远离位线30筒状结构。所述第一源/漏电极51还与所述第三绝缘层14连接，即，所述第三绝缘层14与半导体层23的所述第一源/漏电极接触区域构成一个孔，所述第一源/漏电极51可以位于所述孔的内侧壁。
在一些实施例中，栅电极26在侧壁延伸方向有两个端，所述第一源/漏电极51可以设置在所述栅电极26远离所述位线30的一端。如图1A所示，栅电极26分布在晶体管区501，第一源/漏电极51分布在电容区200，位线30位于栅电极26背离第一源/漏电极51的一端。
在一些实施例中，所述第一源/漏电极51在所述衬底1的正投影位于所述栅电极26在所述衬底1的正投影外。比如，第一源/漏电极51与电容器的一个电极共用，栅电极26分布在晶体管区501的沟道区域，第一源/漏电极51分布在电容区200。本实施例提供的方案，栅电极26和第一源/漏电极51的正投影无交叠，可以减小栅电极26和第一源/漏电极51之间的耦合电容。
在一些实施例中，所述第一源/漏电极51在所述衬底1的正投影与所述栅电极26在所述衬底1的正投影可以存在交叠。比如，栅电极26在第二方向Y可以分布在整个存储单元区500，可以理解为，栅电极26可以环绕整个半导体层23的外侧壁，或者环绕半导体层23的沟道区域和第一源/漏电极51的接触区域延伸，覆盖全部或部分第一源/漏电极51的接触区域(简称第一源/漏电极接触区域)；第一源/漏电极51分布在电容区200，也就是分布在半导体层23的内侧壁，从沟道区域向半导体层23一端延伸直到延伸到半导体层23的端部。电容区200的第一极的长度与第一源/漏电极51伸入到环形的半导体层23的内侧壁的深度有关，该长度可以根据需求设置。
本实施例提供的方案，栅电极26延伸到电容区200覆盖半导体层23中第一源/漏电极51的接触区域，栅电极26可以对沿垂直于衬底1方向的相邻的第一源/漏电极51之间的信号进行屏蔽，减小沿垂直于衬底1方向相邻的第一源/漏电极51之间的耦合电容。
在一些实施例中，所述第一源/漏电极51可以设置有开口背离所述位线30的第一凹槽(也可以理解为孔)，比如，所述第一源/漏电极51为具有底部和侧壁的筒状；所述半导体器件还可以包括：电容器，所述电容器包括第二极42，所述第二极42包括第一部分和第二部分，所述第一部分与所述第一源/漏电极51通过介电层43绝缘且填充所述第一凹槽。此时，第一源/漏电极51也作为电容器的第一极41。第一源/漏电极51可以设置有开口背离所述位线30的第一凹槽，第一凹槽可以通过膜层沉积实现，比如，半导体层23设置在横向延伸的柱体上，柱体相对于半导体层23内缩形成腔体，腔体内侧壁沉积导电层，腔体内侧壁的导电层与半导体层23和柱体的端部接触，导电层依照腔体的形状形成第一凹槽。
在一些实施例中，所述半导体器件还可以包括：设置在沿垂直于所述衬底1方向相邻晶体管的第一源/漏电极51间的开口背离所述位线30的第二凹槽。每一个晶体管与相邻的两个晶体管之间形成两个第二凹槽。两个第二凹槽位于不同层的第一绝缘层内，不同层的第二凹槽仅在第一绝缘层内延伸，相互之间不连通，所述第二极42的第二部分填充所述第二凹槽，且所述第二凹槽在所述衬底1的正投影与所述第一源/漏电极51在所述衬底1的正投影存在交叠，且，填充在所述中空的第一源/漏电极51的第二极42的第一部分与填充在所述第二凹槽内的第二极42的第二部分连接且形成为一体式结构。
本实施例提供的方案，由于第二极42还设置在第二凹槽，第二极42可以对相邻的第一源/漏电极51进行屏蔽，减小相邻的第一源/漏电极51之间的耦合电容，提高器件稳定性。另外，相比第二极42只设置在第一极41的内侧壁，即第一凹槽内，第二极42还设置在第一极41的外侧壁，增大了电容值。
在一些实施例中，所述第二凹槽在所述衬底1的正投影与所述第一源/漏电极51在所述衬底1的正投影可以重叠。本实施例提供的方案，相比只有第一凹槽的方案，在增大电容的同时，无需额外增大电容器占用的衬底面积。比如，第一源/漏电极51在衬底1的正投影可以与所述电容区200重叠，所述第二凹槽在所述衬底1的正投影可以与所述电容区200重叠。且第二凹槽位于相邻两个晶体管之间的第一绝缘层内。所述第一凹槽和第二凹槽分别在所述第一绝缘层内朝向沟道区域延伸至所述栅电极26的端部。
在一些实施例中，所述第二凹槽的槽底延伸到所述栅电极26的端部，在纵向(垂直于衬底1方向)与所述栅电极26无交叠，所述介电层43还分布在所述第二凹槽内，所述第二极42通过所述介电层43与所述栅电极26绝缘。本实施例中，第二凹槽沿垂直于衬底1方向的侧壁暴露第一绝缘层10和栅电极26，介电层43覆盖第一绝缘层10和栅电极26。
所述第二凹槽是通过回刻所述第一绝缘层和栅电极得到，第二凹槽露出相邻两个晶体管的半导体层。
在一些实施例中，所述第二极42还填充沿第二方向Y相邻的存储单元之间贯穿所述不同层的沟槽。即，第二极42可以包括填充在沿第二方向Y相邻的两行存储单元之间贯穿所述不同层的沟槽的第三部分，该第三部分将不同层堆叠的电容器的第二极相连接。
在一些实施例中，所述栅电极26为环形电极，环形电极的侧壁上，不同区域的横截面大小不同，在与连接电极27接触的区域，有两个向外的凸起。相应地，半导体层23依照栅电极的形状形成类似的结构。
如图1A所示，栅电极26分布在晶体管区501，即，栅电极26在衬底1的正投影呈现晶体管区501的形状，栅电极26与连接电极27的连接的部位相对于不与连接电极27连接的部位向外突出，形成十字形的结构。但本公开实施例不限于此，栅电极26在衬底1的正投影可以为沿第一方向X宽度相同的直线形。
在一些实施例中，所述栅电极26沿第一方向X的最大距离小于所述第一源/漏电极51沿第一方向X的最大距离。即，晶体管区501沿第一方向X的最大尺寸小于电容区200沿第一方向X的最大尺寸。
在一些实施例中，所述半导体器件包含第一绝缘层10和牺牲层堆叠，所述牺牲层上具有横向沿着第二方向Y延伸的通孔，所述通孔将所述牺牲层间隔为均在第一方向X延伸的第一连接电极和第二连接电极；第一连接电极和第二连接电极沿着第一方向延伸的侧壁，以及侧壁两端的端部；通孔的侧壁包含所述第一连接电极的端部和所述第二连接电极的端部以及相邻的两个所述第一绝缘层；通孔的侧壁还包括第一方向X上依次排列的相邻两个第二绝缘层13的端部；
所述栅电极26位于所述通孔的各侧壁与所述第一连接电极和第二连接电极连接，所述栅极绝缘层24和所述半导体层23依次形成在所述通孔的各侧壁，所述介质材料填充在所述通孔中对应所述沟道区域的区域。
图2A至图2D为另一示例性实施例提供的半导体器件的示意图。该实施例中，存储单元包含1T1C，电容器的电极面积小于前一实施例中电容器的电极面积。如图2A至图2D所示，本实施例中，未设置第二凹槽，第二凹槽所在的区域填充第一绝缘膜层，比如依次堆叠的第一绝缘层10和栅极绝缘层24，栅极绝缘层24设置在第一绝缘层10靠近衬底1一侧。本实施例中，第二极42可以包括填充在沿第二方向Y相邻的两行存储单元之间贯穿所述不同层的沟槽的部分，以及，延伸到不同层的第一凹槽的部分。晶体管的结构可以参考前一实施例，不再赘述。
下面通过本实施例半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一示例性实施例中，图2A至图2D所示的半导体器件的制作过程可以包括：
101)形成堆叠结构；
所述形成堆叠结构可以包括：如图3B，提供衬底1，在所述衬底1上依次交替沉积牺牲层薄膜和第一绝缘薄膜，通过图案化工艺形成多个堆叠结构，在形成的所述多个堆叠结构上形成硬掩膜层9，如图3A和图3B所示，其中，图3A为一示例性实施例提供的形成多个堆叠结构后的俯视图，图3B为沿图3A中AA方向的截面图。如图3B所示，所述堆叠结构可以包括交替设置的牺牲层11和第一绝缘层10的堆叠，即在牺牲层11上设置第一绝缘层10形成一个堆叠结构，多个堆叠结构在垂直方向堆叠，多个堆叠结构理解为多个牺牲层和第一绝缘层交替循环分布。
可以理解的是，所述牺牲层并不代表一整层都需要牺牲去除，可以是至少部分区域牺牲。所述牺牲层可以是绝缘层或导电层。
在一些实施例中，衬底1可以是具有形成在其上的一个或多个层、结构或区域的半导体衬底。衬底可以是常规的硅衬底或包括半导体材料层的其他体衬底。
在一些实施例中，可以利用化学气相沉积方法沉积所述第一绝缘薄膜和牺牲层薄膜。
在一些实施例中，所述第一绝缘薄膜可以是low-K介质层，用于存储单元之间的隔离，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
在一些实施例中，所述牺牲层薄膜可以是导电材料或者不用于第一绝缘薄膜的非导电材料。所述牺牲层薄膜比如可以是如下导电材料：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；或者，可以是导电的金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟的氧化物(InO)等导电的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等导电的金属氮化物材料；或者，可以是掺杂后导电的多晶硅、硅、锗、硅锗等。
在一些实施例中，所述硬掩膜层9包括但不限于以下至少之一：碳、多晶硅、硅氧化物等。
图3B中示出的三个堆叠结构包括三层第一绝缘层10和三层牺牲层11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘层10和牺牲层11。
102)刻蚀所述多个堆叠结构，形成预设图形，包括：
如图4A所示的俯视图，刻蚀所述多个堆叠结构，形成贯穿所述多个堆叠结构的多个第一沟槽T1；所述各第一沟槽T1使得所述第一绝缘层10和牺牲层11形成预设图形；
每四个相邻的第一沟槽T1之间定义出一个存储单元区域，其中四个第一沟槽T1包含第一方向X间隔排列的两个一字形沟槽，和第一方向X间隔排布的两个T字形沟槽；
一个一字形沟槽和一个T字形沟槽在第二方向间隔排列，T字形沟槽包含第一方向X延伸的一字形沟槽以及第二方向Y延伸的沟槽，T字形沟槽中的一字形沟槽和一字形沟槽相邻；
上述提到的沟槽之间间隔设置，间隔区域为叠层分布的牺牲层11和第一绝缘层10。两个T字形沟槽之间的存在间隔区域、相邻的一字形沟槽和T字形沟槽之间存在间隔区域。换句话说，上述的四个沟槽之间的间隔区域为一体式分布，两个一字形沟槽与T字形沟槽相邻的区域之间为字线区域。相邻两组四个沟槽之间镜像分布。
上述结构特点还可以通过下面的内容理解：第一方向(x方向)间隔的两个第一沟槽T1之间为晶体管区域或存储单元区域；第二方向(y方向)间隔的两个第一沟槽T1之间为连接晶体管的栅极的连接区。
所述预设图形为与所述四个沟槽互补的图形，具体包括：如图4A所示，多个沿第一方向X延伸的字线区100、多个沿第一方向X间隔分布的电容区200，多个沿第一方向X延伸的隔离区300、字线区100包括多个连接区401和多个晶体管区501，多个连接区401被晶体管区501间隔，沿第一方向X间隔分布，所述字线区100、隔离区300、电容区200通过第一沟槽T1分隔；所述隔离区300包括多个位线区301；后续在位线区301形成位线30；
在各第一沟槽T1内沉积第二绝缘薄膜并磨平，形成填充所述第一沟槽T1的第二绝缘层13；所述第二绝缘层13可以和硬掩膜层9齐平。如图4A和图4B所示，其中，图4A为一示例性实施例提供的形成预设图形后的俯视图，图4B为沿图4A中AA方向的截面图。所述四个沟槽对应的各第二绝缘层13对后续形成的多个存储单元进行隔离。
在一些实施例中，所述第二绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
103)形成第二沟槽T2和第三沟槽T3，包括：
刻蚀如图4A所述多个堆叠结构，形成如图5A所示的贯穿所述多个堆叠结构的第二沟槽T2和第三沟槽T3，所述第二沟槽T2沿第一方向X延伸，所述第三沟槽T3沿第一方向X延伸，所述第二沟槽T2、第三沟槽T3沿第二方向Y间隔分布；所述第二沟槽T2露出填充在所述第一沟槽T1的第二绝缘层13、堆叠结构的第一绝缘层10和牺牲层11。所述第三沟槽T3露出填充在所述第一沟槽T1的第二绝缘层13、堆叠结构的第一绝缘层10和牺牲层11。
第二沟槽T2和第三沟槽T3之间包含一行存储单元，两个第三沟槽T3之间可以包含两行镜像分布的存储单元。第二沟槽T2和第三沟槽T3用于将相邻的不同行存储单元隔离，并在此区域形成共用的位线。另外，制作晶体管也需要在该第二沟槽T2和第三沟槽T3之间的牺牲层11开通孔，在通孔内依次沉积晶体管的栅电极、栅极绝缘层和半导体层等。
如图5A和图5B所示，其中，图5A为一示例性实施例提供的形成第二沟槽T2和第三沟槽T3后的俯视图，图5B为沿图5A中AA方向的截面图。后续可以通过在第二沟槽T2、第三沟槽T3内，以第一绝缘层和第二绝缘层为刻蚀阻挡层对牺牲层11进行湿法横向刻蚀。所述第二沟槽T2即隔离区301所在的区域。
104)横向刻蚀牺牲层11；
所述横向刻蚀牺牲层11包括：通过同时在所述第二沟槽T2和第三沟槽T3内进行湿法横向刻蚀所述牺牲层11，对第一绝缘层10之间以及第二绝缘层之间露出的牺牲层11回刻，直到去除第二沟槽T2和第三沟槽T3之间的牺牲层，形成与第二沟槽T2和第三沟槽T3连通的通孔K1；可以理解为去除位于所述电容区200、所述晶体管区501的牺牲层11，牺牲层11形成沿第一方向分布的多个彼此断开的连接子部111，所述连接子部111由晶体管区501间隔，如图6A和图6B所示，其中，图6A为一示例性实施例提供的横向刻蚀牺牲层11后的俯视图，图6B为沿图6A中BB方向的截面图。BB方向平行于AA方向。
在一些实施例中，在平行于衬底1的平面上，所述通孔K1的截面可以包括两部分，位于电容区200的第一部分和位于晶体管区501的第二部分，第一部分可以是方形等，第二部分可以是方形，或者第二部分为朝向连接电极的两个侧壁有朝向所述连接电极的凸起的结构。第二部分沿第一方向X的尺寸可以小于第一部分沿第一方向X的尺寸。图6A所示的通孔K1的形状仅为示例，可以是其他形状。
可以理解为通孔的第一部分位于两个T字形沟槽之间露出T字形沟槽的第二绝缘层13；
具体地，第一部分位于两个T字形沟槽的一字形区域(T字的横向部分)之外的区域，即位于沿着第二方向Y延伸的第二绝缘层13之间的区域。
第二部分为通孔中除去第一部分之外的部分。第二部分不仅包含两个断开的牺牲层11之间的部分，还包括相邻两个一字形沟槽的第二绝缘层13之间的部分，以及相邻两个T字形沟槽的一字形区域的第二绝缘层13之间的部分。
105)形成栅电极26和第一虚设层61；
所述形成栅电极26和第一虚设层61可以包括：在形成前述通孔K1、第二沟槽T2和第三沟槽T3的衬底1上依次沉积第一导电薄膜和第一虚设层薄膜，形成栅电极26和第一虚设层61，所述第一虚设层61填充所述第二沟槽T2、第三沟槽T3和所述通孔K1，如图7A和图7B所示，其中，图7A为一示例性实施例提供的形成栅电极26和第一虚设层61后的俯视图，图7B为沿图7A中BB方向的截面图。
在一示例性实施例中，可以通过原子层沉积(Atomic layer deposition，ALD)方法沉积所述第一导电薄膜和第一虚设层薄膜。
在一些实施例中，所述第一导电薄膜可以是如下导电材料：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟的氧化物(InO)等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
在一示例性实施例中，所述第一虚设层薄膜可以是SiN等绝缘层。
后续导电薄膜材料与第一导电薄膜类似，不再赘述。
106)断开不同晶体管的栅电极26和去除第一虚设层61；
所述断开栅电极26和去除第一虚设层61可以包括：干法刻蚀去除第二沟槽T2和第三沟槽T3中的第一虚设层61和栅电极26，此时，位于通孔K1的栅电极26被第一虚设层61保护。
横向刻蚀去除位于通孔K1内的第一虚设层61，此时，全部第一虚设层61均已被刻蚀掉，如图8A和图8B所示，其中，图8A为一示例性实施例提供的断开栅电极26和去除第一虚设层61后的俯视图，图8B为沿图8A中BB方向的截面图。
107)形成栅极绝缘层24、半导体层23和第三绝缘层14；
所述形成栅极绝缘层24、半导体层23和第三绝缘层14可以包括：在形成前述结构的衬底1上依次沉积栅极绝缘薄膜、半导体薄膜和第三绝缘薄膜(介质材料)，形成栅极绝缘层24、半导体层23和第三绝缘层14，所述第三绝缘层14填充所述第二沟槽T2、第三沟槽T3和所述通孔K1，如图9A和图9B所示，其中，图9A为一示例性实施例提供的形成栅极绝缘层24、半导体层23和第三绝缘层14后的俯视图，图9B为沿图9A中BB方向的截面图。
在一些实施例中，所述栅极绝缘层24的材料可以包含一层或多层High-K介质材料，也可以是low-K材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪(HfO2)、氧化铝(Al2O3)，铪铝氧化物(HfAlO)，铪镧氧化物(HfLaO)、锆的氧化物(ZrO2)等高K材料。
在本公开的示例性实施例中，所述半导体层23的材料可以为带隙小于1.65eV的硅或多晶硅等材料，或者，可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的一或多者：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓(InGaO)、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金(InAlZnO)、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10-15A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
在一些实施例中，所述第三绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
108)断开不同晶体管的半导体层23；
所述断开半导体层23可以包括：刻蚀去除位于第二沟槽T2和第三沟槽T3的侧壁和底壁的第三绝缘层14、半导体层23，以断开不同层的半导体层23，保留栅极绝缘层；在一些实施例中，可以通过干法刻蚀去除第二沟槽T2和第三沟槽T2中的第三绝缘层14和半导体层23，此时，不同层晶体管的半导体层之间物理断开。位于通孔K1的半导体层23被第三绝缘层14保护；
横向刻蚀第三绝缘层14的一部分露出半导体层的部分内侧壁，内侧壁和第三绝缘层14形成与第二沟槽T2连通的开口；使得第二沟槽T2位于第三绝缘层14的第二子沟槽的沿平行于BB方向的宽度d2扩大(大于第二沟槽T2位于第一绝缘层10的第一子沟槽的沿平行于BB方向的宽度d1)，从而使得后续形成的位线30与半导体层23的接触面积更大，如图10A和图10B所示，其中，图10A为一示例性实施例提供的断开半导体层23后的俯视图，图10B为沿图10A中BB方向的截面图。第三沟槽T3位于第三绝缘层14的子沟槽的沿平行于BB方向的宽度也可以扩大。但本公开实施例不限于此，在另一示例性实施例中，可以不横向刻蚀所述第三绝缘层14，或者，在步骤108中不横向刻蚀第三绝缘层14，在步骤109中横向刻蚀第三绝缘层14。
109)形成位线30；
所述形成位线30可以包括：在形成前述结构的衬底1上沉积第二导电薄膜，构图形成多条沿垂直于衬底1方向延伸的位线30和间隔相邻位线30的第四沟槽T4；所述位线30位于所述第二沟槽T2，与同一行的多个晶体管分别连接的所述多条位线30沿第一方向X间隔排列。
沉积第四绝缘薄膜，形成第四绝缘层15，所述第四绝缘层15填充所述第四沟槽T4和第三沟槽T3；
或者，在形成前述结构的衬底上沉积第四绝缘薄膜，形成第四绝缘层15，所述第四绝缘层15填充所述第二沟槽T2和第三沟槽T3；
对所述第四绝缘层15进行挖槽，形成多个间隔的位线沟槽，每个所述位线沟槽露出所述通孔K1的端部，在所述位线沟槽内横向回刻所述第四绝缘层15(步骤108中未横向刻蚀第三绝缘层14时，可以在此处横向刻蚀第三绝缘层14)，露出半导体层23的内侧壁，在所述多个位线沟槽沉积第二导电薄膜形成多条沿垂直于衬底1方向延伸的位线30，所述位线30位于所述位线沟槽，与同一行的多个晶体管分别连接的所述多条位线30沿第一方向X间隔排列。如图11A和图11B所示，其中，图11A为一示例性实施例提供的形成位线30后的俯视图，图11B为沿图11A中BB方向的截面图。
在一些实施例中，所述第四绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
110)刻蚀去除位于电容区200的通孔K1中的栅电极26；
不同层晶体管的栅电极断开后，栅极绝缘层沉积之前，所述刻蚀去除位于电容区200的通孔K1中的栅电极26可以包括：
干法刻蚀去除第三沟槽T3中的第四绝缘层15和栅极绝缘层24，暴露栅电极26朝向所述第三沟槽T3的侧壁；
湿法横向刻蚀去除位于电容区200的通孔K1中的栅电极26；电容区200在第二方向Y上从所述第三沟槽T3延伸到T形沟槽内的第二绝缘层13的横向延伸部分(T字的横向区域)，保留T形沟槽内的第二绝缘层13的横向延伸部分之间的栅电极26。
沉积栅极绝缘薄膜填充所述栅电极26被横向刻蚀的区域；但本公开实施例不限于此，可以沉积其他绝缘膜层填充所述栅电极26被横向刻蚀的区域。
沉积第五绝缘薄膜，形成填充所述第三沟槽T3的第五绝缘层16，如图12A和图12B所示，其中，图12A为一示例性实施例提供的刻蚀去除位于电容区200的栅电极26后的俯视图，图12B为沿图12A中BB方向的截面图。
在一些实施例中，所述第五绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
111)暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面；
所述暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面包括：刻蚀去除第三沟槽T3中的第五绝缘层16，以及，刻蚀去除位于电容区200的通孔K1中的第三绝缘层14，形成第一凹槽A1，从而暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面，如图13A和图13B所示，其中，图13A为一示例性实施例提供的暴露半导体层23后的俯视图，图13B为沿图13A中BB方向的截面图。可以看到，第三沟槽T3的底壁暴露出衬底1。
112)形成第一源/漏电极51和第二虚设层62；
所述形成第一源/漏电极51和第二虚设层62可以包括：在形成前述结构的衬底1上依次沉积第三导电薄膜和第二虚设层薄膜，形成第一源/漏电极51和第二虚设层62，所述第二虚设层62填充所述第三沟槽T3和所述第一凹槽A1，如图14A和图14B所示，其中，图14A为一示例性实施例提供的形成第一源/漏电极51和第二虚设层62后的俯视图，图14B为沿图14A中BB方向的截面图。该第一源/漏电极51也作为电容器的第一极41。
在一些实施例中，所述第二虚设层薄膜可以是SiN等。
113)断开不同晶体管的第一源/漏电极51；
所述断开不同晶体管的第一源/漏电极51可以包括：刻蚀去除第三沟槽T3侧壁和底壁的第二虚设层薄膜和第一源/漏电极51，以断开不同层的第一源/漏电极51；
横向刻蚀去除位于第一凹槽A1中的第二虚设层62，该第一凹槽A1可以理解为孔，如图15A和图15B所示，其中，图15A为一示例性实施例提供的断开第一源/漏电极51后的俯视图，图15B为沿图15A中BB方向的截面图。
在一些实施例中，可以通过干法刻蚀去除第三沟槽T3中的第二虚设层62和第一源/漏电极51。
114)形成介电层43和第二极42；
所述形成介电层43和第二极42可以包括：
在形成前述结构的衬底1上依次沉积介电层薄膜和第四导电薄膜，形成介电层43和第二极42，所述介电层43覆盖在所述第三沟槽T3的侧壁和底壁，以及所述第一凹槽A1的内侧壁，所述第二极42填充所述第三沟槽T3、所述第一凹槽A1，如图16A、图2C和图16B所示，其中，图16A为一示例性实施例提供的形成介电层43和第二极42后的俯视图，图16B为沿图16A中CC方向的截面图。
在一些实施例中，所述介电层43可以是High-K介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪(HfO2)、氧化铝(Al2O3)，铪铝氧化物(HfAlO)，铪镧氧化物(HfLaO)、锆的氧化物(ZrO2)等高K材料。
当牺牲层11为绝缘材料时，则将牺牲层11替换为导电材料，以连接同层的沿同一方向X分布的栅电极26，即执行下述步骤115)；当牺牲层11为导电材料时，连接子部111可以直接将同层的沿同一方向X分布的栅电极26连接起来，等同于前述实施例的连接电极27，无需执行步骤115)。
115)形成连接电极27；
所述形成连接电极27可以包括：刻蚀所述多个堆叠结构，形成贯穿所述多个堆叠结构的第五沟槽T5，所述第五沟槽T5暴露所述牺牲层11平行于第一方向X的侧壁，可以仅暴露一侧的侧壁，或者，暴露两侧侧壁；
湿法横向刻蚀去除所述牺牲层11(即刻蚀去除连接子部111)；
沉积第五导电薄膜，填充所述连接子部111所在的区域，刻蚀去除第五沟槽T5中的第五导电薄膜，形成连接电极27；所述连接电极27与栅电极26连接，同层同行的栅电极26通过连接电极27连接形成沿第一方向X分布的字线40；
沉积第六绝缘薄膜填充所述第五沟槽T5，形成如图17、图2B、图2C和图2D所示，其中，图17为一示例性实施例提供的形成连接电极27后的俯视图。
在一些实施例中，所述第六绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅(SiO2)等。
本实施例提供的半导体器件的制造方法，可以一次性形成多层存储单元的字线、半导体层，以及，一次性形成多层存储单元的位线，便于3D堆叠，且位线之间的间隔相对水平延伸的位线，可以控制为较大的距离，便于减小位线之间的耦合电容，增强器件性能。
在另一示例性实施例中，可以不执行步骤110)，不刻蚀去除位于电容区200的通孔K1中的栅电极26，该实施例中，执行步骤109)后，执行如下步骤：
110’)暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面；
所述暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面包括：刻蚀去除第三沟槽T3中的第四绝缘层15，以及，刻蚀去除位于电容区200的第三绝缘层14，形成第一凹槽A1，从而暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面，如图18A所示，18A为一示例性实施例提供的半导体器件暴露半导体层后沿BB方向的截面图。
111’)至114’)，类似步骤112)至步骤115)，形成第一源/漏电极51、介电层43、第二极42，连接电极27，包括：
在形成前述结构的衬底1上依次沉积第三导电薄膜和第二虚设层薄膜，形成第一源/漏电极51和第二虚设层62，所述第二虚设层62填充所述第三沟槽T3和所述第一凹槽A1；
刻蚀去除第三沟槽T3侧壁和底壁的第一源/漏电极51，以断开不同层的第一源/漏电极51，以及，刻蚀去除位于第三沟槽T3的第二虚设层62；
横向刻蚀去除位于第一凹槽A1中的第二虚设层62；
依次沉积介电层薄膜和第四导电薄膜，形成介电层43和第二极42，所述介电层43覆盖在所述第三沟槽T3的侧壁和底壁，以及所述第一凹槽A1的内侧壁，所述第二极42填充所述第三沟槽T3、所述第一凹槽A1；
替换连接子部111为连接电极27，形成如图18B所示的半导体器件。图18B为本实施例提供的半导体器件沿BB方向的截面图。本实施例中，栅电极26还分布在电容区200的通孔K1中，即栅电极26分布在整个存储单元区500，其余与前一实施例类似，不再赘述。本实施例提供的方案，栅电极26能对第一源/漏电极51进行屏蔽，减小沿垂直于衬底1方向相邻的第一源/漏电极51之间的耦合电容，提高器件稳定性。
在一示例性实施例中，图1A至图1C所示的半导体器件的制造过程可以包括：
201)～207)，同步骤101)～107)；
208)断开半导体层23；
所述断开半导体层23可以包括：刻蚀去除位于第二沟槽T2和第三沟槽T3的侧壁和底壁的半导体层23，以断开不同层的半导体层23，以及，刻蚀去除位于第二沟槽T2和第三沟槽T3的第三绝缘层14；在一些实施例中，可以通过干法刻蚀去除第二沟槽T2和第三沟槽T2中的半导体层23和第三绝缘层14，此时，不同层晶体管的半导体层之间断开。位于通孔K1的半导体层23被第三绝缘层14保护；如图19A和图19B所示，其中，图19A为一示例性实施例提供的断开半导体层23后的俯视图，图19B为沿图19A中BB方向的截面图。
本实施例中，第二沟槽T2位于第三绝缘层14的第二子沟槽的沿平行于BB方向的宽度d2等于第二沟槽T2位于第一绝缘层10的第一子沟槽的沿平行于BB方向的宽度d1。但本公开实施例不限于此，可以对第三绝缘层14进行横向刻蚀，使得第二沟槽T2位于第三绝缘层14的第二子沟槽的沿平行于BB方向的宽度d2可以大于第二沟槽T2位于第一绝缘层10的第一子沟槽的沿平行于BB方向的宽度d1，从而使得后续形成的位线30与半导体层23的接触面积更大。
209)形成位线30；
所述形成位线30可以包括：在形成前述结构的衬底1上沉积第二导电薄膜，构图形成多条沿垂直于衬底1方向延伸的位线30和间隔相邻位线30的第四沟槽T4；所述位线30位于所述第二沟槽T2，所述多条位线30沿第一方向X间隔排列。
沉积第四绝缘薄膜，形成第四绝缘层15，所述第四绝缘层15填充所述第四沟槽T4和第三沟槽T3；
或者，在形成前述结构的衬底上沉积第四绝缘薄膜，形成第四绝缘层15，所述第四绝缘层15填充所述第四沟槽T4和第三沟槽T3；
对所述第四绝缘层15进行挖槽，形成多个间隔的位线沟槽，每个所述位线沟槽位于一个所述通孔K1的端部，在所述位线沟槽内横向回刻所述第四绝缘层15，露出半导体层23的内侧壁，在所述多个位线沟槽沉积第二导电薄膜形成多条沿垂直于衬底1方向延伸的位线30，所述位线30位于所述位线沟槽，与同一行的多个晶体管分别连接的所述多条位线30沿第一方向X间隔排列。如图20A和图20B所示，其中，图20A为一示例性实施例提供的形成位线30后的俯视图，图20B为沿图20A中BB方向的截面图。
210)暴露第三沟槽T3；
所述暴露第三沟槽T3可以包括：刻蚀去除第三沟槽T3底壁和侧壁的第四绝缘层15和和栅极绝缘层24，暴露栅电极26朝向所述第三沟槽T3的侧壁和第一绝缘层10朝向所述第三沟槽T3的侧壁，如图21A和图21B所示，其中，图21A为一示例性实施例提供的暴露第三沟槽T3后的俯视图，图21B为沿图21A中BB方向的截面图。此时，第三沟槽T3中的膜层均被去除。可以通过干法刻蚀从顶层刻蚀至底层(停止在衬底1上)去除第三沟槽T3中的膜层。
211)刻蚀去除位于电容区200的通孔K1中的栅电极26和第一绝缘层10；
所述刻蚀去除位于电容区200的通孔K1中的栅电极26和第一绝缘层10可以包括：
湿法横向刻蚀去除位于电容区200的通孔K1中的栅电极26和第一绝缘层10，形成第二凹槽A2，刻蚀去除第二凹槽A2中的栅电极26，可以减小栅电极26和后续形成的第一源/漏电极51之间的耦合电容；后续电容器的第二极42可以沉积在第二凹槽A2中，从而增大电容器的电极面积；如图22A和图22B所示，其中，图22A为一示例性实施例提供的刻蚀去除位于电容区200的通孔K1中的栅电极26和第一绝缘层10后的俯视图，图22B为沿图22A中BB方向的截面图。
212)形成第三虚设层63；
所述形成第三虚设层63可以包括：在形成前述结构的衬底1上沉积第三虚设层薄膜，构图形成第三虚设层63，所述第三虚设层63填充第二凹槽A2，且不设置在所述第三沟槽T3中，如图23A和图23B所示，其中，图23A为一示例性实施例提供的形成第三虚设层63后的俯视图，图23B为沿图23A中BB方向的截面图。
在一些实施例中，所述第三虚设层薄膜可以是SiN等绝缘层。
213)暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面；
所述暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面包括：刻蚀去除位于电容区200的通孔K1中的第三绝缘层14，形成第一凹槽A1，从而暴露位于电容区200的通孔K1中的半导体层23远离栅极绝缘层24一侧的表面，如图24A和图24B所示，其中，图24A为一示例性实施例提供的暴露半导体层23后的俯视图，图24B为沿图24A中BB方向的截面图。
214)形成第一源/漏电极51和第二虚设层62；
所述形成第一源/漏电极51和第二虚设层62可以包括：在形成前述结构的衬底1上依次沉积第三导电薄膜和第二虚设层薄膜，形成第一源/漏电极51和第二虚设层62，所述第一源/漏电极51覆盖所述第三沟槽T3的侧壁和第一凹槽A1的内侧壁，所述第二虚设层62填充所述第三沟槽T3和所述第一凹槽A1，如图25A和图25B所示，其中，图25A为一示例性实施例提供的形成第一源/漏电极51和第二虚设层62后的俯视图，图25B为沿图25A中BB方向的截面图。该第一源/漏电极51也作为电容器的第一极41。
215)断开不同晶体管的第一源/漏电极51；
所述断开不同晶体管的第一源/漏电极51可以包括：刻蚀去除第三沟槽T3侧壁和底壁的第一源/漏电极51，以断开不同层的第一源/漏电极51，以及，刻蚀去除位于第三沟槽T3的第二虚设层62，如图26A、图26B和图26C所示，其中，图26A为一示例性实施例提供的断开第一源/漏电极51后的俯视图，图26B为沿图26A中BB方向的截面图，图26C为图26B中区域400的放大图。
在一些实施例中，可以通过干法刻蚀去除第三沟槽T3中的第二虚设层62和第一源/漏电极51。
216)刻蚀去除第二虚设层62和第三虚设层63；
所述刻蚀去除第二虚设层62和第三虚设层63可以包括：通过湿法横向刻蚀位于第一凹槽A1中的第二虚设层62，以及，位于第二凹槽A2的第三虚设层63，如图27A和图27B所示，其中，图27A为一示例性实施例提供的刻蚀去除第二虚设层62和第三虚设层63后的俯视图，图27B为沿图27A中BB方向的截面图。
217)形成介电层43和第二极42；
所述形成介电层43和第二极42可以包括：
在形成前述结构的衬底1上依次沉积介电层薄膜和第四导电薄膜，形成介电层43和第二极42，所述介电层43覆盖在所述第三沟槽T3的侧壁和底壁，所述第一凹槽A1的内侧壁，以及，所述第二凹槽A2的内侧壁，所述第二极42填充所述第三沟槽T3、所述第一凹槽A1和第二凹槽A2，如图28A、图1B和图28B所示，其中，图28A为一示例性实施例提供的形成介电层43和第二极42后的俯视图，图28B为沿图28A中CC方向的截面图。
当牺牲层11为绝缘材料时，则将牺牲层11替换为导电材料，以连接同层的沿第一方向X分布的栅电极26，即执行下述步骤218)；当牺牲层11为导电材料时，牺牲层11可以直接将同层的沿第一方向X分布的栅电极26连接起来，无需执行步骤218)。
218)形成连接电极27；
所述形成连接电极27可以包括：
刻蚀所述多个堆叠结构，形成贯穿所述多个堆叠结构的第五沟槽T5，所述第五沟槽T5暴露所述牺牲层11平行于第一方向X的侧壁，可以仅暴露所述牺牲层11平行于第一方向X的一个侧壁，或者，暴露两个侧壁，第五沟槽T5的位置参考图17；
湿法横向刻蚀去除所述牺牲层11(即刻蚀去除连接子部111)；
沉积第五导电薄膜，填充所述连接子部111所在的区域，刻蚀去除第五沟槽T5中的第五导电薄膜，形成连接电极27；所述连接电极27与栅电极26连接，同层同行的栅电极26通过连接电极27连接形成字线40；
沉积第六绝缘薄膜填充所述第五沟槽T5，形成如图1A、图1B、图1C所示的结构。。
本实施例提供的半导体器件的制造方法，可以通过导电的牺牲层一次性形成多层存储单元的字线的连接电极、一次工艺形成不同层晶体管的半导体层，一次工艺断开不同层晶体管的半导体层去除寄生MOS，以及，一次工艺形成各位线的位线沟槽，一次工艺形成各垂直衬底延伸的位线，便于3D堆叠，且位线之间的间隔相对水平延伸的位线，可以控制为较大的距离，便于减小位线之间的耦合电容，增强器件性能。另外，第二极42可以设置在第一凹槽A1和第二凹槽A2，相比第二极42只设置在第一凹槽A1的方案，可以增大电极面积，从而增大电容，且第二凹槽A2位于绝缘层内，未增加器件占用的面积，另外，相邻层的第一源/漏电极51之间有设置在第二凹槽A2的第二极42，可以对相邻层的第一源/漏电极51进行屏蔽，减小相邻层的第一源/漏电极51之间的耦合，增强器件稳定性。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的半导体器件，或者，上述任一实施例所述的半导体器件的制造方法形成的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (23)
1.一种半导体器件，其特征在于，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；所述晶体管包括栅电极和半导体层；
位线，沿着垂直所述衬底的方向延伸，与所述多个晶体管的多个所述半导体层连接；
字线，沿平行所述衬底的第一方向延伸，包括在所述第一方向上分布的所述栅电极和连接电极，所述连接电极沿着所述第一方向延伸且与所述栅电极接触；
所述半导体层为环形半导体层，所述环形半导体层的侧壁沿平行于所述衬底的第二方向延伸，所述栅电极环绕所述半导体层的外侧壁与所述半导体层绝缘，所述第一方向与所述第二方向交叉。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体层包括在所述第二方向上相对的两个端部，所述位线与所述半导体层的其中一个端部、邻近所述端部的内侧壁、邻近所述端部的外侧壁至少之一接触。
3.根据权利要求2所述的半导体器件，其特征在于，所述位线的侧壁设置有凸起，所述凸起伸入至所述半导体层的内侧壁与所述内侧壁连接。
4.根据权利要求1所述的半导体器件，其特征在于，所述多个晶体管的多个半导体层之间通过第一绝缘层隔开。
5.根据权利要求3所述的半导体器件，其特征在于，所述晶体管还包括第一源/漏电极，所述第一源/漏电极与所述环形半导体层的内侧壁接触，所述环形半导体层上位于所述第一源/漏电极与所述位线之间的区域为所述晶体管的沟道区域。
6.根据权利要求5所述的半导体器件，其特征在于，所述环形半导体层的内侧壁包括第一源/漏电极接触区域和位线接触区域，所述沟道区域的环形半导体层的内侧壁围设的空间内填充有介质材料；
所述介质材料与所述半导体层的位线接触区域构成一个开口，所述位线的所述凸起填充于所述开口内；
所述介质材料与所述半导体层的第一源/漏电极接触区域构成一个孔，所述第一源/漏电极位于所述孔的内侧壁。
7.根据权利要求5所述的半导体器件，其特征在于，所述第一源/漏电极在所述衬底的正投影位于所述栅电极在所述衬底的正投影外。
8.根据权利要求1所述的半导体器件，其特征在于，所述栅电极在所述衬底的正投影与所述位线在衬底的正投影无交叠。
9.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括：电容器，所述电容器包括第一极和第二极，所述第一极和所述第一源/漏电极共用同一电极；
所述第二极与所述第一源/漏电极通过介电层绝缘，所述第二极包括填充所述第一源/漏电极所在的孔的第一部分。
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：设置在沿垂直于所述衬底方向相邻的第一源/漏电极间的凹槽，且所述凹槽的开口背离所述位线，所述第二极还包括填充所述凹槽的第二部分；所述第二极的所述第一部分和所述第二部分为一体式结构。
11.根据权利要求10所述的半导体器件，其特征在于，叠层的晶体管之间设置有第一绝缘层，所述第一源/漏电极临近的两个所述第一绝缘层内分别设置有所述凹槽，两个凹槽分别在所述第一绝缘层内朝向所述沟道区域的方向延伸，并延伸至所述栅电极的端部。
12.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件包括：沿垂直于所述衬底方向分布的多层存储单元阵列，每层存储单元阵列包括分别沿所述第一方向和所述第二方向分布的多行多列存储单元，所述存储单元包括所述晶体管和所述电容器，所述多个晶体管为不同层存储单元阵列中相同位置的多个晶体管，同一存储单元的所述晶体管和所述电容器沿着所述第二方向排布，位于同一行任意相邻的两个晶体管的栅电极通过所述连接电极连接。
13.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包含堆叠的第一绝缘层和牺牲层，所述牺牲层为导电层，所述牺牲层上具有沿着第二方向延伸的通孔，所述通孔将所述牺牲层间隔为均在所述第一方向延伸的第一连接电极和第二连接电极；所述通孔的侧壁包含所述第一连接电极的端部、所述第二连接电极的端部以及相邻的两个所述第一绝缘层，所述栅电极形成于所述通孔的侧壁与所述第一连接电极和所述第二连接电极连接，所述半导体层形成在所述通孔的侧壁与所述栅电极绝缘。
14.根据权利要求12所述的半导体器件，其特征在于，同一列存储单元中，每相邻两个晶体管相向而置，所述两个晶体管之间设置有一条位线，所述位线同时与所述两个晶体管的所述半导体层连接。
15.根据权利要求12所述的半导体器件，其特征在于，同一行存储单元的多个半导体层分别连接到不同的位线。
16.根据权利要求15所述的半导体器件，其特征在于，所述不同的位线位于同一个沟槽中且在所述第一方向间隔分布，相互绝缘。
17.一种半导体器件的制造方法，其特征在于，所述半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠，所述晶体管包括栅电极和半导体层；位线，沿着垂直所述衬底方向延伸；字线，包括所述栅电极和位于所述栅电极两侧的连接电极，所述制造方法包括：
在衬底上形成交替堆叠的第一绝缘层和牺牲层的堆叠结构，所述牺牲层为导电层；
在所述堆叠结构上形成多个沿第一方向延伸的沟槽，任意相邻两个沟槽之间的堆叠包含晶体管区，以及连接晶体管且沿着第一方向延伸的字线区，所述字线区包含所述晶体管区的栅电极区以及位于所述栅电极区两侧的两个连接区，所述连接区沿着第一方向延伸；所述两个连接区与所述沟槽之间具有贯通第一绝缘层和牺牲层并延伸到沟槽的隔离层；所述沟槽的隔离层露出所述晶体管区的第一绝缘层和牺牲层，遮挡所述两个连接区；
在两个所述沟槽内以所述隔离层为刻蚀阻挡层，刻蚀露出的各层牺牲层，使得晶体管区相邻两个沟槽之间的牺牲层被刻蚀形成通孔，所述通孔将所述牺牲层断开露出所述牺牲层的端部；
在各所述通孔内依次形成环绕通孔侧壁的栅电极，栅极绝缘层和半导体层，所述栅电极与被断开的所述牺牲层的端部连接。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，在各所述通孔内依次形成环绕通孔侧壁的栅电极包括：沉积覆盖每个所述通孔的侧壁和两个所述沟槽的栅电极薄膜；干法刻蚀去除覆盖在两个所述沟槽的栅电极薄膜，使得不同的晶体管的栅电极薄膜之间断开。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，在各所述通孔内依次形成环绕通孔侧壁的栅极绝缘层和半导体层包括：
在形成有相互断开的栅电极薄膜后，依次沉积覆盖每个所述通孔的侧壁和两个所述沟槽的栅绝缘薄膜、半导体薄膜、介质薄膜，所述介质薄膜填充所述通孔；
干法刻蚀去除两个所述沟槽内的介质薄膜和半导体薄膜，使得不同晶体管的半导体薄膜断开，保留的半导体薄膜为所述晶体管的半导体层。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，所述制造方法还包括：在其中一个所述沟槽内填充介质层，图案化所述介质层形成多个第一方向间隔且在垂直衬底的方向延伸的位线沟槽，所述位线沟槽露出所述通孔的端部，在位线沟槽内横向回刻所述通孔内的介质薄膜，露出所述半导体层的内侧壁作为位线接触区域，在所述位线沟槽内填充导电材料形成与所述半导体层的内侧壁连接的位线。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，
形成所述位线后，还包括：在另一个所述沟槽内湿法刻蚀所述通孔内的栅电极薄膜，形成所述栅电极；
所述方法还包括：形成所述栅电极之后在所述另一个所述沟槽内回刻所述通孔内的介质薄膜直到靠近所述栅电极的端部，形成孔；在去除的介质薄膜露出的半导体层的内侧壁上形成导电层，所述导电层为电容器的第一极；在形成有所述第一极的孔的内侧壁形成与第一极绝缘的第二极。
22.根据权利要求17所述的半导体器件的制造方法，其特征在于，在形成所述通孔时，所述字线区的牺牲层被所述通孔间隔，作为所述字线的连接电极。
23.一种电子设备，其特征在于，包括如权利要求1至16任一所述的半导体器件，或者，根据权利要求17至22任一所述的半导体器件的制造方法形成的半导体器件。
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2023
- 2023-09-20 CN CN202311220388.1A patent/CN117979689A/zh active Pending
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