CN115101479A

CN115101479A - 一种半导体结构及其制备方法

Info

Publication number: CN115101479A
Application number: CN202210873398.4A
Authority: CN
Inventors: 邵光速; 肖德元
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2022-07-21
Filing date: 2022-07-21
Publication date: 2022-09-23

Abstract

本公开实施例提供了一种半导体结构及其制备方法，其中，所述制备方法包括：提供衬底；在所述衬底的上方形成多条相互平行且沿第一方向延伸的位线，所述第一方向平行于所述衬底平面；在所述位线的上方形成多条相互平行且沿第二方向延伸的字线，所述第二方向平行于所述衬底平面，且所述第二方向与所述第一方向在所述衬底上的投影相交；形成多个贯穿所述字线的有源柱，所述有源柱垂直于所述衬底平面，所述有源柱的侧壁被所述字线围绕，所述有源柱的底部连接至所述位线。

Description

一种半导体结构及其制备方法

技术领域

本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制备方法。

背景技术

随着技术的发展和进步，半导体器件的尺寸变得越来越小，半导体器件不断朝着小型化、高集成度的方向发展。动态随机存取存储器(dynamic random access memory，简称DRAM)作为一种高速地、随机地写入和读取数据的半导体器件，常被广泛地应用到数据存储设备或装置中。然而，动态随机存取存储器的制备方法还存在很多问题亟待改善。

发明内容

本公开实施例提供了一种半导体结构的制备方法，包括：提供衬底；在所述衬底的上方形成多条相互平行且沿第一方向延伸的位线，所述第一方向平行于所述衬底平面；在所述位线的上方形成多条相互平行且沿第二方向延伸的字线，所述第二方向平行于所述衬底平面，且所述第二方向与所述第一方向在所述衬底上的投影相交；形成多个贯穿所述字线的有源柱，所述有源柱垂直于所述衬底平面，所述有源柱的侧壁被所述字线围绕，所述有源柱的底部连接至所述位线。

在一些实施例中，在所述衬底的上方形成多条相互平行且沿第一方向延伸的位线，包括：在所述衬底的上方沉积第一介质层；图案化所述第一介质层，形成多个相互平行且沿所述第一方向延伸的第一沟槽；在所述第一沟槽内形成所述位线。

在一些实施例中，在所述位线的上方形成多条相互平行且沿第二方向延伸的字线，包括：在所述位线以及所述第一介质层的表面依次沉积第二介质层、字线材料层和第三介质层；自上而下刻蚀所述第三介质层、所述字线材料层和所述第二介质层，形成多个相互平行且沿所述第二方向延伸的第二沟槽，图案化后的所述字线材料层构成所述字线；在所述第二沟槽内填充第四介质层。

在一些实施例中，形成多个贯穿所述字线的有源柱，包括：形成多个贯穿所述第二介质层、所述字线和所述第三介质层的通孔，所述通孔暴露出所述位线；在所述通孔的侧壁形成栅介质层；在所述通孔内填充非晶材料层以形成有源柱，所述有源柱包括自下而上分布的第一极、沟道区和第二极，其中，所述第二介质层环绕所述第一极的侧壁，所述字线环绕所述沟道区的侧壁，所述第三介质层环绕所述第二极的侧壁。

在一些实施例中，在所述通孔内填充非晶材料层以形成有源柱，包括：沉积第一非晶材料层，所述第一非晶材料层覆盖栅介质层的表面和所述位线的上表面，所述第一非晶材料层具有第一掺杂浓度；沉积第二非晶材料层，所述第二非晶材料层覆盖在所述第一非晶材料层的表面且填充所述通孔，所述第二非晶材料层具有第二掺杂浓度，其中，所述第一掺杂浓度大于所述第二掺杂浓度。

在一些实施例中，形成多个贯穿所述字线的有源柱之后，所述方法还包括：在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，所述接触孔暴露出所述第二极的上表面；在所述接触孔内填充导电材料以形成接触插塞；在所述接触插塞的上方形成存储元件，所述存储元件通过所述接触插塞与所述有源柱的第二极电连接。

在一些实施例中，在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，包括：在所述第三介质层的表面沉积隔离层；图案化所述隔离层形成接触孔，所述接触孔暴露出所述第二极的上表面。

在一些实施例中，在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，包括：在所述第三介质层的表面沉积第一隔离层；沿所述第一方向刻蚀所述第一隔离层，形成沿所述第一方向延伸的多个第一隔离栅栏，所述第一隔离栅栏暴露出所述第二极的上表面；沉积牺牲层，所述牺牲层填充相邻第一隔离栅栏的间隙；沿所述第二方向刻蚀所述牺牲层和所述第一隔离栅栏，形成沿第二方向延伸的多个墙状结构，所述多个墙状结构暴露出所述第三介质层的上表面；沉积第二隔离层，所述第二隔离层填充相邻墙状结构之间的间隙以形成多个沿第二方向延伸的第二隔离栅栏，所述第一隔离栅栏和所述第二隔离栅栏相互交叉限定出多个接触孔；去除所述牺牲层。

在一些实施例中，沉积第二隔离层之后，所述方法还包括：对所述接触孔进行圆化扩孔处理。

在一些实施例中，在所述接触孔内填充导电材料以形成接触插塞，包括：沉积第一导电材料，所述第一导电材料覆盖所述接触孔的侧壁和所述第二极的上表面；沉积第二导电材料，所述第二导电材料覆盖所述第一导电材料的表面且填充所述接触孔。

本公开实施例还提供了一种半导体结构，包括：衬底，以及位于所述衬底上的存储阵列区；所述存储阵列区包括：位线、字线、有源柱、存储元件；多条所述位线相互平行且沿第一方向延伸，所述第一方向平行于所述衬底平面；多条所述字线相互平行且沿第二方向延伸，所述字线位于所述位线的上方，所述第二方向平行于所述衬底平面，且所述第二方向与所述第一方向在所述衬底上的投影相交；所述有源柱贯穿所述字线，所述有源柱垂直于所述衬底平面，所述有源柱的侧壁被所述字线围绕，所述有源柱的底部连接至所述位线，所述有源柱包括非晶材料；存储元件，位于所述有源柱的上方，所述存储元件与所述有源柱的顶部电连接。

在一些实施例中，所述有源柱包括：第一非晶材料层和第二非晶材料层，所述第一非晶材料层包覆所述第二非晶材料层的侧面和底面，所述第一非晶材料层具有第一掺杂浓度，所述第二非晶材料层具有第二掺杂浓度；其中，所述第一掺杂浓度大于所述第二掺杂浓度。

在一些实施例中，所述有源柱包括自下而上分布的第一极、沟道区和第二极，且所述第一极、所述沟道区和所述第二极的导电类型相同。

在一些实施例中，还包括：第一介质层，所述位线位于所述第一介质层内；第二介质层，位于所述第一介质层上方且环绕所述第一极的侧壁；第三介质层，位于所述字线的上方且环绕所述第二极的侧壁；第四介质层，位于任意相邻的两条所述字线之间以将相邻的所述字线隔离；栅介质层，位于所述字线和所述有源柱之间，且所述栅介质层环绕所述第一极的侧壁、所述沟道区的侧壁和所述第二极的侧壁。

在一些实施例中，所述衬底上包括多个依次层叠的所述存储阵列区。

在一些实施例中，还包括：外围电路区，所述外围电路区形成于所述衬底表面，所述存储阵列区形成于所述外围电路区上，所述外围电路区包括外围器件以及金属互连。

本公开实施例先在衬底上方制备位线，在位线上方形成字线，再形成贯穿所述字线的有源柱。如此，降低了位线电阻，减少了制备字线和位线的工艺难度和步骤，后续可以直接在有源柱的上方形成接触插塞和存储元件，与先形成有源柱后形成字线和位线的工艺相比，极大提高了半导体结构的集成度，同时也降低了接触插塞的工艺难度和高度，存储元件与有源柱的间距更短。进一步采用非晶材料制备有源柱，可以减小关闭漏电流。

本公开的一个或多个实施例的细节将在下面的附图和描述中提出。本公开的其它特征和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的半导体结构的制备方法的流程框图；

图2a至图2p本公开实施例提供的一种半导体结构在制备过程中的结构示意图；

图3a至图3g为本公开实施例提供的另一种半导体结构在制备过程中的结构示意图；

图4为本公开实施例提供的另一种半导体结构的结构示意图。

附图标记：

21-衬底；22-第一介质层；23-位线；231-第一沟槽；24-第二介质层；25-字线；251-字线材料层；26-第三介质层；27-第四介质层；271-第二沟槽；28-栅介质层；29-非晶材料层；291-第一非晶材料层；292-第二非晶材料层；30-有源柱；301-第一极；302-沟道区；303-第二极；30’-通孔；31-隔离层；311-第一隔离层；3111-第一隔离栅栏；312-第二隔离层；3121-第二隔离栅栏；32-导电材料；321-第一导电材料；322-第二导电材料；33-接触插塞；331-接触孔；34-存储元件；35-牺牲层；351-墙状结构；40-存储阵列区。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

垂直全环栅(vertical gate-all-around，VGAA)器件在可微缩性、高性能和低功耗方面更具优势，被认为是下一代集成电路关键核心技术。垂直全环栅(VGAA)器件由于在垂直方向上具有更多的集成自由度，可增加栅极和源漏的设计空间，减少器件所占面积，更易实现多层器件间的垂直堆叠并通过全新的布线方式进一步增加集成密度，因此，成为CMOS和高密度DRAM等逻辑及存储芯片制造技术方面具有潜力的基础器件。

但是目前垂直全环栅(VGAA)的制备流程复杂，结构占用体积较高，尺寸微缩以及电性能仍需改善。

基于以上，为了改善上述问题，本公开实施例提供了一种半导体结构的制备方法，参见附图1，制备方法包括：

步骤101：提供衬底；

步骤102：在衬底的上方形成多条相互平行且沿第一方向延伸的位线，第一方向平行于衬底平面；

步骤103：在位线的上方形成多条相互平行且沿第二方向延伸的字线，第二方向平行于衬底平面，且第二方向与第一方向在衬底上的投影相交；

步骤104：形成多个贯穿字线的有源柱，有源柱垂直于衬底平面，有源柱的侧壁被字线围绕，有源柱的底部连接至位线。

本公开实施例先在衬底上方制备位线，在位线上方形成字线，再形成贯穿字线的有源柱。如此，降低了位线电阻，减少了制备字线和位线的工艺难度和步骤，后续可以直接在有源柱的上方形成接触插塞和存储元件，与先形成有源柱后形成字线和位线的工艺相比，极大提高了半导体结构的集成度，降低了接触插塞的工艺难度和高度，存储元件与有源柱的间距更短。进一步采用非晶材料制备有源柱，可以减少关闭漏电流。

图2a-图2p为本公开实施例提供的一种半导体结构在制备过程中的结构示意图，以下结合附图对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且示意图只是示例，其在此不应限制本申请的保护范围。

首先，如附图2a所示，执行步骤101，提供衬底21。衬底21可以包括至少一个单质半导体材料(例如为硅(Si)基底、锗(Ge)基底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底21为硅衬底，硅衬底可经掺杂或未经掺杂。在其他实施例中，衬底21可以为绝缘体上硅(SOI，Silicon On Insulator)衬底或绝缘体上锗(GOI，Germanium OnInsulator)衬底，还可以为叠层结构，例如Si/SiGe等。

接着，如附图2b-2d所示，执行步骤102，在衬底21的上方形成多条相互平行且沿第一方向延伸的位线，第一方向平行于衬底平面。

在一些实施例中，在衬底21的上方形成多条相互平行且沿第一方向延伸的位线之前，所述方法还包括：在衬底的表面形成外围电路区(图中未示出)，所述外围电路区包括外围器件以及金属互连。后续工艺可以在外围电路区的上方形成存储阵列区。外围电路区可以包括外围电路，外围电路可以包括用于有助于存储阵列区的操作的任何适当的数字、模拟和/或混合信号电路。外围器件可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。本公开后续的工艺与在衬底形成外围电路区的工艺兼容，因此能够将DRAM外围电路移动到存储阵列区下方，并集成堆叠的DRAM单元，进一步提高密度。

在一些实施例中，参见附图2b-2d，在衬底21的上方形成多条相互平行且沿第一方向延伸的位线，包括：在衬底21的上方沉积第一介质层22；图案化第一介质层22，形成多个相互平行且沿第一方向延伸的第一沟槽231；在第一沟槽231内形成位线23。本公开实施例先形成位线，可以有效降低位线的接触电阻，简化位线的形成工艺。与先形成有源柱后形成位线的工艺相比，由于有源柱的存在，在有源柱底部形成金属硅化物位线，其刻蚀、膜层沉积、离子注入和热处理等工艺均存在一定难度，且形成的位线与有源柱的接触电阻较大。

具体的，参见附图2b，首先，在衬底的上方沉积第一介质层22。第一介质层的材料包括但不限于氧化物、氮化物、氮氧化物等，在一些具体的实施例中，第一介质层的材料例如可以为氧化硅。第一介质层22可以采用原子层沉积(ALD)、化学气相沉积(CVD)等工艺形成。可选的，在衬底的上方沉积第一介质层22后，可采用平坦化工艺，如化学机械研磨(CMP)和/或刻蚀工艺，使第一介质层22的上表面平坦化。

接着，参见附图2c，图案化第一介质层22，形成多个相互平行且沿第一方向延伸的第一沟槽231。图案化工艺包括但不限于自对准双重图案化工艺(SADP)、自对准四重图案化工艺(SAQP)。这里，可以通过湿法刻蚀、干法刻蚀或其组合形成第一沟槽231。

然后，参见附图2d，在第一沟槽内形成位线23。位线23包括导电材料，导电材料包括但不限于钨、铜、钛、钽、氮化钛、氮化钽、金属硅化物、金属合金或其任何组合。位线23可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。

然后，如附图2e-2g所示，执行步骤103，在位线23的上方形成多条相互平行沿第二方向延伸的字线，第二方向与第一方向相交。在实际操作中，第二方向可以和第一方向垂直，进一步提高集成度。

在一些实施例中，如附图2e-2g所示，在位线的上方形成多条相互平行且沿第二方向延伸的字线，包括：在位线23以及第一介质层的表面依次沉积第二介质层24、字线材料层251和第三介质层26；自上而下刻蚀第三介质层26、字线材料层251和第二介质层24，形成多个相互平行且沿第二方向延伸的第二沟槽271，图案化后的字线材料层251构成字线25；在第二沟槽271内填充第四介质层27。本公开实施例先形成字线再形成有源柱，可以简化字线的形成工艺。与先形成有源柱后形成字线的工艺相比，由于有源柱的存在，在有源柱周围形成字线，其刻蚀、膜层沉积等工艺均存在一定难度。

具体的，参见附图2e，首先，在位线23以及第一介质层22的表面依次沉积第二介质层24、字线材料层251和第三介质层26。字线材料层251包括导电材料，导电材料包括但不限于钨、铜、钛、钽、氮化钛、氮化钽、金属硅化物、金属合金或其任何组合。第二介质层24和第三介质层26的材料包括但不限于氧化物、氮化物、氮氧化物等。第二介质层24、字线材料层251和第三介质层26可以采用一种或多种薄膜沉积工艺形成，如原子层沉积(ALD)、化学气相沉积(CVD)等。可选的，在依次沉积形成各个膜层之后，可采用平坦化工艺，如化学机械研磨(CMP)和/或刻蚀工艺，使各膜层的上表面平坦化。

接着，参见附图2f，自上而下刻蚀第三介质层26、字线材料层251和第二介质层24，形成多个相互平行且沿第二方向延伸的第二沟槽271，图案化后的字线材料层251构成字线25。这里，刻蚀工艺可以为湿法刻蚀、干法刻蚀或其组合。刻蚀工艺包括但不限于自对准双重图案化工艺(SADP)、自对准四重图案化工艺(SAQP)。

然后，参见附图2g，在第二沟槽271内填充第四介质层27。第四介质层27的材料包括但不限于氧化物、氮化物、氮氧化物等，例如可以为氧化硅。第四介质层27可以采用一种或多种薄膜沉积工艺形成，如原子层沉积(ALD)、化学气相沉积(CVD)等。可选的，在第二沟槽271内填充第四介质层27。后，可采用平坦化工艺，如化学机械研磨(CMP)和/或刻蚀工艺，使第四介质层27的上表面与第三介质层26的上表面共面。

在一些实施例中，参见附图2g，第一介质层、第二介质层、第三介质层和第四介质层的材料可以相同。

然后，如附图2h-2k所示，执行步骤104，形成多个贯穿字线的有源柱，有源柱沿垂直于衬底平面的方向延伸，有源柱的侧壁被字线围绕，有源柱的底部连接至位线。

在一些实施例中，如附图2h-2k所示，形成多个贯穿字线的有源柱，包括：形成多个贯穿第二介质层24、字线25和第三介质层26的通孔30’，通孔30’暴露出位线23；在通孔30’的侧壁形成栅介质层28；在通孔30’内填充非晶材料层以形成有源柱30，有源柱30包括自下而上分布的第一极301、沟道区302和第二极303，其中，第二介质层24环绕第一极301的侧壁，字线25环绕沟道区302的侧壁，第三介质层26环绕第二极303的侧壁。

具体的，首先，如附图2h所示，形成多个贯穿第二介质层24、字线25和第三介质层26的通孔30’，通孔30’暴露出位线23。这里，可以通过湿法刻蚀、干法刻蚀或其组合形成通孔30’。

接着，如附图2i所示，在通孔30’的侧壁形成栅介质层28。栅介质层28的材料包括但不限于氧化物、氮化物、氮氧化物、其他绝缘材料等，在一些具体的实施例中，栅介质层的材料可以为氧化铝、氧化硅、氮化硅等中的一种或其组合。

然后，如附图2j和附图2k所示，在通孔30’内填充非晶材料层29以形成有源柱30，有源柱30包括自下而上分布的第一极301、沟道区302和第二极303，其中，第二介质层24环绕第一极301的侧壁，字线25环绕沟道区302的侧壁，第三介质层25环绕第二极303的侧壁。这里，第一极301、沟道区302和第二极303可分别作为晶体管的第一源/漏区、沟道区和第二源/漏区使用。非晶材料包括但不限于氧化铟镓锌(IGZO)，氧化铟锡(ITO)，氧化铟钨(IWO)等或其组合。在一具体实施例中，有源柱的材料包括氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)是指作为主要成分含有In、Ga和Zn的氧化物，也可以含有In、Ga、Zn以外的金属元素。例如，还可以包括锡(Sn)、铪(Hf)、锆(Zr)、钛(Ti)、钪(Sc)、钇(Y)、镧系元素(例如，铈(Ce)、钕(Nd)、钆(Gd))中的一种或多种。采用非晶材料制备有源柱可以有效减少关闭漏电流，减少漏电流。例如，IGZO基薄膜晶体管(IGZO TFT)可保持当前64毫秒的刷新时间，具备极低的I_OFF(<10^-22A/μm)，代表了减少DRAM单元泄漏的解决方案。在实际操作中，可以采用PEALD沉积IGZO，IGZO的前驱物包括但不限于InO_x、GaO_x和ZnO_x等。本公开实施例先形成字线，再刻蚀字线形成通孔，在通孔内形成非晶材料的有源柱。相对于沉积非晶材料，对非晶材料进行刻蚀形成有源柱的工艺，可以解决非晶材料的刻蚀问题，从而影响有源柱的性能。非晶材料的刻蚀问题例如，干法蚀刻设备主体、外围供气系统、含氯废气处理、功耗等的维护费用非常大，并且存在颗粒污染等设备寿命短的问题；由于湿法蚀刻方法是各向同性进行的，因此存在掩模下咬(咬边)的问题等。在一些其他实施例中，有源柱的材料包括多晶硅。

在一些实施例中，第一极、沟道区和第二极的导电类型相同。如此，形成无结(Junction-less)晶体管，简化制备工艺，降低漏电流，提高电流驱动能力。

在一些实施例中，附图2j和附图2k，在通孔内填充非晶材料层以形成有源柱，包括：沉积第一非晶材料层291，第一非晶材料层291覆盖栅介质层28的表面和位线23的上表面，第一非晶材料层291具有第一掺杂浓度；沉积第二非晶材料层292，第二非晶材料层292覆盖在第一非晶材料层291的表面且填充通孔30’，第二非晶材料层292具有第二掺杂浓度，其中，第一掺杂浓度大于第二掺杂浓度。如此，在后续的高温工艺中会形成高斯掺杂分布，侧壁浓度高，中间浓度低，实现Junction-less更好的电性。

参见附图2j，首先，沉积第一非晶材料层291，第一非晶材料层291覆盖栅介质层28的表面和位线的上表面，第一非晶材料层具有第一掺杂浓度。

接着，参见附图2k，沉积第二非晶材料层292，第二非晶材料层292覆盖在第一非晶材料层291的表面且填充通孔30’，第二非晶材料层292具有第二掺杂浓度，其中，第一掺杂浓度大于第二掺杂浓度。

在一些实施例中，参见附图2l-2p，形成多个贯穿字线的有源柱之后，方法还包括：在第三介质层26的表面形成隔离层31以及贯穿隔离层31的多个接触孔331，接触孔331暴露出第二极303的上表面；在接触孔内填充导电材料29以形成接触插塞33；在接触插塞33的上方形成存储元件34，存储元件通过接触插塞34与有源柱30的第二极303电连接。

具体的，首先，参见附图2l和附图2m，在第三介质层26的表面形成隔离层31以及贯穿隔离层31的多个接触孔331，接触孔331暴露出有源柱30的上表面。

在一些实施例中，参见附图2l和附图2m，在第三介质层的表面形成隔离层以及贯穿隔离层的多个接触孔，包括：在第三介质层26的表面沉积隔离层31；在第三介质层的表面沉积隔离层。

参见附图2l，首先，在第三介质层26的表面沉积隔离层31。隔离层包括但不限于氧化物、氮化物、氮氧化物等，例如可以为氮化硅。在一些实施例中，隔离层31与第三介质层26的材料相同。

接着，参见附图2m，图案化隔离层31形成接触孔331，接触孔331暴露出有源柱30的上表面。这里，可以通过湿法刻蚀、干法刻蚀或其组合形成接触孔331。在实际操作中，可以在隔离层的上方形成掩膜层，在掩膜层的上方形成光刻胶层(PR)，图案化光刻胶层以暴露出掩膜层，以图案化光刻胶层为掩膜刻蚀掩膜层和隔离层。这里掩膜层可以为硬掩膜(hard-mask)，图案化光刻胶层工艺具体通过曝光、显影和去胶等步骤对该光刻胶层进行图案化。

应当理解的是，上述为形成隔离层31以及贯穿隔离层31的多个接触孔331的一种实施方式。通过先沉积隔离层，再图案化隔离层形成接触孔。如此，可通过图案化工艺控制接触孔的形状。应当理解的是，形成隔离层31以及贯穿隔离层31的多个接触孔331的实施方式不限于此。在其他实施例中，参见附图3a-3g，在第三介质层的表面形成隔离层以及贯穿隔离层的多个接触孔，包括：在第三介质层的表面沉积第一隔离层311；沿第一方向刻蚀第一隔离层311，形成沿第一方向延伸的多个第一隔离栅栏3111，第一隔离栅栏3111暴露出第二极303的上表面；沉积牺牲层35，牺牲层35填充相邻第一隔离栅栏3111的间隙；沿第二方向刻蚀牺牲层35和第一隔离栅栏3111，形成沿第二方向延伸的多个墙状结构351，多个墙状结构351暴露出第三介质层26的上表面；沉积第二隔离层312，第二隔离层312填充相邻墙状结构351之间的间隙以形成多个沿第二方向延伸的第二隔离栅栏3121，第一隔离栅栏3111和第二隔离栅栏3121相互交叉限定出多个接触孔331；去除牺牲层。如此，采用交替的隔离栅栏形成接触孔，可以利用前序工艺中形成位线和字线的光罩，节省光罩数量。应当理解的是，在其他的实施例中，还可以在隔离层上形成多层膜层堆叠，再通过两次不同方向的图案化以将交叉点处的孔状图形转移到待刻蚀的隔离层中，最终形成接触孔。

具体的，首先参见附图3a，在第三介质层26的表面沉积第一隔离层311。第一隔离层311包括但不限于氧化物、氮化物、氮氧化物等，例如可以为氮化硅。

然后，参见附图3b，沿第一方向刻蚀第一隔离层311，形成沿第一方向延伸的多个第一隔离栅栏3111，第一隔离栅栏3111暴露出第二极303的上表面。这里，可以通过湿法刻蚀、干法刻蚀或其组合刻蚀第一隔离层311。应当理解的是，可以沿第二方向刻蚀第一隔离层311，形成沿第二方向延伸的多个第一隔离栅栏3111，第二隔离栅栏3111暴露出有源柱30的上表面。

接着，如附图3c所示，沉积牺牲层35，牺牲层35填充相邻第一隔离栅栏3111的间隙。牺牲层35的形成工艺包括但不限于采用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。在一具体实施例中，牺牲层35通过旋涂电介质工艺(Spin-on Dielectrics，SOD)形成。牺牲层35的材料包括但不仅限于氧化物，示例性的，例如氧化硅。

接下来，参见附图3d，沿第二方向刻蚀牺牲层35和第一隔离栅栏3111，形成沿第二方向延伸的多个墙状结构351，多个墙状结构351暴露出第三介质层26的上表面。

接着，参见附图3e和附图3f，沉积第二隔离层312，第二隔离层312填充相邻墙状结构251之间的间隙以形成多个沿第二方向延伸的第二隔离栅栏3121，第一隔离栅栏3111和第二隔离栅栏3121相互交叉限定出多个接触孔331。第二隔离层312包括但不限于氧化物、氮化物、氮氧化物等，例如可以为氮化硅。在实际操作中，第一隔离层311和第二隔离层312的材料可以相同。

然后，参见附图3f，去除牺牲层35。

在一些实施例中，参见附图3g，沉积第二隔离层之后，方法还包括：对接触孔进行圆化扩孔处理。在实际操作中，可以在第二隔离层的上方沉积掩膜层，掩膜层具有多个分立的图形孔，每个图形孔与接触孔一一对应，将图形孔转移至隔离层中。如此，使得接触孔变成圆形、椭圆形或者其他去除尖角的图形，防止棱角处电荷集中导致漏电。这里，可以通过湿法刻蚀、干法刻蚀进行圆化扩孔处理。在其他实施例中，可以通过圆化扩孔处理，同时去除接触孔内的牺牲层。

接着，参见附图2n和附图2o，在接触孔331内填充导电材料32以形成接触插塞33。

在一些实施例中，如附图2n和附图2o，在接触孔内填充导电材料32以形成接触插塞33，包括：沉积第一导电材料321，第一导电材料321覆盖接触孔331的侧壁和第二极303的上表面；沉积第二导电材料322，第二导电材料322覆盖第一导电材料321的表面且填充接触孔331。本公开实施例后续直接在接触插塞的上方形成存储元件，不需要再制备金属再布线层，从而有效降低了接触插塞的制备高度，减少后续工艺难度，存储元件与有源柱的第二极的间距更短。

具体的，首先，参见附图2n，沉积第一导电材料321，第一导电材料321覆盖接触孔331的侧壁和第二极303的上表面。在实际操作中，第一导电材料321与有源柱30的第二极303电连接。

接着，参见附图2o，沉积第二导电材料322，第二导电材料322覆盖第一导电材料321的表面且填充接触孔331。

第一导电材料321、第二导电材料322可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。第一导电材料321、第二导电材料322包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在一具体实施例中，第一导电材料为钛(Ti)或氮化钛(TiN)，第二导电材料为钨(W)。

最后，参见附图2p，在接触插塞33的上方形成存储元件34，存储元件34通过接触插塞331与有源柱30的第二极303电连接。其中，存储元件34例如包括存储电容器。存储电容器可以利用半导体制程制备形成。存储电容器进一步包括下电极板(图中未示出)、电容介质层(图中未示出)和上电极板(图中未示出)，下电极板与有源柱30的第二极303电性连接，电容介质层和上电极板依次形成在下电极板上。在实际操作中，存储电容器可以为双面电容，即电容介质层和上电极板依次形成在下电极板的两个相对的表面上，从而利用一个下电极板在其两侧能够构成两个电容，有利于提高存储电容器的电容值。其中，电容介质层可采用高K介质材料形成，例如可以为氧化铝(Al₂O₃)或氧化锆(ZrO)等。

本公开实施例还提供了一种半导体结构，参见附图2p，包括：衬底21，以及位于衬底21上的存储阵列区40；存储阵列区40包括：位线23、字线25、有源柱30、存储元件34；多条位线23相互平行且沿第一方向延伸，第一方向平行于衬底21平面；多条字线25相互平行且沿第二方向延伸，字线25位于位线23的上方，所述第二方向平行于所述衬底平面，且第二方向与第一方向在衬底上的投影相交；有源柱30贯穿字线25，有源柱30垂直于衬底21平面，有源柱30的侧壁被字线25围绕，有源柱30的底部连接至位线23，有源柱30包括非晶材料；存储元件34，位于有源柱30的上方，存储元件34与有源柱30的顶部电连接。在实际操作中，第二方向可以和第一方向垂直，进一步提高集成度。这里，非晶材料包括但不限于氧化铟镓锌(IGZO)，氧化铟锡(ITO)，氧化铟钨(IWO)等或其组合。在一具体实施例中，有源柱的材料包括氧化铟镓锌(IGZO)，氧化铟镓锌(IGZO)是指作为主要成分含有In、Ga和Zn的氧化物，也可以含有In、Ga、Zn以外的金属元素。例如，还可以包括锡(Sn)、铪(Hf)、锆(Zr)、钛(Ti)、钪(Sc)、钇(Y)、镧系元素(例如，铈(Ce)、钕(Nd)、钆(Gd))中的一种或多种。采用非晶材料制备有源柱可以有效可以减少关闭漏电流。例如，IGZO基薄膜晶体管(IGZO TFT)可保持当前64毫秒的刷新时间，具备极低的I_OFF(<10^-22A/μm)，代表了减少DRAM单元泄漏的解决方案。

在一些实施例中，参见附图2p，有源柱包括：第一非晶材料层291和第二非晶材料层292，所述第一非晶材料层291包覆所述第二非晶材料层292的侧面和底面，第一非晶材料层291具有第一掺杂浓度，第二非晶材料层292具有第二掺杂浓度；其中，第一掺杂浓度大于第二掺杂浓度。如此，在后续的高温工艺中会形成高斯掺杂分布，侧壁浓度高，中间浓度低，实现Junction-less更好的电性。

在一些实施例中，参见附图2p，有源柱30包括自下而上分布的第一极301、沟道区302和第二极303，且第一极301、沟道区302和第二极303的导电类型相同。如此，形成无结(Junction-less)晶体管，简化制备工艺，降低漏电流，提高电流驱动能力。

在一些实施例中，参见附图2p，半导体结构还包括：第一介质层22(参见附图2g)，位线23位于第一介质层22内；第二介质层24(参见附图2g)，位于第一介质层22上方且环绕第一极301的侧壁；第三介质层26(参见附图2g)，位于字线的上方且环绕第二极303的侧壁；第四介质层27(参见附图2g)，位于任意相邻的两条字线25之间以将相邻的字线25隔离；栅介质层28，位于字线25和有源柱30之间，且栅介质层28环绕第一极301的侧壁、沟道区302的侧壁和第二极303的侧壁。

在一些实施例中，参见附图4，衬底21上包括多个依次层叠的存储阵列区40。示例性的，附图4所示的半导体结构为2个存储阵列区40堆叠在衬底上方，在其他实施例中，衬底21上可以包括3个以上的依次层叠的存储阵列区40。如此，可进一步提高存储密度和空间利用率。

在一些实施例中，半导体结构还包括：外围电路区(图中未示出)，外围电路区形成于所述衬底表面，存储阵列区形成于外围电路区上，外围电路区包括外围器件以及金属互连。外围电路区可以包括外围电路，外围电路可以包括用于有助于存储阵列区的操作的任何适当的数字、模拟和/或混合信号电路。外围器件可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。如此，可以将外围电路区移动到存储阵列区下方，减少了外围电路区与存储阵列区的互连路径，同时进一步提高了密度。

综上所述，本公开实施例先在衬底上方制备位线，在位线上方形成字线，再形成贯穿字线的有源柱。如此，降低了位线电阻，减少了制备字线和位线的工艺难度和步骤，后续可以直接在有源柱的上方形成接触插塞和存储元件，与先形成有源柱后形成字线和位线的工艺相比，极大提高了半导体结构的集成度，降低了接触插塞的工艺难度和高度，存储元件与有源柱的间距更短。进一步采用非晶材料制备有源柱，可以减少关闭漏电流。

本公开实施例提供的半导体结构可适用于存储器结构，包括但不限于三维动态随机存取存储器(3D Dynamic Random Access Memory，简称3D DRAM))等。

需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims

1.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

在所述衬底的上方形成多条相互平行且沿第一方向延伸的位线，所述第一方向平行于所述衬底平面；

在所述位线的上方形成多条相互平行且沿第二方向延伸的字线，所述第二方向平行于所述衬底平面，且所述第二方向与所述第一方向在所述衬底上的投影相交；

形成多个贯穿所述字线的有源柱，所述有源柱垂直于所述衬底平面，所述有源柱的侧壁被所述字线围绕，所述有源柱的底部连接至所述位线。

2.根据权利要求1所述的制备方法，其特征在于，在所述衬底的上方形成多条相互平行且沿第一方向延伸的位线，包括：

在所述衬底的上方沉积第一介质层；

图案化所述第一介质层，形成多个相互平行且沿所述第一方向延伸的第一沟槽；

在所述第一沟槽内形成所述位线。

3.根据权利要求2所述的制备方法，其特征在于，在所述位线的上方形成多条相互平行且沿第二方向延伸的字线，包括：

在所述位线以及所述第一介质层的表面依次沉积第二介质层、字线材料层和第三介质层；

自上而下刻蚀所述第三介质层、所述字线材料层和所述第二介质层，形成多个相互平行且沿所述第二方向延伸的第二沟槽，图案化后的所述字线材料层构成所述字线；

在所述第二沟槽内填充第四介质层。

4.根据权利要求3所述的制备方法，其特征在于，形成多个贯穿所述字线的有源柱，包括：

形成多个贯穿所述第二介质层、所述字线和所述第三介质层的通孔，所述通孔暴露出所述位线；

在所述通孔的侧壁形成栅介质层；

在所述通孔内填充非晶材料层以形成有源柱，所述有源柱包括自下而上分布的第一极、沟道区和第二极，其中，所述第二介质层环绕所述第一极的侧壁，所述字线环绕所述沟道区的侧壁，所述第三介质层环绕所述第二极的侧壁。

5.根据权利要求4所述的制备方法，其特征在于，在所述通孔内填充非晶材料层以形成有源柱，包括：

沉积第一非晶材料层，所述第一非晶材料层覆盖所述栅介质层的表面和所述位线的上表面，所述第一非晶材料层具有第一掺杂浓度；

沉积第二非晶材料层，所述第二非晶材料层覆盖所述第一非晶材料层的表面且填充所述通孔，所述第二非晶材料层具有第二掺杂浓度，其中，所述第一掺杂浓度大于所述第二掺杂浓度。

6.根据权利要求4所述的制备方法，其特征在于，形成多个贯穿所述字线的有源柱之后，所述方法还包括：

在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，所述接触孔暴露出所述第二极的上表面；

在所述接触孔内填充导电材料以形成接触插塞；

在所述接触插塞的上方形成存储元件，所述存储元件通过所述接触插塞与所述有源柱的第二极电连接。

7.根据权利要求6所述的制备方法，其特征在于，在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，包括：

在所述第三介质层的表面沉积隔离层；

图案化所述隔离层形成接触孔，所述接触孔暴露出所述第二极的上表面。

8.根据权利要求6所述的制备方法，其特征在于，在所述第三介质层的表面形成隔离层以及贯穿所述隔离层的多个接触孔，包括：

在所述第三介质层的表面沉积第一隔离层；

沿所述第一方向刻蚀所述第一隔离层，形成沿所述第一方向延伸的多个第一隔离栅栏，所述第一隔离栅栏暴露出所述第二极的上表面；

沉积牺牲层，所述牺牲层填充相邻第一隔离栅栏的间隙；

沿所述第二方向刻蚀所述牺牲层和所述第一隔离栅栏，形成沿第二方向延伸的多个墙状结构，所述多个墙状结构暴露出所述第三介质层的上表面；

沉积第二隔离层，所述第二隔离层填充相邻墙状结构之间的间隙以形成多个沿第二方向延伸的第二隔离栅栏，所述第一隔离栅栏和所述第二隔离栅栏相互交叉限定出多个接触孔；

去除所述牺牲层。

9.根据权利要求8所述的制备方法，其特征在于，沉积第二隔离层之后，所述方法还包括：

对所述接触孔进行圆化扩孔处理。

10.根据权利要求6所述的制备方法，其特征在于，在所述接触孔内填充导电材料以形成接触插塞，包括：

沉积第一导电材料，所述第一导电材料覆盖所述接触孔的侧壁和所述第二极的上表面；

沉积第二导电材料，所述第二导电材料覆盖所述第一导电材料的表面且填充所述接触孔。

11.一种半导体结构，其特征在于，包括：

衬底，以及位于所述衬底上的存储阵列区；

所述存储阵列区包括：位线、字线、有源柱、存储元件；

多条所述位线相互平行且沿第一方向延伸，所述第一方向平行于所述衬底平面；

多条所述字线相互平行且沿第二方向延伸，所述字线位于所述位线的上方，所述第二方向平行于所述衬底平面，且所述第二方向与所述第一方向在所述衬底上的投影相交；

所述有源柱贯穿所述字线，所述有源柱垂直于所述衬底平面，所述有源柱的侧壁被所述字线围绕，所述有源柱的底部连接至所述位线，所述有源柱包括非晶材料；

存储元件，位于所述有源柱的上方，所述存储元件与所述有源柱的顶部电连接。

12.根据权利要求11所述的半导体结构，其特征在于，所述有源柱包括：

第一非晶材料层和第二非晶材料层，所述第一非晶材料层包覆所述第二非晶材料层的侧面和底面，所述第一非晶材料层具有第一掺杂浓度，所述第二非晶材料层具有第二掺杂浓度；其中，所述第一掺杂浓度大于所述第二掺杂浓度。

13.根据权利要求12所述的半导体结构，其特征在于，

所述有源柱包括自下而上分布的第一极、沟道区和第二极，且所述第一极、所述沟道区和所述第二极的导电类型相同。

14.根据权利要求13所述的半导体结构，其特征在于，还包括：

第一介质层，所述位线位于所述第一介质层内；

第二介质层，位于所述第一介质层上方且环绕所述第一极的侧壁；

第三介质层，位于所述字线的上方且环绕所述第二极的侧壁；

第四介质层，位于任意相邻的两条所述字线之间以将相邻的所述字线隔离；

栅介质层，位于所述字线和所述有源柱之间，且所述栅介质层环绕所述第一极的侧壁、所述沟道区的侧壁和所述第二极的侧壁。

15.根据权利要求11所述的半导体结构，其特征在于，

所述衬底上包括多个依次层叠的所述存储阵列区。

16.根据权利要求11所述的半导体结构，其特征在于，还包括：

外围电路区，所述外围电路区形成于所述衬底表面，所述存储阵列区形成于所述外围电路区上，所述外围电路区包括外围器件以及金属互连。