TWI803367B - 半導體結構及其製造方法 - Google Patents

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Abstract

本公開實施例提供一種半導體結構及其製造方法，半導體結構包括：半導體基底，半導體基底包括邏輯器件區以及記憶體區；位線以及與位線同層設置的電接觸層，位線位於記憶體區內，電接觸層位於邏輯器件區內；第一半導體通道，位於位線表面，；第二半導體通道，第二半導體通道與第一半導體通道同層設置，且位於電接觸層表面；字線以及與字線同層設置的閘極；電容結構，與第一半導體通道的第二摻雜區相接觸；電連接結構，與第二半導體通道的第四摻雜區相接觸；介質層，位於位線與字線之間，且還位於字線遠離半導體基底的一側。

Description

半導體結構及其製造方法
本公開實施例涉及一種半導體結構及其製造方法。
在馮·諾伊曼架構中，邏輯控制器件與記憶體是分離的單元，邏輯控制器件從記憶體中讀取資料，並進行相應處理後存回記憶體。具體地，資料在邏輯控制器件與記憶體之間來回傳輸，且記憶體與邏輯控制器件分別處於不同的晶片內，資料在不同晶片之間進行的來回傳輸導致了功耗大且性能低的問題。
因此，需要設計一種能實現記憶體內計算的半導體器件。
本公開實施例提供一種半導體結構，包括：半導體基底，所述半導體基底包括邏輯器件區以及記憶體區；位線以及與所述位線同層設置的電接觸層，所述位線位於所述記憶體區的所述半導體基底上，所述電接觸層位於所述邏輯器件區的所述半導體基底上；第一半導體通道，所述第一半導體通道位於所述位線表面，在沿所述半導體基底指向所述位線的方向上，所述第一半導體通道包括依次排列的第一摻雜區、第一溝道區以及第二摻雜區，所述第一摻雜區與所述位線相接觸；第二半導體通道，所述第二半導體通道與所述第一半導體通道同層設置，且位於所述電接觸層表面，在沿所述半導體基底指向所述電接觸層的方向上，所述第二半導體通道包括依次排列的第三摻雜區、第二溝道區以及第四摻雜區，所述第三摻雜區與所述電接觸層相接觸；字線以及與所述字線同層設置的閘極，所述字線環繞所述第一溝道區設置，所述閘極環繞所述第二溝道區設置；電容結構，所述電容結構位於所述第二摻雜區遠離所述第一溝道區的一側，且所述電容結構與所述第二摻雜區相接觸；電連接結構，所述電連接結構位於所述第四摻雜區遠離所述第二溝道區的一側，且所述電連接結構與所述第四摻雜區相接觸；介質層，所述介質層位於所述位線與所述字線之間，且還位於所述字線遠離所述半導體基底的一側。
根據本公開實施例，所述半導體基底包括：半導體襯底；第一半導體阱層，設置於所述記憶體區的所述半導體襯底上，且所述位線位於所述第一半導體阱層遠離所述半導體襯底的表面；第二半導體阱層，設置於所述邏輯器件區的所述半導體襯底上，且所述電接觸層位於所述第二半導體阱層遠離所述半導體襯底的表面。
根據本公開實施例，所述第一半導體阱層在所述半導體襯底上的正投影與所述位線在所述半導體襯底上的正投影重合。
根據本公開實施例，所述邏輯器件區包括NMOS區和PMOS區；所述邏輯器件區的所述半導體基底還包括：隔離結構，所述隔離結構位於相鄰的所述第二半導體阱層之間，且還位於相鄰的所述電接觸層之間。
根據本公開實施例，所述位線與所述第一半導體通道具有相同的半導體元素，所述位線的電阻率小於所述第一摻雜區的電阻率，且所述電接觸層與所述第二半導體通道具有相同的半導體元素，所述電接觸層的電阻率小於所述第三摻雜區的電阻率。
根據本公開實施例，所述電接觸層的材料與所述位線的材料相同。
根據本公開實施例，所述位線的材料包括金屬半導體化合物。
根據本公開實施例，所述半導體元素包括矽、碳、鍺、砷、鎵、銦中的至少一種；所述金屬半導體化合物中的金屬元素包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
根據本公開實施例，所述第二摻雜區包括：第一金屬接觸層，所述第一金屬接觸層與所述電容結構相接觸，且所述第一金屬接觸層的電阻率小於所述第一金屬接觸層以外的所述第二摻雜區的電阻率；所述第四摻雜區包括：與所述第一金屬接觸層處於同層的第二金屬接觸層，所述第二金屬接觸層與所述電連接結構相接觸，且所述第二金屬接觸層中的電阻率小於所述第二摻金屬接觸層以外的所述第四摻雜區的電阻率。
根據本公開實施例，所述第一半導體通道構成無結晶體管的溝道；所述第二半導體通道構成無結晶體管的溝道。
根據本公開實施例，所述第一摻雜區、所述第一溝道區以及所述第二摻雜區中的摻雜離子的類型相同；所述第三摻雜區、所述第二溝道區以及所述第四摻雜區中的摻雜離子的類型相同。
根據本公開實施例，所述字線包括：第一閘介質層，所述第一閘介質層環繞所述第一溝道區設置，且位於所述第一溝道區所在的所述第一半導體通道的側壁表面，還位於所述第二摻雜區所在的所述第一半導體通道的側壁表面；第一閘導電層，所述第一閘導電層環繞所述第一溝道區設置，且位於所述第一溝道區對應的所述第一閘介質層的側壁表面。
根據本公開實施例，所述閘極包括：第二閘介質層，與所述第一閘介質層處於同層，所述第二閘介質層環繞所述第二溝道區設置，且位於所述第二溝道區所在的所述第二半導體通道的側壁表面，還位於所述第三摻雜區所在的所述第二半導體通道的側壁表面；第二閘導電層，與所述第一閘導電層處於同層，所述第二閘導電層環繞所述第二溝道區設置，且位於所述第二溝道區對應的所述第二閘介質層的側壁表面。
根據本公開實施例，所述記憶體區包括DRAM區，所述DRAM區的所述電容結構包括：第一導電結構，與所述第二摻雜區相接觸；下電極層，與所述第一導電結構相接觸；電容介質層，位於所述下電極層表面；上電極層，位於所述電容介質層表面；所述電連接結構包括：與所述第一導電結構處於同層的第二導電結構，所述第二導電結構與所述第四摻雜區相接觸；第三導電結構，所述第三導電結構與所述第二導電結構遠離所述第四摻雜區的一側相接觸。
根據本公開實施例，在垂直於所述半導體基底表面的方向上，所述下電極層的深度與所述第三導電結構的深度相同。
根據本公開實施例，所述半導體結構還包括：絕緣層，所述絕緣層位於所述介質層表面，且所述電容結構以及所述電連接結構位於所述絕緣層內，且所述絕緣層的材料的相對介電常數小於所述介質層的材料的相對介電常數。
根據本公開實施例，所述記憶體區還包括NVM區；所述半導體結構還包括：在所述NVM區的所述第二摻雜區上堆疊設置的自由層、隧穿層以及固定層，且所述自由層與所述NVM區的所述第二摻雜區電連接。
相應地，本公開實施例還提供一種半導體結構的製造方法，包括：提供半導體基底，所述半導體基底包括邏輯器件區以及記憶體區；形成位線以及與所述位線同層設置的電接觸層，所述位線位於所述記憶體區的所述半導體基底上，所述電接觸層位於所述邏輯器件區的所述半導體基底上；形成第一半導體通道以及與所述第一半導體通道同層設置的第二半導體通道，所述第一半導體通道位於所述位線表面，在沿所述半導體基底指向所述位線的方向上，所述第一半導體通道包括依次排列的第一摻雜區、第一溝道區以及第二摻雜區，所述第一摻雜區與所述位線相接觸，所述第二半導體通道位於所述電接觸層表面，在沿所述半導體基底指向所述電接觸層的方向上，所述第二半導體通道包括依次排列的第三摻雜區、第二溝道區以及第四摻雜區，所述第三摻雜區與所述電接觸層相接觸；形成字線以及與所述字線同層設置的閘極，所述字線環繞所述第一溝道區設置，所述閘極環繞所述第二溝道區設置；形成電容結構，所述電容結構位於所述第二摻雜區遠離所述第一溝道區的一側，且所述電容結構與所述第二摻雜區相接觸；形成電連接結構，所述電連接結構位於所述第四摻雜區遠離所述第二溝道區的一側，且所述電連接結構與所述第四摻雜區相接觸；形成介質層，所述介質層位於所述位線與所述字線之間，且還位於所述字線遠離所述半導體基底的一側。
根據本公開實施例，提供所述半導體基底以及形成所述位線、所述電接觸層、所述第一半導體通道以及所述第二半導體通道的製程步驟包括：提供初始半導體基底； 對部分厚度的所述初始半導體基底進行圖形化處理，形成所述第一半導體通道以及所述第二半導體通道；對剩餘的部分厚度的所述初始半導體基底進行金屬化處理，以將位於所述第一半導體通道下方的部分厚度的所述初始半導體基底轉化為所述位線，將位於所述第二半導體通道下方的部分厚度的所述初始半導體基底轉化為所述電接觸層，剩餘的所述初始半導體基底作為所述半導體基底。
根據本公開實施例，所述初始半導體基底包括半導體襯底、初始第一半導體阱層和初始第二半導體阱層，所述初始第一半導體阱層位於所述記憶體區的所述半導體襯底上，所述初始第二半導體阱層位於所述邏輯器件區的所述半導體襯底上；所述對部分厚度的所述初始半導體基底進行圖形化處理，包括：對部分厚度的所述初始第一半導體阱層和所述初始第二半導體阱層進行所述圖形化處理，形成所述第一半導體通道和所述第二半導體通道；所述對剩餘的部分厚度的所述初始半導體基底進行金屬化處理，包括：對剩餘的部分厚度的所述初始第一半導體阱層和所述初始第二半導體阱層進行所述金屬化處理。
根據本公開實施例，所述金屬化處理的製程步驟包括：形成阻擋層，所述阻擋層覆蓋所述第一半導體通道和所述第二半導體通道的側壁表面；在所述初始第一半導體阱層和所述初始第二半導體阱層表面形成金屬層；進行退火處理，以將部分厚度的所述初始第一半導體阱層轉化為所述位線，將部分厚度的所述初始第二半導體阱層轉化為所述電接觸層；在形成所述位線和所述電接觸層之後，去除所述阻擋層以及剩餘的所述金屬層。
根據本公開實施例，對所述第二摻雜區遠離所述半導體基底的端面以及所述第四摻雜區遠離所述半導體基底的端面進行金屬化處理，將部分厚度的所述第二摻雜區轉化為第一金屬接觸層，將部分厚度的所述第四摻雜區轉化為第二金屬接觸層，且所述第一金屬接觸層和所述第二金屬接觸層的材料均為金屬半導體化合物。
與相關技術相比，本發明實施例提供的技術方案具有以下優點：
本發明實施例提供的技術方案中，半導體基底包括邏輯器件區以及記憶體區，記憶體區內的結構用於實現存儲資料，邏輯器件區內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，即在半導體結構內一塊特殊的存儲陣列（邏輯器件區）內集成計算功能，在另一塊存儲陣列（記憶體區）中集成存儲功能，在需要計算時，半導體結構內的記憶體區給該邏輯器件區發送輸入資料，過若干時鐘週期之後邏輯器件區把計算好的結果返回給記憶體區。與傳統的馮·諾伊曼架構中“記憶體和處理器晶片是兩個相互獨立的單元，所有資料都存儲在記憶體中，處理器晶片給記憶體發請求，記憶體將資料輸送給處理器晶片並讀回計算結果”相比，將處理器和記憶體整合到一個大的存儲陣列中，資料的輸入輸出以及計算過程均在該存儲陣列的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
此外，第一半導體通道和第二半導體通道垂直設置在半導體基底表面，在無需對第一半導體通道和/或第二半導體通道的尺寸進行縮小的前提下，有利於在進一步提升第一半導體通道和/或第二半導體通道長度的同時，節省第一半導體通道和/或第二半導體通道在平行於半導體基底表面方向（通常為水準方向）上的佈局空間，從而提高半導體結構在水準方向上的集成密度。進一步地，位線的電阻率小於第一摻雜區的電阻率，有利於降低第一摻雜區和位線之間的接觸電阻，電接觸層的電阻率小於第三摻雜區的電阻率，有利於降低第三摻雜區和電接觸層之間的接觸電阻，兩者均有利於提高半導體結構的電學性能。
另外，第一半導體通道和第二半導體通道均用於構成無結晶體管的溝道，無結晶體管無PN結，製備製程簡單，性能優越，增強了器件的可靠性特別是抗熱載流子注入效應及雜訊容限，有利於進一步改善半導體結構的電學性能。
由背景技術可知，現有技術中半導體器件的集成密度有待提高的同時，製造成本有待降低。
經分析可知，傳統的電腦採用馮·諾依曼體系結構，在這種體系結構中計算和存儲功能是分離的，分別由中央處理器CPU和記憶體通過匯流排互連通信，CPU從記憶體讀出資料，完成計算，然後將結果再寫回記憶體。其中，所有資料都存儲在記憶體中，然後傳送到CPU，CPU的計算結果再存儲在記憶體中。可見，使用傳統馮·諾伊曼架構會需要頻繁讀寫記憶體，資料的來回搬移會帶來大量的功耗和器件性能的降低。
為解決上述問題，本公開實施例提供一種半導體結構及其製造方法。在半導體結構中，設計包括邏輯器件區以及記憶體區的半導體基底，記憶體區內的結構用於實現存儲資料，邏輯器件區內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，使得資料的輸入輸出以及計算過程可以在半導體結構的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
為使本公開實施例的目的、技術方案和優點更加清楚，下面將結合附圖對本公開的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開所要求保護的技術方案。
本公開一實施例提供一種半導體結構，以下將結合附圖對本公開一實施例提供的半導體結構進行詳細說明。圖1為本公開一實施例提供的半導體結構對應的剖面結構示意圖，圖2為圖1所示半導體結構中第一半導體通道和字線的放大結構示意圖；圖3為圖1所示半導體結構中第二半導體通道和閘極的放大結構示意圖。
參考圖1至圖3，半導體結構包括：半導體基底100，半導體基底100包括邏輯器件區I以及記憶體區II；位線101以及與位線101同層設置的電接觸層111，位線101位於記憶體區II的半導體基底100上，電接觸層111位於邏輯器件區I的半導體基底100上；第一半導體通道102，第一半導體通道102位於位線101表面，在沿半導體基底100指向位線101的方向上，第一半導體通道102包括依次排列的第一摻雜區a、第一溝道區b以及第二摻雜區c，第一摻雜區a與位線101相接觸；第二半導體通道112，第二半導體通道112與第一半導體通道102同層設置，且位於電接觸層111表面，在沿半導體基底100指向電接觸層111的方向上，第二半導體通道112包括依次排列的第三摻雜區d、第二溝道區e以及第四摻雜區f，第三摻雜區d與電接觸層111相接觸；字線103以及與字線103同層設置的閘極113，字線103環繞第一溝道區b設置，閘極113環繞第二溝道區e設置；電容結構104，電容結構104位於第二摻雜區c遠離第一溝道區b的一側，且電容結構104與第二摻雜區c相接觸；電連接結構105，電連接結構105位於第四摻雜區f遠離第二溝道區e的一側，且電連接結構105與第四摻雜區f相接觸；介質層106，介質層106位於位線101與字線103之間，且還位於字線103遠離半導體基底100的一側。由於半導體結構包括垂直的全環繞閘極（GAA，Gate-All-Around）電晶體，且位線101位於半導體基底100與全環繞閘極電晶體之間，因而能夠構成3D堆疊的記憶體件，有利於提高半導體結構的集成密度。而且，半導體基底100包括邏輯器件區I以及記憶體區II，記憶體區II內的結構用於實現存儲資料，邏輯器件區I內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算。
以下將結合圖1至圖3對半導體結構進行更為詳細的說明。
本實施例中，半導體基底100的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。
具體地，第一半導體通道102的材料類型和第二半導體通道112的材料類型均可以與半導體基底100的材料類型相同，即均為元素半導體材料或者晶態無機化合物半導體材料。
進一步地，位線101與第一半導體通道102具有相同的半導體元素，位線101的電阻率小於第一摻雜區a的電阻率，且電接觸層111與第二半導體通道112具有相同的半導體元素，電接觸層111的電阻率小於第三摻雜區d的電阻率。
由於第一半導體通道102與位線101具有相同的半導體元素，第一半導體通道102與位線101利用同一膜層結構形成，該膜層結構由半導體元素構成，使得位線101與第一半導體通道102為一體結構，從而改善位線101與第一半導體通道102之間的介面態缺陷；電接觸層111與第二半導體通道112具有相同的半導體元素，第二半導體通道112與電接觸層111利用同一膜層結構形成，該膜層結構由半導體元素構成，使得電接觸層111與第二半導體通道112為一體結構，從而改善電接觸層111與第二半導體通道112之間的介面態缺陷，兩者均有利於改善半導體結構的性能。
本實施例中，第一半導體通道102、位線101、電接觸層111以及第二半導體通道112四者均具有相同的半導體元素，即四者均可利用同一膜層結果形成，即均可以由同一初始半導體基底形成，則位線101、第一半導體通道102、電接觸層111、第二半導體通道112和半導體基底100為一體結構，從而有利於改善半導體基底100與位線101和電接觸層111之間、位線101與第一半導體通道102之間以及電接觸層111與第二半導體通道112之間的介面性能，以改善四者之間的介面態缺陷，進而改善半導體結構的電學性能。
在其他實施例中，位線的材料也可以為金屬，例如為銅、鋁或者鎢；電接觸層的材料也可以為金屬，例如為銅、鋁或者鎢。
本實施例中，半導體基底100可以包括：半導體襯底110；第一半導體阱層120，設置于記憶體區II的半導體襯底110上，且位線101位於第一半導體阱層120遠離半導體襯底110的表面；第二半導體阱層130，設置于邏輯器件區I的半導體襯底110上，且電接觸層111位於第二半導體阱層130遠離半導體襯底110的表面。
第一半導體阱層120位於位線101和半導體襯底110之間有利於防止位線101漏電，第二半導體阱層130位於電接觸層111和半導體襯底110之間有利於防止電接觸層111漏電。
本實施例中，半導體襯底110為矽襯底，第一類型離子為N型離子，第二類型離子為P型離子。具體地，N型離子為砷離子、磷離子或者銻離子中的至少一種；P型離子為硼離子、銦離子或者鎵離子中的至少一種。在其他實施例中，半導體襯底為鍺襯底、鍺矽襯底或者III-V族化合物半導體襯底，III-V族化合物半導體襯底的材料包括砷化鎵、磷化銦或者氮化鎵中的至少一種。
進一步地，第一半導體阱層120在半導體襯底110上的正投影與位線101在半導體襯底110上的正投影可以重合，有利於增大第一半導體阱層120與位線101之間的接觸面積，從而降低第一半導體阱層120與位線101之間的接觸電阻；此外，還有利於增加位線101的體積，從而減小位線101的電阻，改善RC延遲效應，提高半導體結構的運行速率。
邏輯器件區I對應的邏輯器件可以包括數位訊號處理器（Digital Signal Processing，DSP）、現場可程式設計閘陣列（Field-Programmable Gate Array，FPGA）、中央處理器（Central processing unit，CPU）、圖形處理器（graphics processing unit，GPU）或者嵌入式神經網路處理器（neural-network processing units，NPU）中的至少一種。記憶體區II對應的記憶體可以包括SRAM（Random Access Memory）、DRAM（Random Access Memory）、RRAM（Static Random Access Memory）、MRAM（Magnetoresistive Random Access Memory）或PCRAM（Phase Change Random Access Memory）中的至少一種。這樣，本公開實施例能夠將邏輯器件與記憶體件集成製造在同一晶片上，實現真正的記憶體內計算。
本實施例中，邏輯器件區I可以包括NMOS區和PMOS區；邏輯器件區I的半導體基底100還包括：隔離結構140，隔離結構140位於相鄰的第二半導體阱層130之間，且還位於相鄰的電接觸層111之間。
隔離結構140位於相鄰的第二半導體阱層130和相鄰的電接觸層111之間，使得相鄰的第二半導體阱層130之間相互絕緣，相鄰的電接觸層111之間也相互絕緣，有利於避免相鄰的第二半導體阱層130之間的電干擾，以及避免相鄰的電接觸層111之間的電干擾。此外，隔離結構140還位於第一半導體阱層120和第二半導體阱層130之間，使得第一半導體阱層120和第二半導體阱層130之間相互絕緣。隔離結構140的材料為氮化矽、碳氮化矽或者碳氮氧化矽中的至少一種。
進一步地，第二半導體阱層130包括第三半導體阱層131和第四半導體阱層132，且第三半導體阱層131和第四半導體阱層132相互間隔分佈，第三半導體阱層131中摻雜有第一類型離子，第四半導體阱層132內摻雜有第二類型離子，第二類型離子與第一類型離子不同，且第一半導體阱層120內也摻雜有第一類型離子，第一類型離子與第二類型離子均為N型離子或P型離子中的一者。本實施例中，第一類型離子為N型離子，第二類型離子為P型離子，與第三半導體阱層131對應的邏輯器件區I為NMOS區，與第四半導體阱層132對應的邏輯器件區I為PMOS區。在其他實施例中，第一類型離子可以為P型離子，第二類型離子可以為N型離子。
需要說明的是，圖1中以第二半導體阱層130包括兩個第三半導體阱層131和位於兩個第三半導體阱層131之間的第四半導體阱層132，且與第一半導體阱層120最接近的第二半導體阱層130為一第三半導體阱層131為示例。實際上本實施例不對第二半導體阱層130的數量不做限制，對與第一半導體阱層120最接近的第二半導體阱層130的類型也不做限制。可根據實際電學需求，合理設置第二半導體阱層的數量，只需滿足第三半導體阱層和第四半導體阱層依次交錯分佈即可。另外，與第一半導體阱層最接近的第二半導體阱層也可以為第四半導體阱層。
半導體基底100還可以包括：深阱層150，第二半導體阱層130在半導體襯底110上的正投影位於深阱層150在半導體襯底110上的正投影中。本實施例中，深阱層150內摻雜有第一類型離子。在其他實施例中，深阱層內可以摻雜第二類型離子。
其他實施例中，半導體基底可以不包括第一半導體阱層和第二半導體阱層，位線和電接觸層均直接位於半導體襯底上。位線101、第一半導體通道102、電接觸層111以及第二半導體通道112包括相同的半導體元素，且位線101、第一半導體通道102、電接觸層111以及第二半導體通道112為一體結構。在一個例子中，位線101、第一半導體通道102、電接觸層111以及第二半導體通道112均包括矽元素。在其他例子中，位線、第一半導體通道、電接觸層以及第二半導體通道可以均包括鍺元素，或者，四者均包括矽元素和鍺元素，或者，四者均包括矽元素和碳元素，或者，四者均包括砷元素和鎵元素，或者，四者均包括鎵元素和銦元素。
具體地，位線101的材料可以包括金屬半導體化合物，金屬半導體化合物相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於第一半導體通道102而言，位線101的電阻率更小，從而有利於降低位線101的電阻，且降低位線101與第一摻雜區a之間的接觸電阻，進一步改善半導體結構的電學性能。
此外，位線101的電阻率小於第一半導體阱層120的電阻率，相較於採用半導體材料作為位線101的材料，採用金屬半導體化合物作為位線101的材料則位線101的電阻率更低，從而有利於降低位線101的電阻。
在一些例子中，整個位線101的材料均為金屬半導體化合物；在另一些例子中，位於第一摻雜區a正下方的位線101區域的材料為半導體材料，且未被第一摻雜區a覆蓋的位線101的區域的材料為金屬半導體化合物。可以理解的是，隨著器件尺寸的不斷縮小或者製造製程參數的調整，位於第一摻雜區a正下方的位線101的部分區域的材料為半導體材料，位於第一摻雜區a正下方的位線101的其餘區域的材料也可以為金屬半導體化合物，此處的“其餘區域”的位置位於“部分區域”的週邊。
進一步地，電接觸層111的材料與位線101的材料相同，因而，相較於第二半導體通道112而言，電接觸層111的電阻率更小，從而有利於降低電接觸層111的電阻，且降低電接觸層111與第三摻雜區d之間的接觸電阻，進一步改善半導體結構的電學性能。
此外，電接觸層111的電阻率小於第二半導體阱層130的電阻率，相較於採用半導體材料作為電接觸層111的材料，採用金屬半導體化合物作為電接觸層111的材料則電接觸層111的電阻率更低，從而有利於降低電接觸層111的電阻。
在一些例子中，整個電接觸層111的材料均為金屬半導體化合物；在另一些例子中，位於第三摻雜區d正下方的電接觸層111區域的材料為半導體材料，且未被第三摻雜區d覆蓋的電接觸層111的區域的材料為金屬半導體化合物。可以理解的是，隨著器件尺寸的不斷縮小或者製造製程參數的調整，位於第三摻雜區d正下方的電接觸層111的部分區域的材料為半導體材料，位於第三摻雜區d正下方的電接觸層111的其餘區域的材料也可以為金屬半導體化合物，此處的“其餘區域”的位置位於“部分區域”的週邊。
在其他實施例中，位線的材料和電接觸層的材料均可以為半導體材料，則半導體基底不包括第一半導體阱層和第二半導體阱層，位線和電接觸層均直接位於半導體襯底上。
在其他實施例中，位線和/或電接觸層的材料也均可以為金屬材料。
半導體元素可以包括矽、碳、鍺、砷、鎵、銦中的至少一種。金屬半導體化合物中的金屬元素包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
以半導體元素為矽為例，金屬半導體化合物包括矽化鈷、矽化鎳、矽化鉬、矽化鈦、矽化鎢、矽化鉭或者矽化鉑中的至少一種。此外，金屬半導體化合物中還可以摻雜有氮元素。
半導體結構可以包括多個間隔排布的位線101，每一位線101可與至少一個第一摻雜區a相接觸，圖1中以每一位線101與3個第一摻雜區a相接觸作為示例，可根據實際電學需求，合理設置與每一位線101相接觸的第一摻雜區a的數量。
第一半導體通道102的材料和第二半導體通道112的材料均包括元素半導體材料或者晶態無機化合物半導體。本實施例中，第一半導體通道102的材料和第二半導體通道112的材料均為矽。在其他實施例中，第一半導體通道的材料和/或第二半導體通道的材料可以為鍺、鍺化矽、碳化矽、砷化鎵或者鎵化銦。
進一步地，第一半導體通道102內與位線101內具有相同類型的摻雜離子，該摻雜離子可以為N型離子或者P型離子。第二半導體通道112包括第三半導體通道122和第四半導體通道142，第三半導體通道122位於第三半導體阱層131遠離半導體襯底110的一側，第四半導體通道142位於第四半導體阱層132遠離半導體襯底110的一側，且第三半導體通道122內摻雜的摻雜離子類型與第三半導體阱層131內摻雜的摻雜離子類型不同，第四半導體通道142內摻雜的摻雜離子類型與第四半導體阱層132內摻雜的摻雜離子類型不同。
本實施例中，第一半導體通道102和第二半導體通道112均為圓柱狀結構，則第一半導體通道102和第二半導體通道112的側面均為平滑過渡表面，有利於避免第一半導體通道102和第二半導體通道112發生尖端放電或者漏電的現象，進一步改善半導體結構的電學性能。需要說明的是，在其他實施例中，第一半導體通道和/或第二半導體通道也可以為橢圓柱狀結構、方柱狀結構或者其他不規則結構。可以理解的是，第一半導體通道結構和/或第二半導體通道結構為方柱狀結構時，方柱狀結構的側壁相鄰面構成的拐角可以為圓滑化的拐角，同樣能夠避免尖端放電問題，方柱狀結構可以為正方體柱狀結構或者長方體柱狀結構。
第一摻雜區a構成電晶體器件的源極或者汲極中的一者，第二摻雜區c構成電晶體器件的源極或者汲極中的另一者；第三摻雜區d構成另一電晶體器件的源極或者汲極中的一者，第四摻雜區f構成另一電晶體器件的源極或者汲極中的另一者。
其中，第二摻雜區c也可以包括第一金屬接觸層152，第一金屬接觸層152與電容結構104相接觸。第一金屬接觸層152的材料也為金屬半導體化合物，即第一金屬接觸層152的材料可以與位線101的材料相同。第一金屬接觸層152的電阻率小於除了第一金屬接觸層152之外的第二摻雜區c的電阻率，有利於降低第二摻雜區c的電阻率；另外，第一金屬接觸層152有利於降低第二摻雜區c與電容結構104之間的接觸電阻。需要說明的是，此處的“材料相同”實際是在不考慮N型摻雜離子或者P型摻雜離子的前提下的相同，例如第一金屬接觸層152的材料和位線101的材料均為矽化鎳。
阻率小於除了第二金屬接觸層162之外的第四摻雜區f的電阻率，有利於降低第四摻雜區f的電阻率；另外，第二金屬接觸層162有利於降低第四摻雜區f與電連接結構105之間的接觸電阻。需要說明的是，此處的“材料相同”實際是在不考慮N型摻雜離子或者P型摻雜離子的前提下的相同，例如第二金屬接觸層162的材料和電接觸層111的材料均為矽化鎳。
第一半導體通道102和第二半導體通道112均可以構成無結晶體管(Junctionless Transistor)的溝道，即第一摻雜區a、第一溝道區b和第二摻雜區c中的摻雜離子的類型相同，第三摻雜區d、第二溝道區e和第四摻雜區f中的摻雜離子的類型相同，例如摻雜離子均為N型離子或者均為P型離子，進一步地，第一摻雜區a、第一溝道區b和第二摻雜區c中的摻雜離子可以相同，第三摻雜區d、第二溝道區e和第四摻雜區f中的摻雜離子可以相同。進一步地，第一半導體通道102和第二半導體通道112各個區域中的摻雜離子類型可以相同，有利於通過同一製程步驟形成第一半導體通道102和第二半導體通道112。
其中，此處的“無結”指的是無PN結，即第一半導體通道102和第二半導體通道112構成的器件中均沒有PN結，這樣的好處包括：一方面，無需對第一摻雜區a、第二摻雜區c、第三摻雜區d以及第四摻雜區f進行額外的摻雜，從而避免了對第一摻雜區a、第二摻雜區c、第三摻雜區d以及第四摻雜區f的摻雜製程難以控制的問題，尤其是隨著電晶體尺寸進一步縮小，若額外對第一摻雜區a、第二摻雜區c、第三摻雜區d以及第四摻雜區f進行摻雜，摻雜濃度更加難以控制；另一方面，由於器件為無結晶體管，有利於避免採用超陡峭源漏濃度梯度摻雜製程，在納米尺度範圍內製作超陡峭PN結的現象，因而可以避免摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短溝道效應，在幾納米的尺度範圍內仍然可以工作，因而有助於進一步提高半導體結構的集成密度和電學性能。可以理解的是，此處額外的摻雜指的是，為了讓第一摻雜區a和第二摻雜區c的摻雜離子類型與第一溝道區b的摻雜離子類型不同而進行的摻雜，以及讓第三摻雜區d和第四摻雜區f的摻雜離子類型與第二溝道區e的摻雜離子類型不同而進行的摻雜。
字線103包括：第一閘介質層123，第一閘介質層123環繞第一溝道區b設置，且位於第一溝道區b所在的第一半導體通道102的側壁表面，還位於第二摻雜區c所在的第一半導體通道102的側壁表面；第一閘導電層133，第一閘導電層133環繞第一溝道區b設置，且位於第一溝道區b對應的第一閘介質層123的側壁表面。
其中，第一閘介質層123用於將第一閘導電層133與第一半導體通道102隔離開來。此外，位於第二摻雜區c的第一半導體通道102的側壁表面的第一閘介質層123能夠對第二摻雜區c表面起到保護作用，避免在製造製程過程中對第二摻雜區c表面造成的製程損傷，從而有利於進一步改善半導體結構的電學性能。可以理解的是，在其他實施例中，第一閘介質層也可以僅位於第一溝道區所在的第一半導體通道的側壁表面。
閘極113包括：第二閘介質層143，與第一閘介質層123處於同層，第二閘介質層143環繞第二溝道區e設置，且位於第二溝道區e所在的第二半導體通道112的側壁表面，還位於第四摻雜區f所在的第二半導體通道112的側壁表面；第二閘導電層153，與第一閘導電層133處於同層，第二閘導電層153環繞第二溝道區e設置，且位於第二溝道區e對應的第二閘介質層143的側壁表面。
其中，第二閘介質層143用於將第二閘導電層153與第二半導體通道112隔離開來。此外，位於第四摻雜區f的第二半導體通道112的側壁表面的第二閘介質層143能夠對第四摻雜區f表面起到保護作用，避免在製造製程過程中對第四摻雜區f表面造成的製程損傷，從而有利於進一步改善半導體結構的電學性能。可以理解的是，在其他實施例中，第二閘介質層也可以僅位於第二溝道區所在的第二半導體通道的側壁表面。
第一閘介質層123的材料和第二閘介質層143的材料均包括氧化矽、氮化矽或者氮氧化矽中的至少一種，第一閘導電層133的材料和第二閘導電層153的材料均包括多晶矽、氮化鈦、氮化鉭、銅、鎢或者鋁中的至少一種。在一些例子中，第一閘介質層123的材料和第二閘介質層143的材料相同，有利於通過同一製程步驟形成第一閘介質層123和第二閘介質層143；第一閘導電層133的材料和第二閘導電層153的材料相同，有利於通過同一製程步驟形成第一閘導電層133和第二閘導電層153。
本實施例中，半導體結構包括多個間隔排布的位線101和多個間隔排布的電接觸層111，且每一位線101和每一電接觸層111均沿第一方向延伸，相應的，半導體結構包括多個間隔排布的字線103和多個間隔排布的閘極113，且每一字線103和每一閘極113均沿第二方向延伸，第二方向與第一方向不同，例如第一方向可以與第二方向相垂直。此外，對於每一字線103而言，每一字線103可環繞至少一個第一半導體通道102的第一溝道區b設置，對於每一閘極113而言，每一閘極113可環繞至少一個第二半導體通道112的第二溝道區e設置，可根據實際電學需求，合理設置每一字線103環繞的第一半導體通道102的數量以及每一閘極113環繞的第二半導體通道112的數量。
需要說明的是，圖1中示例出一個第二閘導電層153同時環繞NMOS區的第三半導體通道122和與NMOS區相鄰的PMOS區的第四半導體通道142，在其他示例中，一個第二閘導電層可以僅環繞NMOS區的第三半導體通道，另一個第二閘導電層可以僅環繞PMOS區的第四半導體通道。
介質層106用於隔離位線101與第一閘導電層133，且還用於隔離電接觸層111和第二閘導電層153，且還用於隔離相鄰的字線103和相鄰的閘極113。也就是說，介質層106不僅位於位線101與字線103之間，以及位於相鄰字線103的間隔中，還位於電接觸層111和閘極113之間，以及位於相鄰閘極113的間隔中。
介質層106可以包括：第一介質層116，第一介質層116位於位線101與字線103之間和位於電接觸層111和閘極113之間，以使得位線101與字線103之間絕緣，電接觸層111和閘極113之間絕緣，防止位線101與字線103之間以及電接觸層111和閘極113之間的電干擾；第二介質層126，第二介質層126位於相鄰的字線103之間和相鄰的閘極113之間，且與第一介質層116相接觸，用於實現相鄰字線103之間和相鄰閘極113之間的絕緣，防止相鄰字線103之間和相鄰閘極113之間的電干擾；第二介質層126還位於字線103和閘極113遠離半導體基底100的表面，用於支撐位於第二介質層126遠離半導體基底100的表面上的其他導電結構，並實現字線103和閘極113與其他導電結構之間的絕緣。
本實施例中，第一介質層116的材料和第二介質層126的材料相同，均可以為氧化矽、氮化矽、碳氮氧化矽或者氮氧化矽中的至少一種。在其他實施例中，第一介質層的材料和第二介質層的材料也可以不同。
可以理解的是，在其他實施例中，介質層也可以為其它堆疊膜層結構，堆疊膜層結構的具體結構與製造製程步驟有關，保證介質層能夠起到隔離目的即可。
本實施例中，記憶體區II包括DRAM區，DRAM區的電容結構104包括：第一導電結構114，與第二摻雜區c相接觸；下電極層124，與第一導電結構114相接觸；電容介質層134，位於下電極層124表面；上電極層144，位於電容介質層134表面。
具體地，第一導電結構114包括第一導電柱154和第一導電層164，在垂直於半導體基底100表面的平面上，第一導電柱154的剖面形狀為上寬下窄的倒梯形，且第一導電層164在半導體基底100上的正投影覆蓋第一導電柱154在半導體基底100上的正投影，有利於在保證第一導電柱154與第二摻雜區c之間較大的接觸面積，和保證第一導電層164與下電極層124之間較大的接觸面積的同時，增大第一導電結構114的體積，以降低第一導電結構114自身的電阻。在一些例子中，第一導電柱154的材料和第一導電層164的材料相同，均為鎳化鉑、鈦、鉭、鈷、多晶矽、銅、鎢、氮化鉭、氮化鈦或者釕等導電材料中的至少一種。在其他實施例中，第一導電柱的材料和第一導電層的材料也可以不同。
其中，下電極層124的材料和上電極層144的材料可以相同，下電極層124的材料和上電極層144的材料均可以為鎳化鉑、鈦、鉭、鈷、多晶矽、銅、鎢、氮化鉭、氮化鈦或者釕中的至少一種。在其他實施例中，下電極層的材料和上電極層的材料也可以不同。電容介質層134的材料包括氧化矽、氧化鉭、氧化鉿、氧化鋯、氧化鈮、氧化鈦、氧化鋇、氧化鍶、氧化釔、氧化鑭、氧化鐠或者鈦酸鍶鋇等高介電常數材料。
本實施例中，在垂直於半導體基底100表面的平面上，下電極層124的剖面形狀為U形，位於下電極層124表面的電容介質層134圍成一個通孔，上電極層144填充滿該通孔，且位於相鄰通孔中的上電極層144之間相互接觸電連接，即上電極層144為一體結構。在其他實施例中，位於相鄰通孔中的上電極層之間具有間隔，使得相鄰的上電極層可以連接不同的電位，有利於實現對相鄰電容結構的多元化控制。
在其他實施例中，電容結構還可以為平面電容，其中，下電極層與第二摻雜區遠離第一溝道區的一側相接觸；電容介質層與下電極層遠離第二摻雜區的一側相接觸；上電極層與電容介質層遠離下電極層的一側相接觸。
本實施例中，第一半導體通道102為圓柱狀結構，圓柱狀結構的一端面，即第一摻雜區a的端面與位線101相接觸，圓柱狀結構的另一端面，即第二摻雜區c與電容結構104相接觸。進一步地，第二摻雜區c包括第一金屬接觸層152，第一金屬接觸層152與下電極層124相接觸，有利於降低第二摻雜區c與下電極層124之間的接觸電阻，以提高半導體結構的電學性能。
電連接結構105包括：與第一導電結構114處於同層的第二導電結構115，第二導電結構115與第四摻雜區f相接觸；第三導電結構145，第三導電結構145與第二導電結構115遠離第四摻雜區f的一側相接觸。
具體地，第二導電結構115包括第二導電柱125和第二導電層135。圖1中示例出：一個第二導電結構115可以包括一個第二導電層135和兩個第二導電柱125，兩個第二導電柱125分別與相鄰兩個第四摻雜區f相接觸，即一個第二導電結構115可以與相鄰兩個第四摻雜區f電連接；另一個第二導電結構115可以包括一個第二導電層135和一個第二導電柱125，第二導電柱125與一個第四摻雜區f電連接；又一個第二導電結構115可以包括一個第二導電層135和一個第二導電柱125，第二導電柱125與第二閘導電層153電連接。需要說明的是，本實施例可根據實際電學需求，合理設單個第二導電結構115中包含的第二導電柱125和第二導電層135的數量，以及第二導電柱125的具體電連接情況。
此外，第二導電結構115中第二導電柱125和第二導電層135的形貌特徵以及材料屬性可參考前述第一導電結構114，在此不做贅述。
第三導電結構145包括至少兩層第三導電層155以及電連接相鄰第三導電層155的第三導電柱165，且第三導電柱165還電連接第二導電結構115和距離第二導電結構115最近的一層第三導電層155。需要說明的是，圖1中以第三導電結構145包括兩層第三導電層155以及兩層第三導電柱165為示例，本實施例可根據實際電學需求，合理設置第三導電結構145包含的第三導電層155和第三導電柱165的層數。
此外，第三導電結構145中第三導電層155和第三導電柱165的形貌特徵以及材料屬性可參考前述第一導電結構114，在此不做贅述。
本實施例中，在垂直於半導體基底100表面的方向上，下電極層124的深度與第三導電結構145的深度相同。圖1中以下電極層124的深度貫穿兩層第三導電層155為示例，需要說明的是，可根據實際電學需求，合理設置下電極層124的深度貫穿的第三導電層155的層數。
記憶體區II還可以包括NVM區；半導體結構還包括：在NVM區的第二摻雜區c上堆疊設置的自由層108、隧穿層118以及固定層128，且自由層108與NVM區的第二摻雜區c電連接。
具體地，自由層108與NVM區的第二摻雜區c之間還具有第一導電結構114，自由層108與第二摻雜區c通過第一導電結構114實現電連接。
需要說明的是，位於NVM區的各種導電結構構成非易失性記憶體（NVM，non-volatile memory），位於DRAM區的各種導電結構成動態隨機存取記憶體（DRAM，Dynamic Random Access Memory），NVM區和DRAM區構成記憶體區II，用於存儲資料；位於邏輯器件區I的NMOS區和PMOS區內的各種導電結構成處理器，用於對資料進行邏輯運算。如此，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，使得資料的輸入輸出以及計算過程可以在半導體結構的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
半導體結構還包括：絕緣層107，絕緣層107位於介質層106表面，且電容結構104以及電連接結構105位於絕緣層107內，且絕緣層107的材料的相對介電常數小於介質層106的材料的相對介電常數。
具體地，絕緣層107可以包括多層層間介質層117和多層蝕刻阻擋層127，且層間介質層117和蝕刻阻擋層127依次堆疊設置，與介質層106表面接觸的絕緣層107為層間介質層117。可以理解的是，在其他實施例中，絕緣層也可以為其它堆疊膜層結構，堆疊膜層結構的具體結構與製造製程步驟有關，保證絕緣層能夠起到隔離目的即可。
本實施例中，半導體結構還可以包括：位於最上層的多個相互間隔的第四導電層109，第四導電層109用於與相應的導電層或者外部器件電連接。需要說明的是，本實施例中以導電層為4層作為示例，根據實際的電路需求，導電層可以為3層、5層或者任意數量層。
綜上所述，半導體基底100包括邏輯器件區I以及記憶體區II，記憶體區II內的結構用於實現存儲資料，邏輯器件區I內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，使得資料的輸入輸出以及計算過程可以在半導體結構的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
此外，本實施例提供的半導體結構可應用於4F 2的記憶體，F是特徵尺寸，記憶體可以為DRAM記憶體或者SRAM記憶體。
相應地，本公開又一實施例提供一種半導體結構的製造方法，可用于形成上述半導體結構。
圖4至圖17為本公開又一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖，以下將結合附圖對本實施例提供的半導體結構的製造方法進行詳細說明，與上述實施例相同或相應的部分，以下將不做詳細贅述。
參考圖4至圖9，提供半導體基底100，半導體基底100包括邏輯器件區I以及記憶體區II；形成位線101以及與位線101同層設置的電接觸層111，位線101位於記憶體區II的半導體基底100上，電接觸層111位於邏輯器件區I的半導體基底100上；形成第一半導體通道102及與第一半導體通道102同層設置的第二半導體通道112，第一半導體通道102位於位線101表面，在沿半導體基底100指向位線101的方向上，第一半導體通道102包括依次排列的第一摻雜區a、第一溝道區b以及第二摻雜區c，第一摻雜區a與位線101相接觸，第二半導體通道112位於電接觸層111表面，在沿半導體基底100指向電接觸層111的方向上，第二半導體通道112包括依次排列的第三摻雜區d、第二溝道區e以及第四摻雜區f，第三摻雜區d與電接觸層111相接觸。
具體地，提供半導體基底100以及形成位線101、電接觸層111、第一半導體通道102以及第二半導體通道112包括如下製程步驟：
參考圖4，提供初始半導體基底160。
初始半導體基底160作為形成半導體基底100、位線101、電接觸層111、第一半導體通道102以及第二半導體通道112的基礎。
在一些實施例中，初始半導體基底160包括半導體襯底110、初始第一半導體阱層170和初始第二半導體阱層180，初始第一半導體阱層170位於記憶體區II的半導體襯底110上，初始第二半導體阱層180位於邏輯器件區I的半導體襯底110上.
具體地，初始第一半導體阱層170為雙層結構，初始第一半導體阱層170中均摻雜有第一類型離子，不同層中的第一類型離子的摻雜濃度不同，本實施例對不同層中第一類型離子的摻雜濃度的大小關係不做限制。
初始第二半導體阱層180也為雙層結構，且位於同層的初始第二半導體阱層180部分區域內摻雜的是第一類型離子，部分區域摻雜的是第二類型離子，且摻雜有第一類型離子的區域和摻雜有第二類型離子的區域交錯分佈，在垂直於半導體襯底110的表面的方向上，相鄰層的初始第二半導體阱層180內的摻雜離子的類型不同。
此外，初始半導體基底160還可以包括深阱層150，初始第二半導體阱層180在半導體襯底110上的正投影位於深阱層150在半導體襯底110上的正投影中。本實施例中，深阱層150內摻雜有第一類型離子。在其他實施例中，深阱層內可以摻雜第二類型離子。
本實施例中，半導體襯底110為矽襯底，第一類型離子為N型離子，第二類型離子為P型離子。在其他實施例中，半導體襯底可以為鍺襯底、鍺矽襯底或者III-V族化合物半導體襯底，第一類型離子可以為P型離子，第二類型離子可以為N型離子。
結合參考圖4和圖5，以掩膜層119為掩膜，對部分厚度的初始半導體基底160進行圖形化處理，形成第一半導體通道102以及第二半導體通道112。
本實施例中，對部分厚度的初始第一半導體阱層170和初始第二半導體阱層180進行圖形化處理，形成第一半導體通道102和第二半導體通道112，剩餘的部分厚度的初始第一半導體阱層170用於後續形成位線101，剩餘的部分厚度的初始第二半導體阱層180用於後續形成電接觸層111。其中，圖形化處理的方法包括自對準多重曝光技術或者自對準多重成像技術。
參考圖2，第一半導體通道102包括依次排列的第一摻雜區a、第一溝道區b和第二摻雜區c；參考圖3，第二半導體通道112包括依次排列的第三摻雜區d、第二溝道區e和第四摻雜區f。
其中，第一摻雜區a、第一溝道區b和第二摻雜區c中的摻雜離子的類型相同，第三摻雜區d、第二溝道區e和第四摻雜區f中的摻雜離子的類型相同，第一半導體通道102和第二半導體通道112均用於構成無結晶體管的溝道，避免了摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短溝道效應。
可以理解的是，可以在進行圖形化處理之前，預先對初始半導體基底160進行分區域的摻雜處理，摻雜處理可以摻雜N型離子或者P型離子；也可以在對部分厚度的初始半導體基底160進行圖形化處理之後進行摻雜處理，以形成具有合適離子分佈的第一半導體通道102和第二半導體通道112。本實施例中，可以通過熱氧化、蝕刻和/或氫退火處理對第一半導體通道102和/或第二半導體通道112進行圓角處理（corner-rounding），以形成圓柱狀結構的第一半導體通道102和/或第二半導體通道112，在半導體結構工作時，有利於避免第一半導體通道102和/或第二半導體通道112發生尖端放電或者漏電的現象。
繼續參考圖5，對剩餘的初始第二半導體阱層180（參考圖4）再次進行圖形化處理，以在初始第二半導體阱層180中摻雜離子類型不同的交界處形成凹槽g，凹槽g貫穿剩餘初始第二半導體阱層180的厚度，
參考圖6，在凹槽g（參考圖5）中形成隔離結構140。後續會在剩餘的初始第二半導體阱層180基礎上形成金屬接觸層和第二半導體阱層時，隔離結構140有利於隔離相鄰金屬接觸層和隔離相鄰第二半導體阱層。
隔離結構140頂面可以與剩餘的初始第二半導體阱層180頂面齊平。
參考圖7至圖9，對剩餘的部分厚度的初始半導體基底160（參考圖4）進行金屬化處理，以將位於第一半導體通道102下方的部分厚度的初始半導體基底160轉化為位線101，將位於第二半導體通道112下方的部分厚度的初始半導體基底160轉化為電接觸層111，剩餘的初始半導體基底160作為半導體基底100。
具體地，對剩餘的部分厚度的初始第一半導體阱層170和初始第二半導體阱層180進行金屬化處理，以將位於第一半導體通道102下方的部分厚度的初始第一半導體阱層170轉化為位線101，將位於第二半導體通道112下方的部分厚度的初始第二半導體阱層180轉化為電接觸層111。在進行金屬化處理之後，剩餘的初始第一半導體阱層170作為第一半導體阱層120，剩餘的初始第二半導體阱層180作為第二半導體阱層130。
在其他實施例中，對剩餘的部分厚度的初始第一半導體阱層和初始第二半導體阱層進行金屬化處理，可以將位於第一半導體通道下方的全部厚度的初始第一半導體阱層轉化為位線，將位於第二半導體通道下方的全部厚度的初始第二半導體阱層轉化為電接觸層。
具體地，金屬化處理包括如下步驟：
參考圖7，形成阻擋層129，阻擋層129覆蓋第一半導體通道102和第二半導體通道112的側壁表面。
阻擋層129露出第一半導體通道102正下方的以外的初始第一半導體阱層170表面，且露出第二半導體通道112正下方的以外的初始第二半導體阱層180表面。本實施例中，在圖形化形成第一半導體通道102和第二半導體通道112時，位於第一半導體通道102和第二半導體通道112頂面的掩膜層119沒有去除，因此，掩膜層119和阻擋層129可以溝共同用於在後續的退火處理過程中保護第一半導體通道102和第二半導體通道112，防止第一半導體通道102和第二半導體通道112的材料與金屬材料發生反應。
在其他實施例中，在該步驟中，可以去除位於第一半導體通道和第二半導體通道頂面的掩膜層，以露出第一半導體通道和第二半導體通道頂面，便於後續在形成為位線和電接觸層的步驟中，在第二摻雜區遠離半導體基底的端面上形成第一金屬接觸層，在第四摻雜區遠離半導體基底的端面上形成第二金屬接觸層。
參考圖8，在初始第一半導體阱層170和初始第二半導體阱層180表面形成金屬層139。
金屬層139為後續形成位線101提供金屬元素；金屬層139位於第一半導體通道102正下方的以外的初始第一半導體阱層170表面，且位於第二半導體通道112正下方的以外的初始第二半導體阱層180表面，且還位於阻擋層129表面。其中，金屬層139的材料包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
在其他實施例中，當第一半導體通道和第二半導體通道的頂面的掩膜層被去除，金屬層與第二摻雜區c曝露出的端面和第四摻雜區f曝露出的端面相接觸，則後續在形成為位線和電接觸層的步驟中，可以同時在第二摻雜區遠離半導體基底的端面上形成第一金屬接觸層，在第四摻雜區遠離半導體基底的端面上形成第二金屬接觸層。
結合參考圖8和圖9，進行退火處理，以將部分厚度的初始第一半導體阱層170轉化為位線101，將部分厚度的初始第二半導體阱層180轉化為電接觸層111。
在一實施例中，在退火處理過程中，金屬層139與部分厚度的初始第一半導體阱層170和部分厚度的初始第二半導體阱層180發生反應，以將部分厚度的初始第一半導體阱層170轉化為位線101，將部分厚度的初始第二半導體阱層180轉化為電接觸層111，剩餘初始第一半導體阱層170作為第一半導體阱層120，剩餘初始第二半導體阱層180作為第二半導體阱層130。在另一實施例中，全部厚度的初始第一半導體阱層轉化為位線，全部厚度的初始第二半導體阱層轉化為電接觸層。
此外，位於第一半導體通道102正下方的初始第一半導體阱層170可以與金屬層139發生反應，且位於第二半導體通道112正下方的初始第二半導體阱層180也可以與金屬層139發生反應，以使得位於第一半導體通道102正下方的位線101的材料也為金屬半導體化合物，使得位於第二半導體通道112正下方的電接觸層111的材料也為金屬半導體化合物。可以理解的是，在其他實施例中，位於第一半導體通道正下方的位線的材料也可以與初始第一半導體阱層的材料保持一致，位於第二半導體通道正下方的電接觸層的材料也可以與初始第二半導體阱層的材料保持一致。
具體地，採用快速熱退火進行退火處理，快速熱退火的製程參數包括：在N 2氛圍下對半導體結構進行退火處理，退火溫度為300℃~500℃。由於退火溫度適中，有利於使得金屬層139中的金屬元素充分擴散至初始第一半導體阱層170和初始第二半導體阱層180中，以形成電阻率相對較小的位線101和電接觸層111。此外，由於退火溫度適中，有利於避免金屬層139中的金屬元素擴散至第一溝道區b和第二溝道區e內。
此外，在N 2氛圍下進行退火處理，有利於避免金屬層139、初始第一半導體阱層170和初始第二半導體阱層180被氧化。
在形成位線101和電接觸層111之後，去除阻擋層129以及剩餘的金屬層139。再次採用快速熱退火進行退火處理，快速熱退火的製程參數包括：在N 2氛圍下對半導體結構進行退火處理，退火溫度為500℃~800℃。如此，有利於使得金屬元素與初始第一半導體阱層170和初始第二半導體阱層180充分反應，以保證形成位線101和電接觸層111的電阻率較小。
在其他實施例中，可以在半導體基底上形成位線和電接觸層之後，在位線遠離半導體基底的表面形成第一半導體通道，在電接觸層遠離半導體基底的表面形成第二半導體通道，其中，位線和電接觸層的材料均可以為金屬材料。 參考圖9，形成第一介質層116，第一介質層116位於位線101和電接觸層111遠離半導體襯底110的表面。
具體地，第一介質層116位於隔離結構140表面、第一摻雜區a（參考圖2）側壁表面以及第三摻雜區d（參考圖3）側壁表面，用於隔離位線101與後續形成的字線，以及隔離電接觸層111與後續形成的閘極。第一介質層116為整面膜層結構，用於防止位線101與後續形成的字線之間的電干擾，以及防止電接觸層111與後續形成的閘極之間的電干擾。
形成第一介質層116的步驟包括：在位線101和電接觸層111遠離半導體襯底110的表面上形成初始第一介質層；對初始第一介質層進行平坦化處理和回蝕刻至預設厚度，形成第一介質層116。
繼續參考圖9，形成初始閘介質層163，初始閘介質層163覆蓋剩餘第一半導體通道102和剩餘第二半導體通道112的表面，且還位於掩膜層119表面，初始閘介質層163為後續形成第一閘介質層和第二閘介質層做準備。
後續的步驟包括：形成字線和閘極，字線環繞第一溝道區設置，閘極環繞第二溝道區設置。形成字線和閘極包括如下步驟：
參考圖10，在第一溝道區b和第二溝道區e對應的初始閘介質層163的側壁表面形成初始閘導電層173，且初始閘導電層173為整面膜層結構。 具體地，形成初始閘導電層173的方法包括化學氣相沉積、物理氣相沉積、原子層沉積、或者金屬有機化合物化學氣相沉澱。
結合參考圖10和圖11，圖形化初始閘導電層173，形成相互間隔的第一閘導電層133和相互間隔的第二閘導電層153。
需要說明的是，同一位線101上的不同第一半導體通道102的第一閘導電層133可以連接不同的電位，從而有利於實現對第一半導體通道102的多元化控制。圖11中示例出一個第二閘導電層153同時環繞NMOS區的第三半導體通道122（參考圖1）和與NMOS區相鄰的PMOS區的第四半導體通道142（參考圖1），在其他示例中，一個第二閘導電層可以僅環繞NMOS區的第三半導體通道，另一個第二閘導電層可以僅環繞PMOS區的第四半導體通道。
繼續參考圖11，形成第二介質層126，第二介質層126位於相鄰第一閘導電層133的間隔中，還位於相鄰第二閘導電層153的間隔中。
第二介質層126用於防止相鄰第一閘導電層133之間的電干擾，且防止相鄰第二閘導電層153之間的電干擾，且第二介質層126還位於第一閘導電層133和第二閘導電層153遠離半導體襯底110的表面，用於支撐後續在第二介質層126遠離半導體襯底110的表面上形成的其他導電結構，並實現第一閘導電層133和第二閘導電層153與其他導電結構之間的絕緣。
進一步地，在形成第二介質層126之後，對第二介質層126和初始閘介質層163進行平坦化處理至露出掩膜層119，記憶體區II剩餘的初始閘介質層163作為第一閘介質層123，邏輯器件區I剩餘的初始閘介質層163作為第二閘介質層143。
第一閘介質層123和第一閘導電層133共同組成字線103，第二閘介質層143和第二閘導電層153共同組成閘極113。 本實施例中，第一介質層116和第二介質層126共同組成介質層106，且第一介質層116和第二介質層126的材料相同，如此，有利於減少半導體結構的製作製程所需要的材料種類，降低半導體結構的製造成本和複雜度。
結合參考圖11和圖12，去除掩膜層119，使得第二介質層126露出第二摻雜區c（參考圖2）和第四摻雜區f（參考圖3）遠離半導體襯底110的端面。 進一步地，對第二摻雜區c遠離半導體基底100（參考圖1）的端面以及第四摻雜區f遠離半導體基底100的端面進行金屬化處理，將部分厚度的第二摻雜區c轉化為第一金屬接觸層152，將部分厚度的第四摻雜區f轉化為第二金屬接觸層162，且第一金屬接觸層152和第二金屬接觸層162的材料均為金屬半導體化合物。
參考圖13，在第一金屬接觸層152頂面、第二金屬接觸層162頂面以及第二介質層126頂面共同構成的表面形成第一層間介質層117a；蝕刻第一層間介質層117a形成多個第一凹槽，第一凹槽用於形成第一導電結構114和第二導電結構115。
本實施例中，第一凹槽具有第一開口和第二開口，在垂直於半導體襯底110表面的平面上，第一開口的剖面形狀為上寬下窄的倒梯形，且第二開口在半導體襯底110上的正投影覆蓋第二開口在半導體襯底110表上的正投影。
在第一凹槽中填充滿導電材料，在第一開口中形成第一導電結構114中的第一導電柱154或者第二導電結構115的第二導電柱125，在第二開口中形成第一導電結構114中的第一導電層164或者第二導電結構115的第二導電層135。
需要說明的是，圖13示例出：記憶體區II（參考圖1）的單個第一開口露出一個第二摻雜區c，邏輯器件區I（參考圖1）的單個第一開口可以露出一個第四摻雜區f，也可以露出兩個第四摻雜區f。本實施例可根據實際電學需求，合理設置記憶體區II的單個第一開口露出的第二摻雜區c的數量，以及邏輯器件區I的單個第一開口露出的第四摻雜區f的數量。
進一步地，在第一導電結構114頂面、第二導電結構115頂面以及第一層間介質層117a頂面共同構成的表面形成第一蝕刻阻擋層127a。
參考圖14，在第一蝕刻阻擋層127a頂面形成第二層間介質層117b；蝕刻第二層間介質層117b形成第二凹槽，第二凹槽用於形成自由層108、隧穿層118以及固定層128。
具體地，第二凹槽露出第一導電結構114頂面，依次在第二凹槽中依次堆疊形成自由層108、隧穿層118以及固定層128。
參考圖15，再次蝕第二層間介質層117b形成多個第三凹槽，部分第三凹槽具有第三開口和第四開口，第三開口和第四開口的形貌特徵可參考前述第一開口和第二開口，在此不做贅述，部分第三凹槽僅具有第四開口，即該部分第三凹槽不會曝露出第二導電結構115。
在第三凹槽中填充滿導電材料，在第三開口中形成第三導電結構145中的第三導電柱165，在第四開口中形成第三導電結構145中的第三導電層155。
進一步地，在第二層間介質層117b頂面、固定層128頂面以及第三導電層155頂面共同構成的表面上形成第二蝕刻阻擋層127b。
參考圖16，在第二蝕刻阻擋層127b頂面形成第三層間介質層117c；蝕刻第三層間介質層117c形成多個第四凹槽，部分第四凹槽具有第五開口和第六開口，第五開口和第六開口的形貌特徵可參考前述第一開口和第二開口，在此不做贅述，部分第四凹槽僅具有第六開口，即該部分第四凹槽不會曝露出第三導電層155。
在第四凹槽中填充滿導電材料，在第五開口中形成第三導電結構145中的另一層第三導電柱165，在第六開口中形成第三導電結構145中的另一層第三導電層155。
需要說明的是，圖16以第三導電結構145包括兩層第三導電層155以及兩層第三導電柱165為示例，本實施例可根據實際電學需求，合理設置第三導電結構145包含的第三導電層155和第三導電柱165的層數。第二導電結構115和第三導電結構145共同構成電連接結構105。
進一步地，在第三層間介質層117c頂面和第三導電層155頂面共同構成的表面上形成第三蝕刻阻擋層127c。
結合參考圖16和圖17，蝕刻第二層間介質層117b、第二蝕刻阻擋層127b、第三層間介質層117c以及第三蝕刻阻擋層127c，以形成第五凹槽，第五凹槽露出第一導電結構114。
進一步地，形成下電極層124，下電極層124位於第五凹槽的底部和側壁。 具體地，在形成下電極層124時，會有部分下電極層124形成於第三蝕刻阻擋層127c遠離半導體襯底110的表面，通過平坦化處理或者蝕刻製程去除位於第三蝕刻阻擋層127c遠離半導體襯底110表面的下電極層124。
形成電容介質層134，電容介質層134覆蓋下電極層124的表面以及部分第三蝕刻阻擋層127c遠離半導體襯底110的表面，位於第五凹槽中的電容介質層134圍成通孔。
形成上電極層144，上電極層144位於電容介質層134表面且填充通孔。
本實施例中，第一導電結構114、下電極層124、電容介質層134和上電極層144共同組成電容結構104。
在其他實施例中，位於相鄰通孔中的上電極層之間具有間隔，使得相鄰的上電極層可以連接不同的電位，有利於實現對相鄰電容結構的多元化控制，或者，電容結構還可以為平面電容，在第五凹槽中依次堆疊形成下電極層、電容介質層和上電極層。
本實施例中，在垂直於半導體基底100（參考圖1）表面的方向上，下電極層124的深度與第三導電結構145的深度相同。圖17中以下電極層124的深度貫穿兩層第三導電層155為示例，需要說明的是，可根據實際電學需求，合理設置下電極層124的深度貫穿的第三導電層155的層數。
結合參考圖17和圖1，在第三蝕刻阻擋層127c頂面和上電極層144頂面共同構成的表面上形成第四層間介質層；蝕刻第四層間介質層形成第六凹槽；在第六凹槽中填充滿導電材料，形成第四導電層109。
本實施例中，絕緣層107包括第一層間介質層117a、第一蝕刻阻擋層127a、第二層間介質層117b、第二蝕刻阻擋層127b、第三層間介質層117c、第三蝕刻阻擋層127c以及第四層間介質層。
綜上所述，本公開實施例提供的半導體結構的製造方法，設計包括邏輯器件區I以及記憶體區II的半導體基底100，記憶體區II內的結構用於實現存儲資料，邏輯器件區I內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，使得資料的輸入輸出以及計算過程可以在半導體結構的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
本領域的普通技術人員可以理解，上述各實施方式是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開的精神和範圍。任何本領域技術人員，在不脫離本公開的精神和範圍內，均可作各自更動與修改，因此本公開的保護範圍應當以發明申請專利範圍限定的範圍為准。 [工業實用性]
本公開實施例提供了一種半導體結構及其製造方法。本公開實施例提供的技術方案中，半導體基底包括邏輯器件區以及記憶體區，記憶體區內的結構用於實現存儲資料，邏輯器件區內的結構用於實現對資料的計算，使得同一個半導體結構中既具有處理器也具有記憶體，以實現記憶體內計算，即在半導體結構內一塊特殊的存儲陣列（邏輯器件區）內集成計算功能，在另一塊存儲陣列（記憶體區）中集成存儲功能，在需要計算時，半導體結構內的記憶體區給該邏輯器件區發送輸入資料，過若干時鐘週期之後邏輯器件區把計算好的結果返回給記憶體區。與現有技術相比，本公開實施例將處理器和記憶體整合到一個大的存儲陣列中，資料的輸入輸出以及計算過程均在該存儲陣列的不同區域進行，有利於縮短處理器和記憶體之間的距離，以提高資料傳輸的效率和降低資料傳輸所需的功耗，從而有利於提高半導體結構的工作效率和降低半導體結構的工作能耗。
100:半導體基底 112:第二半導體通道 101:位線 113:閘極 102:第一半導體通道 114:第一導電結構 103:字線 115:第二導電結構 104:電容結構 116:第一介質層 105:電連接結構 117:層間介質層 106:介質層 117a:第一層間介質層 107:絕緣層 117b:第二層間介質層 108:自由層 117c:第三層間介質層 109:第四導電層 118:隧穿層 110:半導體襯底 119:掩膜層 111:電接觸層 120:第一半導體阱層 122:第三半導體通道 152:第一金屬接觸層 123:第一閘介質層 153:第二閘導電層 124:下電極層 154:第一導電柱 125:第二導電柱 155:第三導電層 126:第二介質層 160:初始半導體基底 127:蝕刻阻擋層 162:第二金屬接觸層 127a:第一蝕刻阻擋層 163:初始閘介質層 127b:第二蝕刻阻擋層 164:第一導電層 127c:第三蝕刻阻擋層 165:第三導電柱 128:固定層 170:初始第一半導體阱層 129:阻擋層 173:初始閘導電層 130:第二半導體阱層 180:初始第二半導體阱層 131:第三半導體阱層 a:第一摻雜區 132:第四半導體阱層 b:第一溝道區 133:第一閘導電層 c:第二摻雜區 134:電容介質層 d:第三摻雜區 135:第二導電層 e:第二溝道區 139:金屬層 f:第四摻雜區 140:隔離結構 I:邏輯器件區 142:第四半導體通道 II:記憶體區 143:第二閘介質層 144:上電極層 145:第三導電結構 150:深阱層
一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，除非有特別申明，附圖中的圖不構成比例限制。
圖1為本公開一實施例提供的半導體結構對應的剖面結構示意圖；
圖2為圖1所示半導體結構中第一半導體通道和字線的放大結構示意圖；
圖3為圖1所示半導體結構中第二半導體通道和閘極的放大結構示意圖；
圖4至圖17為本公開又一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖。
100:半導體基底
101:位線
104:電容結構
105:電連接結構
106:介質層
107:絕緣層
108:自由層
109:第四導電層
110:半導體襯底
111:電接觸層
114:第一導電結構
115:第二導電結構
116:第一介質層
117:層間介質層
118:隧穿層
120:第一半導體阱層
122:第三半導體通道
124:下電極層
125:第二導電柱
126:第二介質層
127:蝕刻阻擋層
128:固定層
130:第二半導體阱層
131:第三半導體阱層
132:第四半導體阱層
134:電容介質層
135:第二導電層
140:隔離結構
142:第四半導體通道
144:上電極層
145:第三導電結構
150:深阱層
154:第一導電柱
155:第三導電層
164:第一導電層
165:第三導電柱
I:邏輯器件區
II:記憶體區

Claims (10)

  1. 一種半導體結構，包括： 半導體基底，所述半導體基底包括邏輯器件區以及記憶體區； 位線以及與所述位線同層設置的電接觸層，所述位線位於所述記憶體區的所述半導體基底上，所述電接觸層位於所述邏輯器件區的所述半導體基底上； 第一半導體通道，所述第一半導體通道位於所述位線表面，在沿所述半導體基底指向所述位線的方向上，所述第一半導體通道包括依次排列的第一摻雜區、第一溝道區以及第二摻雜區，所述第一摻雜區與所述位線相接觸； 第二半導體通道，所述第二半導體通道與所述第一半導體通道同層設置，且位於所述電接觸層表面，在沿所述半導體基底指向所述電接觸層的方向上，所述第二半導體通道包括依次排列的第三摻雜區、第二溝道區以及第四摻雜區，所述第三摻雜區與所述電接觸層相接觸； 字線以及與所述字線同層設置的閘極，所述字線環繞所述第一溝道區設置，所述閘極環繞所述第二溝道區設置； 電容結構，所述電容結構位於所述第二摻雜區遠離所述第一溝道區的一側，且所述電容結構與所述第二摻雜區相接觸； 電連接結構，所述電連接結構位於所述第四摻雜區遠離所述第二溝道區的一側，且所述電連接結構與所述第四摻雜區相接觸； 介質層，所述介質層位於所述位線與所述字線之間，且還位於所述字線遠離所述半導體基底的一側。
  2. 如請求項1所述的半導體結構，其中，所述半導體基底包括： 半導體襯底； 第一半導體阱層，設置於所述記憶體區的所述半導體襯底上，且所述位線位於所述第一半導體阱層遠離所述半導體襯底的表面； 第二半導體阱層，設置於所述邏輯器件區的所述半導體襯底上，且所述電接觸層位於所述第二半導體阱層遠離所述半導體襯底的表面， 優選地，所述第一半導體阱層在所述半導體襯底上的正投影與所述位線在所述半導體襯底上的正投影重合， 優選地，所述邏輯器件區包括NMOS區和PMOS區；所述邏輯器件區的所述半導體基底還包括：隔離結構，所述隔離結構位於相鄰的所述第二半導體阱層之間，且還位於相鄰的所述電接觸層之間。
  3. 如請求項1所述的半導體結構，其中，所述位線與所述第一半導體通道具有相同的半導體元素，所述位線的電阻率小於所述第一摻雜區的電阻率，且所述電接觸層與所述第二半導體通道具有相同的半導體元素，所述電接觸層的電阻率小於所述第三摻雜區的電阻率， 優選地，所述電接觸層的材料與所述位線的材料相同， 更優選地，所述位線的材料包括金屬半導體化合物， 還優選地，所述半導體元素包括矽、碳、鍺、砷、鎵、銦中的至少一種；所述金屬半導體化合物中的金屬元素包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種，且 還優選地，所述第二摻雜區包括：第一金屬接觸層，所述第一金屬接觸層與所述電容結構相接觸，且所述第一金屬接觸層的電阻率小於所述第一金屬接觸層以外的所述第二摻雜區的電阻率； 所述第四摻雜區包括：與所述第一金屬接觸層處於同層的第二金屬接觸層，所述第二金屬接觸層與所述電連接結構相接觸，且所述第二金屬接觸層中的電阻率小於所述第二摻金屬接觸層以外的所述第四摻雜區的電阻率。
  4. 如請求項1所述的半導體結構，其中，所述第一半導體通道構成無結晶體管的溝道；所述第二半導體通道構成無結晶體管的溝道， 優選地，所述第一摻雜區、所述第一溝道區以及所述第二摻雜區中的摻雜離子的類型相同；所述第三摻雜區、所述第二溝道區以及所述第四摻雜區中的摻雜離子的類型相同。
  5. 如請求項1所述的半導體結構，其中，所述字線包括： 第一閘介質層，所述第一閘介質層環繞所述第一溝道區設置，且位於所述第一溝道區所在的所述第一半導體通道的側壁表面，還位於所述第二摻雜區所在的所述第一半導體通道的側壁表面； 第一閘導電層，所述第一閘導電層環繞所述第一溝道區設置，且位於所述第一溝道區對應的所述第一閘介質層的側壁表面， 優選地，所述閘極包括： 第二閘介質層，與所述第一閘介質層處於同層，所述第二閘介質層環繞所述第二溝道區設置，且位於所述第二溝道區所在的所述第二半導體通道的側壁表面，還位於所述第三摻雜區所在的所述第二半導體通道的側壁表面； 第二閘導電層，與所述第一閘導電層處於同層，所述第二閘導電層環繞所述第二溝道區設置，且位於所述第二溝道區對應的所述第二閘介質層的側壁表面。
  6. 如請求項1所述的半導體結構，其中，所述記憶體區包括DRAM區，所述DRAM區的所述電容結構包括：第一導電結構，與所述第二摻雜區相接觸；下電極層，與所述第一導電結構相接觸；電容介質層，位於所述下電極層表面；上電極層，位於所述電容介質層表面； 所述電連接結構包括：與所述第一導電結構處於同層的第二導電結構，所述第二導電結構與所述第四摻雜區相接觸；第三導電結構，所述第三導電結構與所述第二導電結構遠離所述第四摻雜區的一側相接觸， 優選地，在垂直於所述半導體基底表面的方向上，所述下電極層的深度與所述第三導電結構的深度相同。
  7. 如請求項1所述的半導體結構，其中，還包括：絕緣層，所述絕緣層位於所述介質層表面，且所述電容結構以及所述電連接結構位於所述絕緣層內，且所述絕緣層的材料的相對介電常數小於所述介質層的材料的相對介電常數。
  8. 如請求項1所述的半導體結構，其中，所述記憶體區還包括NVM區；所述半導體結構還包括：在所述NVM區的所述第二摻雜區上堆疊設置的自由層、隧穿層以及固定層，且所述自由層與所述NVM區的所述第二摻雜區電連接。
  9. 一種半導體結構的製造方法，包括： 提供半導體基底，所述半導體基底包括邏輯器件區以及記憶體區； 形成位線以及與所述位線同層設置的電接觸層，所述位線位於所述記憶體區的所述半導體基底上，所述電接觸層位於所述邏輯器件區的所述半導體基底上； 形成第一半導體通道以及與所述第一半導體通道同層設置的第二半導體通道，所述第一半導體通道位於所述位線表面，在沿所述半導體基底指向所述位線的方向上，所述第一半導體通道包括依次排列的第一摻雜區、第一溝道區以及第二摻雜區，所述第一摻雜區與所述位線相接觸，所述第二半導體通道位於所述電接觸層表面，在沿所述半導體基底指向所述電接觸層的方向上，所述第二半導體通道包括依次排列的第三摻雜區、第二溝道區以及第四摻雜區，所述第三摻雜區與所述電接觸層相接觸； 形成字線以及與所述字線同層設置的閘極，所述字線環繞所述第一溝道區設置，所述閘極環繞所述第二溝道區設置； 形成電容結構，所述電容結構位於所述第二摻雜區遠離所述第一溝道區的一側，且所述電容結構與所述第二摻雜區相接觸； 形成電連接結構，所述電連接結構位於所述第四摻雜區遠離所述第二溝道區的一側，且所述電連接結構與所述第四摻雜區相接觸； 形成介質層，所述介質層位於所述位線與所述字線之間，且還位於所述字線遠離所述半導體基底的一側。
  10. 如請求項9所述的製造方法，其中，提供所述半導體基底以及形成所述位線、所述電接觸層、所述第一半導體通道以及所述第二半導體通道的製程步驟包括： 提供初始半導體基底； 對部分厚度的所述初始半導體基底進行圖形化處理，形成所述第一半導體通道以及所述第二半導體通道； 對剩餘的部分厚度的所述初始半導體基底進行金屬化處理，以將位於所述第一半導體通道下方的部分厚度的所述初始半導體基底轉化為所述位線，將位於所述第二半導體通道下方的部分厚度的所述初始半導體基底轉化為所述電接觸層，剩餘的所述初始半導體基底作為所述半導體基底， 優選地，所述初始半導體基底包括半導體襯底、初始第一半導體阱層和初始第二半導體阱層，所述初始第一半導體阱層位於所述記憶體區的所述半導體襯底上，所述初始第二半導體阱層位於所述邏輯器件區的所述半導體襯底上； 所述對部分厚度的所述初始半導體基底進行圖形化處理，包括：對部分厚度的所述初始第一半導體阱層和所述初始第二半導體阱層進行所述圖形化處理，形成所述第一半導體通道和所述第二半導體通道； 所述對剩餘的部分厚度的所述初始半導體基底進行金屬化處理，包括：對剩餘的部分厚度的所述初始第一半導體阱層和所述初始第二半導體阱層進行所述金屬化處理， 更優選地，所述金屬化處理的製程步驟包括： 形成阻擋層，所述阻擋層覆蓋所述第一半導體通道和所述第二半導體通道的側壁表面； 在所述初始第一半導體阱層和所述初始第二半導體阱層表面形成金屬層； 進行退火處理，以將部分厚度的所述初始第一半導體阱層轉化為所述位線，將部分厚度的所述初始第二半導體阱層轉化為所述電接觸層； 在形成所述位線和所述電接觸層之後，去除所述阻擋層以及剩餘的所述金屬層。
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