WO2023097907A1 - 半导体结构及其制备方法 - Google Patents

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WO2023097907A1
WO2023097907A1 PCT/CN2022/078086 CN2022078086W WO2023097907A1 WO 2023097907 A1 WO2023097907 A1 WO 2023097907A1 CN 2022078086 W CN2022078086 W CN 2022078086W WO 2023097907 A1 WO2023097907 A1 WO 2023097907A1
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memory
region
conductive
layer
semiconductor structure
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PCT/CN2022/078086
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English (en)
French (fr)
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王晓光
李辉辉
章纬
曹堪宇
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长鑫存储技术有限公司
北京超弦存储器研究院
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Definitions

  • the present disclosure relates to the technical field of semiconductors, in particular to a semiconductor structure and a preparation method thereof.
  • Magnetic Random Access Memory is a non-volatile memory based on the integration of silicon-based complementary oxide semiconductor and magnetic tunnel junction technology.
  • DRAM Dynamic Random Access Memory
  • DRAM Dynamic Random Access Memory
  • transistor structure and capacitor structure which has high storage density and high-speed read capability.
  • a first aspect of an embodiment of the present disclosure provides a method for fabricating a semiconductor structure, which includes:
  • the first memory is formed in the first region and the second memory is formed in the second region by using the same manufacturing process, the manufacturing process being a process for manufacturing the first memory.
  • the first memory is a DRAM
  • the second memory is a magnetic random access memory
  • the manufacturing process is a process for preparing a dynamic random access memory.
  • the preparation method includes:
  • Buried gate transistors are formed in each of the active regions, wherein the buried gate transistors located in the first region serve as read-write transistors of the first memory, and the buried gate transistors located in the second region The gate transistor is used as a read-write transistor of the second memory.
  • the number of buried-gate transistors in each active region is two, and the gate structures of the two buried-gate transistors share the same source or drain.
  • the manufacturing method further includes:
  • each of the grooves exposing a portion of the active region
  • a first conductive structure is formed in each of the grooves, wherein the first conductive structure located in the first region serves as a bit line contact structure of the first memory, and the contact structure located in the second region The first conductive structure serves as a source line contact structure of the second memory.
  • the manufacturing method further includes:
  • a first bit line structure and a source line structure are formed on the base, the first bit line structure is located in the first region and connected to the bit line contact structure, and the source line structure is located in the second region and is connected to the source line contact structure.
  • the preparation method further includes:
  • a plurality of second conductive structures arranged at intervals are formed in the first dielectric layer, wherein the second conductive structures located in the first region serve as capacitive contact structures, and the capacitive contact structures are in contact with the first region.
  • the active area in the second area is electrically connected, and the second conductive structure located in the second area is used as a conductive plug, and the conductive plug is electrically connected with the active area located in the second area.
  • the preparation method further includes:
  • each of the bottom electrode contacts is electrically connected to a conductive plug disposed in the second region.
  • the preparation method further includes:
  • a magnetic tunnel junction is formed on each of said bottom electrode contacts.
  • the preparation method further includes:
  • the conductive layer located in the first region is patterned to form a plurality of capacitive contact pads arranged at intervals, and the plurality of capacitive contact pads are arranged in one-to-one correspondence with the plurality of capacitive contact structures.
  • the preparation method further includes:
  • a capacitor and a connection pad connected to an upper electrode plate of the capacitor are formed on each of the capacitor contact pads.
  • the preparation method further includes:
  • a plurality of first conductive columns arranged at intervals are formed on the connection pad, and a second conductive column is formed on each of the magnetic tunnel junctions, the top surface of the first conductive column is connected to the top surface of the second conductive column. Face flush.
  • the preparation method further includes:
  • An interconnection layer is formed on the first conductive column and a second bit line structure is formed on the second conductive column, the interconnection layer and the second bit line structure are located in the same layer.
  • the step of forming buried gate transistors in each of the active regions includes:
  • a gate structure is formed in each of the gate trenches, wherein the gate structure includes an oxide layer and a barrier layer stacked on the inner wall of the gate trench, and a barrier layer disposed on the barrier layer a gate in the enclosed area, the gate being flush with the top surface of the barrier layer and lower than the top surface of the oxide layer;
  • a gate protection layer is formed, and the gate protection layer covers the surface of the substrate and fills the gate groove above the gate.
  • the second aspect of the embodiments of the present disclosure provides a semiconductor structure, the semiconductor structure is manufactured by the method for preparing the semiconductor structure described in the above embodiments, including:
  • a substrate having an array region comprising a first region and a second region disposed adjacently;
  • the first memory is disposed in the first area
  • the second memory is disposed in the second area.
  • the first memory includes a dynamic random access memory
  • the second memory includes a magnetic random access memory
  • the first memory further includes a bit line contact structure
  • the second memory further includes a source line contact structure, the bit line contact structure and the source line contact structure are located in the same layer and are manufactured through the same process steps.
  • the first memory further includes a first bit line structure connected to the bit line contact structure;
  • the second memory further includes a source line structure connected to the source line contact structure;
  • the source line structure and the first bit line structure are located on the same layer and are manufactured through the same process steps.
  • the first memory further includes a capacitive contact structure for connecting an active region located in the first region with a capacitor of the first memory;
  • the second memory includes a conductive plug for connecting an active region located in the second region with a magnetic tunnel junction of the second memory
  • the conductive plug and the capacitive contact structure are located on the same layer and are manufactured through the same process steps.
  • the first memory includes a capacitive contact pad disposed between the capacitive contact structure and the capacitor and connected to the capacitive contact structure and the capacitor respectively;
  • the second memory includes a bottom electrode contact disposed between the conductive plug and the magnetic tunnel junction and connected to the conductive plug and the magnetic tunnel junction, respectively;
  • the capacitive contact pad is on the same layer as the bottom electrode contact.
  • the first memory includes an interconnection layer, and the interconnection layer is electrically connected to the capacitor through a first conductive pillar;
  • the second memory includes a second bit line structure, the second bit line structure is connected to the magnetic tunnel junction through a second conductive column, the interconnection layer and the second bit line structure are located in the same layer, and Made using the same process steps.
  • FIG. 1 is a process flow diagram of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 2 is a top view of a substrate in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 3 is a schematic structural diagram of an active region and an isolation structure formed in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 4 is a schematic structural diagram of gate trenches formed in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 5 is a schematic structural diagram of a gate structure formed in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 6 is a schematic structural diagram of grooves formed in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 7 is a schematic structural diagram of forming a bit line contact structure and a source line contact structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 8 is a schematic structural diagram of forming a first bit line structure and a source line structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 9 is a schematic structural diagram of forming a first dielectric layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 10 is a schematic structural diagram of via holes formed in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 11 is a schematic structural diagram of forming a capacitive contact structure and a source line contact structure in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 12 is a schematic structural diagram of forming a first conductive layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 13 is a schematic structural diagram of forming a bottom electrode contact in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 14 is a schematic structural diagram of forming a first insulating layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 15 is a schematic structural diagram of forming a magnetic layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • 16 is a schematic structural diagram of forming a magnetic tunnel junction in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 17 is a schematic structural diagram of forming a second insulating layer in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 18 is a schematic structural diagram of forming capacitors and connection pads in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 19 is a schematic structural view of forming a first conductive column and a second conductive column in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 20 is a schematic structural diagram of forming an interconnection layer and a second bit line structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • 110 array area; 111: first area; 112: second area; 113: active area; 114: isolation structure; 115: groove; 116: gate trench;
  • 130 buried gate transistor; 131: gate structure; 1311: oxide layer; 1312: barrier layer; 1313: gate; 132: gate protection layer;
  • 150 conductive layer
  • 151 first conductive layer
  • 200 first memory
  • 210 bit line contact structure
  • 220 first bit line structure
  • 230 capacitive contact structure
  • 240 capacitive contact pad
  • 250 capacitor
  • 260 connection pad
  • 270 first conductive column
  • 280 interconnection layer
  • 300 second memory; 310: source line contact structure; 320: source line structure; 330: conductive plug; 340: bottom electrode contact; 350: magnetic tunnel junction; 360: second conductive column; 370: second bit line structure.
  • DRAM dynamic random access memory
  • MRAM magnetic random access memory
  • the first memory and the second memory are simultaneously formed on the substrate through the same manufacturing process, so that the same semiconductor structure has two different types of memory. Simultaneously with the preparation step, the performance of the semiconductor structure can also be improved.
  • Fig. 1 is a flowchart of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Fig. 2-Fig. 20 are schematic diagrams of various stages of a method for preparing a semiconductor structure. The semiconductor structure and its method for preparing the semiconductor structure are described below in conjunction with Fig. 2- Fig. 20 detailed introduction.
  • the method for preparing a semiconductor structure includes the following steps:
  • Step S100 providing a substrate with an array area, the array area includes a first area and a second area adjacently arranged.
  • the substrate 100 has an array area 110 and a peripheral circuit area 120 arranged around the array area 110, wherein the array area 110 is used to set up a storage array, and the peripheral circuit area 120 is used to set up a logic circuit to control the storage array , to realize the read and write functions of the storage array.
  • the array area 110 has a first region 111 and a second region 112 arranged adjacently, wherein the adjacent arrangement can be understood as that the first region 111 and the second region 112 are arranged side by side in a certain direction, and it can also be understood that the first The area 111 is arranged around the second area 112 , and its structure is shown in FIG. 2 , which can also be understood as the second area 112 is arranged around the first area 111 .
  • Step S200 using the same manufacturing process to form the first memory in the first region, and forming the second memory in the second region, the manufacturing process is a process for preparing the first memory.
  • the first memory 200 and the second memory 300 are respectively formed in the first region and the second region through the process of preparing the first memory, so that the same semiconductor structure has two different types of memory.
  • the semiconductor structure can be simplified At the same time as the preparation steps, the performance of the semiconductor structure can also be improved.
  • the first memory 200 is a dynamic random access memory (DRAM)
  • the second memory 300 is a magnetic random access memory (MRAM)
  • the manufacturing process is a process for manufacturing a dynamic random access memory.
  • this embodiment uses the DRAM manufacturing process to form a DRAM in the first region, and a magnetic random access memory in the second region,
  • the same semiconductor structure can be equipped with both DRAM and MRAM, which simplifies the manufacturing steps of the semiconductor structure, meets the needs of different users, and improves the applicability of the semiconductor structure;
  • the integration degree of the storage array in the MRAM can be improved, which facilitates the development of semiconductor structures in the direction of integration.
  • the first memory is prone to defects after being used for a period of time.
  • the second memory is formed in the second area. When the first memory is missing, it can be replaced by the second memory. Defective memory cell management throughout the life cycle of DRAM products. At the same time, it can save the testing cost/time and area of the defective storage unit.
  • the step of providing a substrate having an array region includes:
  • a plurality of active regions 113 arranged at intervals and isolation structures 114 for separating each active region 113 are formed in the substrate 100 .
  • An isolation trench is formed, and then an insulating material is deposited in the isolation trench by a deposition process to form the isolation structure 114 , but not limited thereto.
  • the substrate 100 can be made of a semiconductor material, and the semiconductor material can be one or more of silicon, germanium, silicon-germanium compound, and silicon-carbon compound.
  • the material of the isolation structure 114 is an insulating material, and the insulating material includes silicon oxide, nitrogen Any one or any combination of silicon oxide, silicon oxynitride or silicon carbonitride.
  • the active regions 113 are isolated from each other, so as to avoid electrical connection between semiconductor devices in adjacent active regions 113 and improve the performance of the semiconductor structure.
  • buried gate transistors 130 are formed in each active region 113, wherein the buried gate transistors 130 located in the first region 111 serve as read-write transistors of the first memory 200 and are located in the second region 112
  • the buried gate transistor 130 is used as the read/write transistor of the second memory 300, and its structure is shown in FIG. 5 .
  • the number of buried-gate transistors 130 in each active region 113 is two, and the gate structures of the two buried-gate transistors 130 share the same source or drain.
  • the integration degree of the transistor increases the integration degree of the storage unit per unit area and improves the performance of the semiconductor structure.
  • the formation process of the buried gate transistor 130 may be as follows:
  • each active region 113 has two buried gates
  • each active region 113 has two gate trenches 116 arranged at intervals. The side facing away from each other is the drain.
  • a gate structure 131 is formed in each gate trench 116, wherein the gate structure 131 includes an oxide layer 1311 and a barrier layer 1312 stacked on the inner wall of the gate trench 116, and For the gate 1313 in the region surrounded by the barrier layer 1312 , the gate 1313 is flush with the top surface of the barrier layer 1312 and lower than the top surface of the oxide layer 1311 .
  • the material of the oxide layer 1311 may include silicon oxide.
  • the barrier layer 1312 may include conductive materials such as titanium nitride. Titanium nitride not only prevents penetration between the conductive material in the gate 1313 and the substrate 100, but also has conductivity to ensure the performance of the semiconductor structure.
  • the material of the gate 1313 may include metal tungsten.
  • a gate protection layer 132 may be formed by a deposition process.
  • the gate protection layer 132 covers the surface of the substrate 100 and fills the gate trench 116 above the gate 1313 .
  • the material of the gate protection layer 132 may include any one or any combination of silicon oxide, silicon nitride, silicon oxynitride or silicon carbonitride, and the gate protection layer 132 can prevent the gate structure 131 from The insulating arrangement of the semiconductor device on the gate structure 131 .
  • the manufacturing method further includes:
  • each groove 115 exposes a portion of an active region 113, for example, if adjacent buried gate transistors 130 share a source, each groove 115 exposes The source of the active region 113, and the grooves 115 are provided in one-to-one correspondence with the source.
  • a conductive material is deposited into each groove 115 by a deposition process to form a first conductive structure, wherein the first conductive structure located in the first region 111 serves as the first conductive structure.
  • a bit line contact structure 210 of a memory 200, the first conductive structure located in the second region 112 serves as a source line contact structure 310 of the second memory 300, wherein the conductive material may be polysilicon.
  • bit line contact structure 210 and the source line contact structure 310 are respectively formed in the first region 111 and the second region 112 through the same etching and deposition process, which simplifies the manufacturing process.
  • the manufacturing method further includes:
  • a first bit line structure 220 and a source line structure 320 are formed on the substrate 100.
  • the first bit line structure 220 is located in the first region 111 and connected to the bit line contact structure 210.
  • the source line structure 320 is located in the first region 111.
  • the second region 112 is connected to the source line contact structure 310 .
  • an initial structural layer may be formed on the substrate 100, wherein the initial structural layer includes an initial first conductive layer, an initial second conductive layer, and an initial insulating cover layer that are stacked, and the initial first conductive layer is disposed on the substrate 100 , after that, a second mask layer is formed on the initial insulating capping layer, the second masking layer is patterned, and the patterned second masking layer is used as a mask to sequentially etch the initial insulating capping layer, the initial The second conductive layer and the initial first conductive layer form a stacked insulating cover layer, second conductive layer and first conductive layer, and the insulating cover layer, second conductive layer and first conductive layer in the same vertical direction form a transition structure , and the number of transition structures is in one-to-one correspondence with the number of first conductive structures, that is, the transition structure located above the first region 111 is located on the bit line contact structure 210, and the transition structure located above the second region 112 is located on the The source line contacts the structure
  • the isolation spacer includes a silicon nitride layer, a silicon oxide layer and a silicon nitride layer stacked in sequence, so that the isolation side above the first region 111
  • the wall and the transition structure form the first bit line structure 220
  • the isolation spacers and the transition structure above the second region 112 form the source line structure 320 .
  • the method for preparing the semiconductor structure further includes:
  • a first dielectric layer 140 is formed.
  • the first dielectric layer 140 covers the first bit line structure 220 and the source line structure 320.
  • the first dielectric layer 140 is used to realize the first bit line structure 220 and the source line structure. Insulation between the structures 320 is provided, wherein the material of the first dielectric layer 140 includes insulating materials such as silicon oxide or silicon nitride.
  • the first dielectric layer 140 is patterned to form a plurality of through holes 141 arranged at intervals in the first dielectric layer 140, each through hole 141 extends into the substrate 100, and exposes a part of the For the source region 113, take the orientation shown in FIG.
  • the two through holes 141 respectively expose the drain of the active region 113 located in the second region 112 .
  • a plurality of second conductive structures arranged at intervals are formed in the first dielectric layer 140 , that is, a conductive material is deposited in each through hole 141 to form the second conductive structures.
  • the second conductive structure located in the first region 111 serves as the capacitive contact structure 230, and the capacitive contact structure 230 is electrically connected with the active region 113 located in the first region 111, and the second conductive structure located in the second region 112 As the conductive plug 330 , the conductive plug 330 is electrically connected to the active region 113 located in the second region 112 .
  • the capacitive contact structure 230 and the conductive plug 330 are respectively formed above the first region 111 and the second region 112 through the same etching and deposition process, which simplifies the manufacturing process.
  • the method for preparing the semiconductor structure further includes:
  • a conductive layer 150 is formed on the first dielectric layer 140 by a deposition process, wherein the material of the conductive layer 150 may include one of metal tungsten, metal aluminum, metal copper or metal titanium.
  • the conductive layer 150 located in the second region 112 is patterned to form a plurality of bottom electrode contacts 340 arranged at intervals, wherein each bottom electrode contact 340 is connected to a conductive plug disposed in the second region 112 .
  • the plug 330 is electrically connected.
  • part of the conductive layer 150 above the second region 112 is removed, the remaining conductive layer 150 constitutes the bottom electrode contact 340 , and the remaining conductive layer 150 above the first region 111 constitutes the first conductive layer 151 .
  • a first insulating layer 160 may be formed between the first conductive layer 151 and adjacent to the first conductive layer 151, and between adjacent bottom electrode contacts 340.
  • the first insulating layer 160 is used for To realize the insulation between the above two, wherein, the material of the first insulating layer 160 may include silicon oxide or silicon nitride.
  • the method for manufacturing the semiconductor structure further includes: forming a magnetic tunnel junction 350 on each bottom electrode contact 340 .
  • a magnetic layer 170 is formed on the bottom electrode contact 340 and the first insulating layer 160, and then the magnetic layer 170 is patterned to remove part of the magnetic layer 170 and remain on the second
  • the bottom electrode on the region 112 is in contact with the magnetic layer 170 on the 340, and the remaining part constitutes the magnetic tunnel junction 350, wherein the magnetic tunnel junction 350 includes a fixed layer, a tunnel layer and a free layer stacked, and works normally in a semiconductor structure.
  • the magnetization direction of the free layer can be changed, while the magnetization direction of the fixed layer remains unchanged.
  • the resistance value of the magnetic memory device changes accordingly, corresponding to different store information.
  • the method of fabricating the semiconductor structure further includes:
  • the conductive layer 150 located in the first region 111 is patterned to form a plurality of capacitive contact pads 240 arranged at intervals, and the plurality of capacitive contact pads 240 are arranged in one-to-one correspondence with the plurality of capacitive contact structures 230 .
  • the remaining first conductive layer 151 forms a plurality of capacitive contact pads 240.
  • the insulating arrangement between the capacitive contact pad 240 and the bottom electrode contact 340 can also form the second insulating layer 180 between the adjacent capacitive contact pad 240 and between the adjacent capacitive contact pad 240 and the bottom electrode contact 340 .
  • the method for preparing the semiconductor structure further includes:
  • a capacitor 250 and a connection pad 260 connected to an upper electrode plate of the capacitor 250 are formed on each capacitor contact pad 240 .
  • connection pad 260 is used to realize the effective connection between the upper electrode plate of the capacitor 250 and the subsequent formation of the interconnection layer, and after the connection pad 260 is formed, it is necessary to use a chemical mechanical polishing process on the top surface of the connection pad 260 CMP performs planarization.
  • the method for preparing the semiconductor structure further includes:
  • a plurality of first conductive pillars 270 arranged at intervals are formed on the connection pad 260, and a second conductive pillar 360 is formed on each magnetic tunnel junction 350.
  • the top surface of the first conductive pillar 270 is connected to the second The top surfaces of the conductive pillars 360 are even.
  • first conductive pillar 270 and the second conductive pillar 360 have the same structure, they can be prepared by the same manufacturing process, thus simplifying the manufacturing process of the semiconductor structure and saving production costs.
  • the method for preparing the semiconductor structure further includes:
  • An interconnection layer 280 is formed on the first conductive pillar 270 and a second bit line structure 370 is formed on the second conductive pillar 360 , the interconnection layer 280 and the second bit line structure 370 are located in the same layer.
  • the interconnection layer 280 can be located on the same layer as the metal layer M1 of the peripheral circuit area, and is used to transmit the signal of the peripheral circuit area to the capacitor 250; the second bit line structure 370 connects with the second conductive column 360
  • the magnetic tunnel junction 350 is electrically connected to read data of the magnetic tunnel junction 350 or write data into the magnetic tunnel junction 350 .
  • Embodiments of the present disclosure also provide a semiconductor structure, which is manufactured by the method for manufacturing the semiconductor structure in the above embodiments.
  • the semiconductor structure includes a substrate 100 having an array region 110 , a first memory 200 and a second memory 300 .
  • the array region 110 includes a first region 111 and a second region 112 arranged adjacently, wherein the first region 111 and the second region 112 are arranged side by side, or the first region 111 is arranged around the second region 112, and its structure is as follows As shown in FIG. 2 , or alternatively, the second area 112 is arranged around the first area 111 .
  • the first memory 200 is disposed in the first area 111
  • the second memory 300 is disposed in the second area 112 , wherein the first memory 200 includes a DRAM, and the second memory 300 includes a MRAM.
  • the first memory 200 and the second memory 300 are respectively formed in the first region and the second region through the process of preparing the first memory, so that the same semiconductor structure has two different types of memory.
  • the semiconductor structure can be simplified At the same time as the preparation steps, the performance of the semiconductor structure can also be improved.
  • the first memory 200 further includes a bit line contact structure 210
  • the second memory 300 further includes a source line contact structure 310.
  • the bit line contact structure 210 and the source line contact structure 310 are located in the same layer and are processed by the same process. In this way, the preparation steps of the semiconductor structure can be simplified and the production cost can be saved.
  • the first memory 200 further includes a first bit line structure 220 connected to the bit line contact structure 210; the second memory 300 further includes a source line structure 320 connected to the source line contact structure 310; the source line structure 320 is connected to the source line structure 310; The first bit line structure 220 is located on the same layer and is manufactured through the same process steps.
  • the first memory 200 further includes a capacitive contact structure 230 for connecting the active region 113 in the first region 111 with the capacitor 250 of the first memory 200 .
  • the second memory 300 includes a conductive plug 330 for connecting the active region 113 in the second region 112 with the magnetic tunnel junction 350 of the second memory 300; the conductive plug 330 and the capacitive contact structure 230 are located at the same layers, and are made through the same process step.
  • the first memory 200 includes a capacitive contact pad 240 disposed between the capacitive contact structure 230 and the capacitor 250 and connected to the capacitive contact structure 230 and the capacitor 250 respectively.
  • the second memory 300 includes a bottom electrode contact 340, and the bottom electrode contact 340 is disposed between the conductive plug 330 and the magnetic tunnel junction 350, and is respectively connected to the conductive plug 330 and the magnetic tunnel junction 350, wherein the capacitive contact pad 240 is connected to the bottom Electrode contacts 340 are located on the same layer.
  • the first memory 200 includes an interconnection layer 280, and the interconnection layer 280 is electrically connected to the capacitor 250 through a first conductive column 270; the second memory 300 includes a second bit line structure 370, and the second bit line structure 370 is connected through a second conductive column. 360 is connected to the magnetic tunnel junction 350, the interconnection layer 280 and the second bit line structure 370 are located in the same layer, and are manufactured by the same process steps.
  • the capacitor 250 of the first memory 200 and the magnetic tunnel junction 350 of the second memory 300 are not manufactured in the same process step, and the remaining functional devices are manufactured in the same step. At the same time as the preparation step of the structure, the performance of the semiconductor structure can also be improved.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本公开提供一种半导体结构及其制备方法，涉及半导体技术领域，该半导体结构的制备方法包括提供具有阵列区的基底，阵列区包括相邻设置的第一区域和第二区域；采用同一制备工艺在第一区域内形成第一存储器，以及在第二区域内形成第二存储器，制备工艺为用于制备第一存储器的工艺。本公开通过同一制备工艺在基底上同时形成第一存储器和第二存储器，使得同一半导体结构具有两种不同形式的存储器，如此设置，在简化半导体结构的制备步骤的同时，也能够提高半导体结构的性能。

Description

半导体结构及其制备方法
本公开要求于2021年11月30日提交中国专利局、申请号为202111447226.2、申请名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
磁性随机存取存储器(Magnetic Random Access Memory，简称MRAM)是基于硅基互补氧化物半导体与磁性隧道结技术的集成，是一种非易失性的存储器。动态随机存储器(DRAM，Dynamic Random Access Memory)是基于晶体管结构和电容结构的存储器，其具有较高的存储密度以及高速读能力。
但是，相关技术中并没有有效方式将磁性随机存取存储器的存储单元和动态随机存储器的存储单元集成在一起。
发明内容
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：
提供具有阵列区的基底，所述阵列区包括相邻设置的第一区域和第二区域；
采用同一制备工艺在所述第一区域内形成第一存储器，以及在所述第二区域内形成第二存储器，所述制备工艺为用于制备第一存储器的工艺。
在一些实施例中，所述第一存储器为动态随机存储器，所述第二存储器为磁性随机存储器，所述制备工艺为用于制备动态随机存储器的工艺。
在一些实施例中，所述制备方法包括：
在所述基底内形成间隔设置的多个有源区，以及用于分隔各个所述有 源区的隔离结构；
在各个所述有源区内形成埋栅晶体管，其中，位于所述第一区域内的所述埋栅晶体管作为所述第一存储器的读写晶体管，位于所述第二区域内的所述埋栅晶体管作为所述第二存储器的读写晶体管。
在一些实施例中，各个所述有源区内的埋栅晶体管的个数为两个，两个所述埋栅晶体管的栅极结构共用同一源极或者同一漏极。
在一些实施例中，在各个所述有源区内形成埋栅晶体管的步骤之后，所述制备方法还包括：
在所述基底内形成间隔设置的多个凹槽，每个所述凹槽暴露出一个所述有源区的部分；
在每个所述凹槽内形成第一导电结构，其中，位于所述第一区域内的所述第一导电结构作为所述第一存储器的位线接触结构，位于所述第二区域内的所述第一导电结构作为所述第二存储器的源线接触结构。
在一些实施例中，在每个凹槽内形成第一导电结构的步骤之后，所述制备方法还包括：
在所述基底形成第一位线结构和源线结构，所述第一位线结构位于所述第一区域内，并与所述位线接触结构连接，所述源线结构位于所述第二区域内并与所述源线接触结构连接。
在一些实施例中，在所述基底上形成第一位线结构和源线结构的步骤之后，所述制备方法还包括：
形成第一介质层，所述第一介质层覆盖在所述第一位线结构和所述源线结构上；
在所述第一介质层内形成间隔设置的多个第二导电结构，其中，位于所述第一区域内的第二导电结构作为电容接触结构，所述电容接触结构与位于所述第一区域内的有源区电性连接，位于所述第二区域内的第二导电结构作为导电插塞，所述导电插塞与位于所述第二区域内的有源区电性连接。
在一些实施例中，在所述第一介质层内形成间隔设置的多个第二导电结构的步骤之后，所述制备方法还包括：
在所述第一介质层上形成导电层；
图案化位于所述第二区域的导电层，形成间隔设置的多个底电极接触， 其中，每个所述底电极接触与设置在位于第二区域内的一个导电插塞电性连接。
在一些实施例中，在所述第一介质层上形成间隔设置的多个底电极接触的步骤之后，所述制备方法还包括：
在每个所述底电极接触上形成磁性隧道结。
在一些实施例中，在每个所述底电极接触上形成磁性隧道结的步骤之后，所述制备方法还包括：
图形化位于所述第一区域的导电层，形成间隔设置的多个电容接触垫，多个所述电容接触垫与多个所述电容接触结构一一对应设置。
在一些实施例中，图形化位于所述第一区域的导电层的步骤之后，所述制备方法还包括：
在每个所述电容接触垫上形成电容器以及与所述电容器的上电极板连接的连接垫。
在一些实施例中，在每个所述电容接触垫上形成电容器以及与所述电容器的上电极板连接的连接垫的步骤之后，所述制备方法还包括：
在所述连接垫上形成间隔设置的多个第一导电柱，以及在每个所述磁性隧道结上形成第二导电柱，所述第一导电柱的顶面与所述第二导电柱的顶面平齐。
在一些实施例中，在所述连接垫上形成间隔设置的多个第一导电柱，以及在每个所述磁性隧道结上形成第二导电柱的步骤之后，所述制备方法还包括：
在第一导电柱上形成互连层以及在所述第二导电柱上形成第二位线结构，所述互连层和所述第二位线结构位于同层。
在一些实施例中，在各个所述有源区内形成埋栅晶体管的步骤中，包括：
在各个所述有源区内形成栅极沟槽，以及分别位于所述栅极沟槽两侧的源极和漏极；
在每个所述栅极沟槽内形成栅极结构，其中，所述栅极结构包括层叠设置在所述栅极沟槽的内壁上的氧化层和阻挡层，以及设置在所述阻挡层所围成的区域内的栅极，所述栅极与所述阻挡层的顶面平齐，且低于所述氧化层的顶面；
形成栅极保护层，所述栅极保护层覆盖在所述基底的表面并填充满位于所述栅极上方的所述栅极沟槽。
本公开实施例的第二方面提供一种半导体结构，所述半导体结构通过上述实施例中所述的半导体结构的制备方法制得，包括：
具有阵列区的基底，所述阵列区包括相邻设置的第一区域和第二区域；
第一存储器，所述第一存储器设置在所述第一区域内；
第二存储器，所述第二存储器设置在所述第二区域内。
在一些实施例中，所述第一存储器包括动态随机存储器，所述第二存储器包括磁性随机存储器；
所述第一存储器还包括位线接触结构，所述第二存储器还包括源线接触结构，所述位线接触结构和所述源线接触结构位于同一层中，且通过同一工艺步骤制得。
在一些实施例中，所述第一存储器还包括与所述位线接触结构连接的第一位线结构；所述第二存储器还包括与所述源线接触结构的源线结构；
所述源线结构与所述第一位线结构位于同一层，且通过同一工艺步骤制得。
在一些实施例中，所述第一存储器还包括电容接触结构，所述电容接触结构用于连接位于第一区域内的有源区与所述第一存储器的电容器；
所述第二存储器包括导电插塞，所述导电插塞用于连接位于第二区域内的有源区与所述第二存储器的磁性隧道结；
所述导电插塞与所述电容接触结构位于同一层，且通过同一工艺步骤制得。
在一些实施例中，所述第一存储器包括电容接触垫，所述电容接触垫设置在所述电容接触结构与所述电容器之间，并分别与所述电容接触结构和所述电容器连接；
所述第二存储器包括底电极接触，所述底电极接触设置在所述导电插塞与所述磁性隧道结之间，并分别与所述导电插塞与所述磁性隧道结连接；
所述电容接触垫与所述底电极接触位于同一层。
在一些实施例中，所述第一存储器包括互连层，所述互连层通过第一导电柱与所述电容器电性连接；
所述第二存储器包括第二位线结构，所述第二位线结构通过第二导电 柱与所述磁性隧道结连接，所述互连层和所述第二位线结构位于同一层，且采用同一工艺步骤制得。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图2为本公开实施例提供的半导体结构的制备方法中基底的俯视图；
图3为本公开实施例提供的半导体结构的制备方法中形成有源区和隔离结构的结构示意图；
图4为本公开实施例提供的半导体结构的制备方法中形成栅极沟槽的结构示意图；
图5为本公开实施例提供的半导体结构的制备方法中形成栅极结构的结构示意图；
图6为本公开实施例提供的半导体结构的制备方法中形成凹槽的结构示意图；
图7为本公开实施例提供的半导体结构的制备方法中形成位线接触结构和源线接触结构的结构示意图；
图8为本公开实施例提供的半导体结构的制备方法中形成第一位线结构和源线结构的结构示意图；
图9为本公开实施例提供的半导体结构的制备方法中形成第一介质层的结构示意图；
图10为本公开实施例提供的半导体结构的制备方法中形成通孔的结构示意图；
图11为本公开实施例提供的半导体结构的制备方法中形成电容接触结构和源线接触结构的结构示意图；
图12为本公开实施例提供的半导体结构的制备方法中形成第一导电层的结构示意图；
图13为本公开实施例提供的半导体结构的制备方法中形成底电极接触的结构示意图；
图14为本公开实施例提供的半导体结构的制备方法中形成第一绝缘层的结构示意图；
图15为本公开实施例提供的半导体结构的制备方法中形成磁性层的结构示意图；
图16为本公开实施例提供的半导体结构的制备方法中形成磁性隧道结的结构示意图；
图17为本公开实施例提供的半导体结构的制备方法中形成第二绝缘层的结构示意图；
图18为本公开实施例提供的半导体结构的制备方法中形成电容器和连接垫的结构示意图；
图19为本公开实施例提供的半导体结构的制备方法中形成第一导电柱和第二导电柱的结构示意图；
图20为本公开实施例提供的半导体结构的制备方法中形成互连层和第二位线结构的结构示意图。
附图标记：
100：基底；
110：阵列区；111：第一区域；112：第二区域；113：有源区；114：隔离结构；115：凹槽；116：栅极沟槽；
120：外围电路区；
130：埋栅晶体管；131：栅极结构；1311：氧化层；1312：阻挡层；1313：栅极；132：栅极保护层；
140：第一介质层；141：通孔；
150：导电层；151：第一导电层；
160：第一绝缘层；
170：磁性层；
180：第二绝缘层；
200：第一存储器；210：位线接触结构；220：第一位线结构；230：电容接触结构；240：电容接触垫；250：电容器；260：连接垫；270：第一导电柱；280：互连层；
300：第二存储器；310：源线接触结构；320：源线结构；330：导电插塞；340：底电极接触；350：磁性隧道结；360：第二导电柱；370：第二位线结构。
具体实施方式
目前，存储器通常包括动态随机存储器(DRAM)和磁性随机存取存储器(MRAM)，两者具有各自的优势，在制备过程，通常是采用各自制备工艺来制备，同一存储器不能具有两种不同的存储单元，如此，限制了存储器的发展。
针对上述的技术问题，在本公开实施例中，通过同一制备工艺在基底上同时形成第一存储器和第二存储器，使得同一半导体结构具有两种不同形式的存储器，如此设置，在简化半导体结构的制备步骤的同时，也能够提高半导体结构的性能。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
图1为本公开实施例提供的半导体结构的制备方法的流程图，图2-图20为半导体结构的制备方法的各个阶段的示意图，下面结合图2-图20对半导体结构及其制备方法进行详细的介绍。
如图1所示，本公开实施例提供的半导体结构的制备方法，包括如下的步骤：
步骤S100：提供具有阵列区的基底，阵列区包括相邻设置的第一区域和第二区域。
如图2所示，基底100具有阵列区110以及围绕阵列区110设置的外围电路区120，其中，阵列区110用于设置存储阵列，外围电路区120用于设置逻辑电路，对存储阵列进行控制，以实现存储阵列的读写功能。
阵列区110具有相邻设置的第一区域111和第二区域112，其中，相邻设置可以理解为按一定的方向，第一区域111和第二区域112并排设置，也可以理解为，第一区域111围绕第二区域112设置，其结构如图2所示，也可以理解为第二区域112围绕第一区域111设置。
步骤S200：采用同一制备工艺在第一区域内形成第一存储器，以及在第二区域内形成第二存储器，制备工艺为用于制备第一存储器的工艺。
本实施例通过制备第一存储器的工艺在第一区域和第二区域内分别形成第一存储器200和第二存储器300，使得同一半导体结构具有两种不同形式的存储器，如此设置，在简化半导体结构的制备步骤的同时，也能够提高半导体结构的性能。
在一些实施例中，第一存储器200为动态随机存储器DRAM，第二存储器300为磁性随机存储器MRAM，制备工艺为用于制备动态随机存储器的工艺。
鉴于动态随机存储器的制备工艺能够制备出集成度较高的存储阵列，因此，本实施例利用制备动态随机存储器的工艺在第一区域内形成动态随机存储器，在第二区域内形成磁性随机存储器，如此设置，一方面，既可以使同一半导体结构既具备动态随机存储器也具备磁性随机存储器，简化了半导体结构的制作步骤的同时，也满足了不同用户的使用需求，提高了半导体结构的适用性；另一方面，与采用磁性随机存储器的制备工艺来制备磁性随机存储器的技术方案相比，可以提高磁性随机存储器中存储阵列的集成度，便于半导体结构向集成化方向发展。
此外，第一存储器在使用一段时间之后，容易出现缺陷，本实施例通过在第二区域内形成第二存储器，当第一存储器存在缺失时，可以利用第二存储器进行替换，如此设置，可以实现DRAM产品全寿命周期内的缺陷存储单元管理。同时能节省缺陷存储单元测试费/时间和节省面积。
在一些实施例中，提供具有阵列区的基底的步骤中，包括：
如图3所示，在基底100内形成间隔设置的多个有源区113，以及用于分隔各个有源区113的隔离结构114，示例性地，首先图形化基底100， 以在基底100内形成隔离沟槽，然后利用沉积工艺在隔离沟槽内沉积绝缘材质，以形成隔离结构114，但并不以此为限。
其中，基底100可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种，隔离结构114的材质为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅或碳氮化硅中的任一种或其任一组合。
本实施例通过隔离结构114的设置，实现了各个有源区113之间相互隔离，以避免相邻的有源区113内的半导体器件发生电连接，提高了半导体结构的性能。
待形成有源区113之后，在各个有源区113内形成埋栅晶体管130，其中，位于第一区域111内的埋栅晶体管130作为第一存储器200的读写晶体管，位于第二区域112内的埋栅晶体管130作为第二存储器300的读写晶体管，其结构如图5所示。
其中，每个有源区113内的埋栅晶体管130的个数为两个，两个埋栅晶体管130的栅极结构共用同一源极或者同一漏极，如此设置，可以提高单位面积内读取晶体管的集成度，进而提高单位面积内存储单元的集成度，提高了半导体结构的性能。
此外，埋栅晶体管130的形成工艺可以如下：
如图4所示，在各个有源区113内形成栅极沟槽116，以及分别位于栅极沟槽116两侧的源极和漏极，当每个有源区113内具有两个埋栅晶体管130时，相应地，每个有源区113内具有间隔设置的两个栅极沟槽116，位于两个栅极沟槽116之间基底可以形成源极，位于两个栅极沟槽116相背离的一侧为漏极。
如图5所示，在每个栅极沟槽116内形成栅极结构131，其中，栅极结构131包括层叠设置在栅极沟槽116的内壁上的氧化层1311和阻挡层1312，以及设置在阻挡层1312所围成的区域内的栅极1313，栅极1313与阻挡层1312的顶面平齐，且低于氧化层1311的顶面。
其中，氧化层1311的材质可以包括氧化硅。
阻挡层1312可以包括氮化钛等导电材质，氮化钛在阻止栅极1313中导电材料与基底100之间发生渗透的同时，也同时具备导电性，保证了半导体结构的性能。
栅极1313的材质可以包括金属钨。
之后，可以利用沉积工艺形成栅极保护层132，栅极保护层132覆盖在基底100的表面并填充满位于栅极1313上方的栅极沟槽116。
其中，栅极保护层132的材质可以包括氧化硅、氮化硅、氮氧化硅或碳氮化硅中的任一种或其任一组合，栅极保护层132可以防止栅极结构131与设置在栅极结构131上半导体器件的绝缘设置。
在本实施例中，通过在同一制备工艺同步在基底内形成第一存储器的读取晶体管和第二存储器的读取晶体管，与采用两种不同的制备工艺分别制备第一存储器的读取晶体管和第二存储器的读取晶体管的技术方案相比，可以简化半导体结构的制作步骤，提高了制备效率。
在一些实施例中，待在各个有源区113内形成埋栅晶体管的步骤之后，制备方法还包括：
如图6所示，在基底上形成第一掩膜层，对第一掩膜层进行图案化处理，以图案化后的第一掩膜层为掩膜，刻蚀去除部分厚度的基底100，以在基底100内形成多个凹槽115，每个凹槽115暴露出一个有源区113的部分，比如，若相邻的埋栅晶体管130共用一个源极，那么每个凹槽115暴露出有源区113的源极，且凹槽115与源极一一对应设置。
如图7所示，待形成多个凹槽115之后，利用沉积工艺向每个凹槽115内沉积导电材料以形成第一导电结构，其中，位于第一区域111内的第一导电结构作为第一存储器200的位线接触结构210，位于第二区域112内的第一导电结构作为第二存储器300的源线接触结构310，其中，导电材料可以为多晶硅。
在本实施例中，通过同一刻蚀和同一沉积工艺，在第一区域111和第二区域112内分别形成位线接触结构210和源线接触结构310，起到了简化制备工艺的功能。
待在每个凹槽115内形成第一导电结构的步骤之后，制备方法还包括：
如图8所示，在基底100形成第一位线结构220和源线结构320，第一位线结构220位于第一区域111内，并与位线接触结构210连接，源线结构320位于第二区域112内并与源线接触结构310连接。
示例性地，可以在基底100上形成初始结构层，其中，初始结构层包括层叠设置的初始第一导电层、初始第二导电层和初始绝缘盖层，初始第 一导电层设置在基底100上，之后，在初始绝缘盖层上形成第二掩膜层，对第二掩膜层进行图形化处理，以图案化后的第二掩膜层为掩膜，依次刻蚀初始绝缘盖层、初始第二导电层和初始第一导电层，形成层叠设置的绝缘盖层、第二导电层和第一导电层，位于同一垂直方向的绝缘盖层、第二导电层和第一导电层构成过渡结构，且过渡结构的个数与第一导电结构的个数一一对应，也就是说，位于第一区域111上方的过渡结构位于位线接触结构210上，位于第二区域112上方的过渡结构位于源线接触结构310上。
然后，每个过渡结构的侧面上形成隔离侧墙，示例性的，隔离侧墙包括依次层叠设置的氮化硅层、氧化硅层和氮化硅层，使得位于第一区域111上方的隔离侧墙和过渡结构构成第一位线结构220，位于第二区域112上方的隔离侧墙和过渡结构构成源线结构320。
在基底100上形成第一位线结构220和源线结构320的步骤之后，半导体结构的制备方法还包括：
如图9所示，形成第一介质层140，第一介质层140覆盖在第一位线结构220和源线结构320上，第一介质层140用于实现第一位线结构220与源线结构320之间的绝缘设置，其中，第一介质层140的材质包括氧化硅或者氮化硅等绝缘材质。
之后，如图10所示，图形化第一介质层140，以在第一介质层140内形成间隔设置的多个通孔141，每个通孔141延伸至基底100内，并暴露出部分有源区113，以图10所示的方位为例，位于第一区域111上方的两个通孔141分别暴露出位于第一区域111内的有源区113的漏极，位于第二区域112上方的两个通孔141分别暴露出位于第二区域112内的有源区113的漏极。
最后，如图11所示，在第一介质层140内形成间隔设置的多个第二导电结构，也就是说，在每个通孔141内沉积导电材料，以形成第二导电结构。
其中，位于第一区域111内的第二导电结构作为电容接触结构230，电容接触结构230与位于第一区域111内的有源区113电性连接，位于第二区域112内的第二导电结构作为导电插塞330，导电插塞330与位于第二区域112内的有源区113电性连接。
本实施例中，通过同一刻蚀和同一沉积工艺，在第一区域111的上方和第二区域112的上方分别形成电容接触结构230和导电插塞330，起到了简化制备工艺的功能。
在一些实施例中，在第一介质层140内形成间隔设置的多个第二导电结构的步骤之后，半导体结构的制备方法还包括：
如图12所示，利用沉积工艺在第一介质层140上形成导电层150，其中，导电层150的材质可以包括金属钨、金属铝、金属铜或金属钛中的一种。
如图13所示，图案化位于第二区域112的导电层150，形成间隔设置的多个底电极接触340，其中，每个底电极接触340与设置在位于第二区域112内的一个导电插塞330电性连接。
换而言之，去除位于第二区域112上方的部分导电层150，被保留下来的导电层150，构成底电极接触340，保留在第一区域111上方的导电层150构成第一导电层151。
之后，如图14所示，可以在第一导电层151与靠近第一导电层151之间，以及相邻的底电极接触340之间形成第一绝缘层160，该第一绝缘层160用于实现上述两者之间的绝缘性，其中，第一绝缘层160的材质可以包括氧化硅或者氮化硅。
待形成底电极接触340和第一绝缘层160之后，半导体结构的制备方法还包括：在每个底电极接触340上形成磁性隧道结350。
示例性地，如图15和图16所示，在底电极接触340和第一绝缘层160上形成磁性层170，然后对磁性层170进行图形化处理，去除部分磁性层170，保留位于第二区域112上的底电极接触340上的磁性层170，被保留下来的部分构成磁性隧道结350，其中，磁性隧道结350包括层叠设置的固定层、隧穿层以及自由层，在半导体结构正常工作时，自由层的磁化方向可以改变，而固定层的磁化方向保持不变，当自由层的磁化方向相对于固定层的磁化方向发生改变时，磁性存储器件的电阻值相应改变，对应于不同的存储信息。
由于动态随机储存器DRAM的存储单元与磁性随机存取存储器MRAM的存储单元不同，因此，在此步骤中仅形成磁性随机存取存储器MRAM的磁性隧道结350。
在一些实施例中，在每个底电极接触340上形成磁性隧道结350的步骤之后，半导体结构的制备方法还包括：
图形化位于第一区域111的导电层150，形成间隔设置的多个电容接触垫240，多个电容接触垫240与多个电容接触结构230一一对应设置。
换而言之，如图17所示，去除部分第一导电层151，被保留下来的第一导电层151构成多个电容接触垫240，为了实现相邻的电容接触垫240，以及相邻的电容接触垫240与底电极接触340之间的绝缘设置，还可以在相邻的电容接触垫240，以及相邻的电容接触垫240与底电极接触340之间形成第二绝缘层180。
待图形化位于第一区域111的导电层150的步骤之后，半导体结构的制备方法还包括：
如图18所示，在每个电容接触垫240上形成电容器250以及与电容器250的上电极板连接的连接垫260。
需要说明的是，由于动态随机储存器DRAM的存储单元与磁性随机存取存储器MRAM的存储单元不同，因此，在此步骤需要利用掩膜版将位于第二区域112上方的器件遮挡住，仅形成动态随机储存器DRAM的电容器250，其中，电容器250制备过程同现有技术中的制备工艺相同，本实施例在此不再多加赘述。
其中，连接垫260是用于实现电容器250的上电极板与后续形成互连层的之间的有效的连接，且待形成连接垫260之后，需要对连接垫260的顶面利用化学机械研磨工艺CMP进行平整化处理。
在一些实施例中，在每个电容接触垫240上形成电容器250以及与电容器250的上电极板连接的连接垫260的步骤之后，半导体结构的制备方法还包括：
如图19所示，在连接垫260上形成间隔设置的多个第一导电柱270，以及在每个磁性隧道结350上形成第二导电柱360，第一导电柱270的顶面与第二导电柱360的顶面平齐。
由于第一导电柱270和第二导电柱360的结构相同，因此，可以采用同一制备工艺进行制备，如此，可以简化半导体结构的制备工艺，节约生产成本。
如图20所示，在连接垫260上形成间隔设置的多个第一导电柱270， 以及在每个磁性隧道结350上形成第二导电柱360的步骤之后，半导体结构的制备方法还包括：
在第一导电柱270上形成互连层280以及在第二导电柱360上形成第二位线结构370，互连层280和第二位线结构370位于同层。
在本实施例中，互连层280可以与外围电路区的金属层M1位于同一层，用于将外围电路区的信号传输至电容器250上；第二位线结构370通过第二导电柱360与磁性隧道结350电性连接，以读取磁性隧道结350的数据或者向磁性隧道结350内写入数据。
本公开实施例还提供了一种半导体结构，半导体结构通过上述实施例中的半导体结构的制备方法制得。
如图20所示，半导体结构包括具有阵列区110的基底100、第一存储器200和第二存储器300。
阵列区110包括相邻设置的第一区域111和第二区域112，其中，第一区域111和第二区域112并排设置，也可以是，第一区域111围绕第二区域112设置，其结构如图2所示，又或者是，第二区域112围绕第一区域111设置。
第一存储器200设置在第一区域111内，第二存储器300设置在第二区域112内，其中，第一存储器200包括动态随机存储器，第二存储器300包括磁性随机存储器。
本实施例通过制备第一存储器的工艺在第一区域和第二区域内分别形成第一存储器200和第二存储器300，使得同一半导体结构具有两种不同形式的存储器，如此设置，在简化半导体结构的制备步骤的同时，也能够提高半导体结构的性能。
在一些实施例中，第一存储器200还包括位线接触结构210，第二存储器300还包括源线接触结构310，位线接触结构210和源线接触结构310位于同一层中，且通过同一工艺步骤制得，如此，可以简化半导体结构的制备步骤，节约生产成本。
在一些实施例中，第一存储器200还包括与位线接触结构210连接的第一位线结构220；第二存储器300还包括与源线接触结构310的源线结构320；源线结构320与第一位线结构220位于同一层，且通过同一工艺 步骤制得。
第一存储器200还包括电容接触结构230，电容接触结构230用于连接位于第一区域111内的有源区113与第一存储器200的电容器250。
第二存储器300包括导电插塞330，导电插塞330用于连接位于第二区域112内的有源区113与第二存储器300的磁性隧道结350；导电插塞330与电容接触结构230位于同一层，且通过同一工艺步骤制得。
第一存储器200包括电容接触垫240，电容接触垫240设置在电容接触结构230与电容器250之间，并分别与电容接触结构230和电容器250连接。
第二存储器300包括底电极接触340，底电极接触340设置在导电插塞330与磁性隧道结350之间，并分别与导电插塞330与磁性隧道结350连接，其中，电容接触垫240与底电极接触340位于同一层。
第一存储器200包括互连层280，互连层280通过第一导电柱270与电容器250电性连接；第二存储器300包括第二位线结构370，第二位线结构370通过第二导电柱360与磁性隧道结350连接，互连层280和第二位线结构370位于同一层，且采用同一工艺步骤制得。
在本实施例中，除去第一存储器200的电容器250和第二存储器300的磁性隧道结350不是在同一工艺步骤制得，其余的功能器件均在同一步骤中制得，如此设置，在简化半导体结构的制备步骤的同时，也能够提高半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非 对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (20)

  1. 一种半导体结构的制备方法，包括：
    提供具有阵列区的基底，所述阵列区包括相邻设置的第一区域和第二区域；
    采用同一制备工艺在所述第一区域内形成第一存储器，以及在所述第二区域内形成第二存储器，所述制备工艺为用于制备第一存储器的工艺。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，所述第一存储器为动态随机存储器，所述第二存储器为磁性随机存储器，所述制备工艺为用于制备动态随机存储器的工艺。
  3. 根据权利要求1或2所述的半导体结构的制备方法，其中，所述制备方法包括：
    在所述基底内形成间隔设置的多个有源区，以及用于分隔各个所述有源区的隔离结构；
    在各个所述有源区内形成埋栅晶体管，其中，位于所述第一区域内的所述埋栅晶体管作为所述第一存储器的读写晶体管，位于所述第二区域内的所述埋栅晶体管作为所述第二存储器的读写晶体管。
  4. 根据权利要求3所述的半导体结构的制备方法，其中，各个所述有源区内的埋栅晶体管的个数为两个，两个所述埋栅晶体管的栅极结构共用同一源极或者同一漏极。
  5. 根据权利要求3所述的半导体结构的制备方法，其中，在各个所述有源区内形成埋栅晶体管的步骤之后，所述制备方法还包括：
    在所述基底内形成间隔设置的多个凹槽，每个所述凹槽暴露出一个所述有源区的部分；
    在每个所述凹槽内形成第一导电结构，其中，位于所述第一区域内的所述第一导电结构作为所述第一存储器的位线接触结构，位于所述第二区域内的所述第一导电结构作为所述第二存储器的源线接触结构。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，在每个凹槽内形成第一导电结构的步骤之后，所述制备方法还包括：
    在所述基底形成第一位线结构和源线结构，所述第一位线结构位于所述第一区域内，并与所述位线接触结构连接，所述源线结构位于所述第二 区域内并与所述源线接触结构连接。
  7. 根据权利要求5所述的半导体结构的制备方法，其中，在所述基底上形成第一位线结构和源线结构的步骤之后，所述制备方法还包括：
    形成第一介质层，所述第一介质层覆盖在所述第一位线结构和所述源线结构上；
    在所述第一介质层内形成间隔设置的多个第二导电结构，其中，位于所述第一区域内的第二导电结构作为电容接触结构，所述电容接触结构与位于所述第一区域内的有源区电性连接，位于所述第二区域内的第二导电结构作为导电插塞，所述导电插塞与位于所述第二区域内的有源区电性连接。
  8. 根据权利要求7所述的半导体结构的制备方法，其中，在所述第一介质层内形成间隔设置的多个第二导电结构的步骤之后，所述制备方法还包括：
    在所述第一介质层上形成导电层；
    图案化位于所述第二区域的导电层，形成间隔设置的多个底电极接触，其中，每个所述底电极接触与设置在位于第二区域内的一个导电插塞电性连接。
  9. 根据权利要求8所述的半导体结构的制备方法，其中，在所述第一介质层上形成间隔设置的多个底电极接触的步骤之后，所述制备方法还包括：
    在每个所述底电极接触上形成磁性隧道结。
  10. 根据权利要求9所述的半导体结构的制备方法，其中，在每个所述底电极接触上形成磁性隧道结的步骤之后，所述制备方法还包括：
    图形化位于所述第一区域的导电层，形成间隔设置的多个电容接触垫，多个所述电容接触垫与多个所述电容接触结构一一对应设置。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，图形化位于所述第一区域的导电层的步骤之后，所述制备方法还包括：
    在每个所述电容接触垫上形成电容器以及与所述电容器的上电极板连接的连接垫。
  12. 根据权利要求11所述的半导体结构的制备方法，其中，在每个所述电容接触垫上形成电容器以及与所述电容器的上电极板连接的连接垫的 步骤之后，所述制备方法还包括：
    在所述连接垫上形成间隔设置的多个第一导电柱，以及在每个所述磁性隧道结上形成第二导电柱，所述第一导电柱的顶面与所述第二导电柱的顶面平齐。
  13. 根据权利要求12所述的半导体结构的制备方法，其中，在所述连接垫上形成间隔设置的多个第一导电柱，以及在每个所述磁性隧道结上形成第二导电柱的步骤之后，所述制备方法还包括：
    在第一导电柱上形成互连层以及在所述第二导电柱上形成第二位线结构，所述互连层和所述第二位线结构位于同层。
  14. 根据权利要求3所述的半导体结构的制备方法，其中，在各个所述有源区内形成埋栅晶体管的步骤中，包括：
    在各个所述有源区内形成栅极沟槽，以及分别位于所述栅极沟槽两侧的源极和漏极；
    在每个所述栅极沟槽内形成栅极结构，其中，所述栅极结构包括层叠设置在所述栅极沟槽的内壁上的氧化层和阻挡层，以及设置在所述阻挡层所围成的区域内的栅极，所述栅极与所述阻挡层的顶面平齐，且低于所述氧化层的顶面；
    形成栅极保护层，所述栅极保护层覆盖在所述基底的表面并填充满位于所述栅极上方的所述栅极沟槽。
  15. 一种半导体结构，所述半导体结构通过权利要求1-14任一项所述的半导体结构的制备方法制得，包括：
    具有阵列区的基底，所述阵列区包括相邻设置的第一区域和第二区域；
    第一存储器，所述第一存储器设置在所述第一区域内；
    第二存储器，所述第二存储器设置在所述第二区域内。
  16. 根据权利要求15所述的半导体结构，其中，所述第一存储器包括动态随机存储器，所述第二存储器包括磁性随机存储器；
    所述第一存储器还包括位线接触结构，所述第二存储器还包括源线接触结构，所述位线接触结构和所述源线接触结构位于同一层中，且通过同一工艺步骤制得。
  17. 根据权利要求16所述的半导体结构，其中，所述第一存储器还包括与所述位线接触结构连接的第一位线结构；所述第二存储器还包括与所 述源线接触结构的源线结构；
    所述源线结构与所述第一位线结构位于同一层，且通过同一工艺步骤制得。
  18. 根据权利要求17所述的半导体结构，其中，所述第一存储器还包括电容接触结构，所述电容接触结构用于连接位于第一区域内的有源区与所述第一存储器的电容器；
    所述第二存储器包括导电插塞，所述导电插塞用于连接位于第二区域内的有源区与所述第二存储器的磁性隧道结；
    所述导电插塞与所述电容接触结构位于同一层，且通过同一工艺步骤制得。
  19. 根据权利要求18所述的半导体结构，其中，所述第一存储器包括电容接触垫，所述电容接触垫设置在所述电容接触结构与所述电容器之间，并分别与所述电容接触结构和所述电容器连接；
    所述第二存储器包括底电极接触，所述底电极接触设置在所述导电插塞与所述磁性隧道结之间，并分别与所述导电插塞与所述磁性隧道结连接；
    所述电容接触垫与所述底电极接触位于同一层。
  20. 根据权利要求18所述的半导体结构，其中，所述第一存储器包括互连层，所述互连层通过第一导电柱与所述电容器电性连接；
    所述第二存储器包括第二位线结构，所述第二位线结构通过第二导电柱与所述磁性隧道结连接，所述互连层和所述第二位线结构位于同一层，且采用同一工艺步骤制得。
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