CN103579174A - 工艺兼容去耦电容器及制造方法 - Google Patents

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Abstract

本发明提供了一种工艺兼容去耦电容器器件及其制造方法。该去耦电容器器件包括在沉积工艺中沉积的第一介电层部分，该沉积工艺还沉积用于非易失性存储单元的第二介电层部分。使用单个掩模图案化这两部分。还提供了系统级芯片(SOC)器件，SOC包括RRAM单元和位于单个金属间介电层中的去耦电容器。还提供了用于形成工艺兼容去耦电容器的方法。该方法包括图案化顶部电极层、绝缘层和底部电极层以形成非易失性存储元件和去耦电容器。

Description

工艺兼容去耦电容器及制造方法
技术领域
本发明涉及半导体领域，更具体地，涉及工艺兼容去耦电容器及其制造方法。
背景技术
在过去几十年中，半导体集成电路行业经历了迅速发展。半导体材料与设计的技术进步产生了越来越小和更加复杂的电路。这些材料和设计的进步随着与处理和制造相关的技术同样经历技术进步而变得可能。在半导体发展的进程中，每单位面积的互连器件的数量随着可以可靠制造的最小部件尺寸的减少而增加。
半导体中许多的技术进步发生在存储器件领域，其中一些涉及电容器。此外，可以在集成电路(IC)的其它应用中使用电容器，包括用于信号调节。在特定电路的操作期间，电源线可以提供相对高强度的瞬变电流。这些情况可能会引起电源线上的噪声。具体地，电源线上的电压会在瞬变电流的瞬变时间特别短或者线的寄生电感或寄生电阻较大时发生波动。为了改善这种情况，可以使用滤波或去耦电容器来作为临时电荷库，从而防止电源电压的瞬间波动。
将去耦电容器集成在特定系统级芯片(SOC)(特别是包括特定类型存储器的那些)中会引起多种问题。例如，一些去耦电容器可能承受由多晶硅电容器电极板的掺杂特性引起的电容变化。这些器件可根据所施加的电压而表现出相当大的电容变化，因此具有较大的电容电压系数，并且可能具有存在问题的寄生效应。特定SOC上的去耦电容器至今不能彻底满足要求，并且可能在将来产生越来越多的问题。
发明内容
根据本发明的一个方面，提供了一种去耦电容器器件，包括：底部电极；第一介电层部分，位于底部电极上方并与底部电极物理接触，在介电层沉积工艺中沉积第一介电层部分，介电层沉积工艺还沉积非易失性存储(NVM)单元中的第二介电层部分，通过单个掩模图案化第一介电层部分和所述第二介电层部分；以及顶部电极，位于第一介电层部分上方并与第一介电层部分物理接触，使得顶部电极、第一介电层和底部电极形成去耦电容器。
优选地，第二介电层部分形成NVM单元的金属-绝缘体-金属(MIM)结构中的绝缘层，MIM结构进一步包括底部MIM电极和顶部MIM电极，底部MIM电极由通过第一金属工艺沉积的第一金属层形成，底部电极也由所述第一金属层形成，并且顶部MIM电极由通过第二金属工艺沉积的第二金属层形成，顶部电极也由第二金属层形成。
优选地，介电层沉积工艺沉积包括NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO中的至少一种的介电层。
优选地，第一金属层包括Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu中的至少一种；以及第二金属层包括Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu中的至少一种。
优选地，电容器是平面型电容器、圆筒型电容器、条型电容器和通过双镶嵌工艺形成的电容器中的一种。
根据本发明的另一方面，提供了一种系统级芯片(SOC)器件，包括：电阻随机存取存储器(RRAM)单元，RRAM单元包括金属-绝缘体-金属(MIM)结构，MIM结构包括底部MIM电极、MIM绝缘层和顶部MIM电极，MIM结构位于金属间介电层中；去耦电容器，去耦电容器包括底部电容器电极、电容器绝缘层和顶部电容器电极，去耦电容器位于金属间介电层中；以及逻辑区，包括位于衬底上的多个晶体管。
优选地，由第一工艺形成底部MIM电极和底部电容器电极，由第二工艺形成MIM绝缘层和电容器绝缘层，以及由第三工艺形成顶部MIM电极和顶部电容器电极。
优选地，MIM结构和去耦电容器使用单个掩模形成。
优选地，该SOC器件进一步包括多个金属间介电层，去耦电容器和MIM结构位于多个金属间介电层的一层中。
优选地，逻辑区的一部分位于去耦电容器下方，但是与去耦电容器没有导电接触。
优选地，去耦电容器包括多个去耦电容器，其中，多个去耦电容器中的每一个都包括底部电容器电极、电容器绝缘层和顶部电容器电极，多个去耦电容器均位于金属间介电层中并由单个掩模形成。
优选地，该SOC器件进一步包括易失性存储单元，易失性存储单元包括使用单个掩模形成的电容存储元件，电容存储元件具有由第一工艺形成的底部电容元件电极、由第二工艺形成的电容绝缘层以及由第三工艺形成的顶部电容电极。
优选地，易失性存储单元是动态随机存取存储器(DRAM)单元。
根据本发明的又一方面，提供了一种用于形成工艺兼容去耦电容器的方法，包括：形成位于金属层上方并与金属层电接触的底部电极层；在底部电极层上方形成绝缘层；在绝缘层上方形成顶部电极层；以及图案化顶部电极层、绝缘层和底部电极层，以形成非易失性存储元件的金属-绝缘体-金属(MIM)结构并形成去耦电容器。
优选地，图案化顶部电极层、绝缘层和底部电极层包括使用单个掩模来形成MIM结构和去耦电容器。
优选地，MIM元件和去耦电容器基本上位于由金属间介电层限定的同一层。
优选地，形成底部电极层和形成顶部电极层均包括沉积Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu中的一种的层；形成绝缘层进一步包括沉积NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO中的一种的层。
优选地，该方法进一步包括：图案化顶部电极层、绝缘层和底部电极层，以同样使用单个掩模形成DRAM单元的电容存储元件。
优选地，底部电极层、绝缘层和顶部电极层形成在第三金属化层的顶部和第四金属化层的顶部之间，第三金属化层是金属层。
优选地，底部电极层、绝缘层和顶部电极层形成在第四金属化层的顶部和第五金属化层的顶部之间，第四金属化层是金属层。
附图说明
当参照附图阅读时，根据以下详细描述更好地理解本发明。需要强调的是，根据行业标准惯例，图中各个部件没有按比例绘制。事实上，为了清楚地讨论，可以任意增大或减小各个部件的尺寸。
图1示出了包括MOS去耦电容器的系统级芯片(SOC)的截面图。
图2示出了包括金属-绝缘体-金属(MIM)电容器的SOC的截面图。
图3示出了包括在多个金属间介电层的较低层中制造的MIM电容器的SOC的截面图。
图4示出了包括易失性存储单元、非易失性存储单元和MIM去耦电容器的SOC的截面图。
图5示出了可以在一些SOC实施例中使用的多种MIM去耦电容器类型。
图6是用于在与RRAM制造工艺兼容的工艺中制造MIM去耦电容器的方法的流程图。
图7A至图7F是MIM去耦电容器在各个制造步骤期间的截面图。
上文简要描述的图中所公开各个部件使得本领技术人员更容易理解以下的详细描述。在各幅图中描述的部件在两幅或更多幅图之间共有的情况下，为了清楚地讨论而使用相同的参考标号。
具体实施方式
应该理解，以下公开提供了用于实现本发明不同特征的许多不同实施例和实例。以下描述了部件和配置的具体实例以简化本发明。当然，这些仅仅为实例而不用于限制。此外，在以下描述中第一部件形成在第二部件上方或第二部件上包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成插入第一和第二部件之间的附加部件以使第一和第二部件不直接接触的实施例。为了简化和清楚的目的，图中各个部件可以按不同比例任意绘制。
图1示出了系统级芯片(SOC)100，其可以包括在单个衬底上制造的多个功能区。如图1所示，SOC100包括逻辑区110、非易失性存储(NVM)单元130和去耦电容器区150。逻辑区110可包括用于处理从非易失性存储单元130接收的信息以及用于控制NVM单元130的读和写功能的电路元件，诸如示例性晶体管112。在一些实施例中，NVM单元130是电阻随机存取存储(RRAM)单元；RRAM是多种不同类型的非易失性计算机存储器中的一种。虽然NVM单元130在文中经常被称为RRAM单元130，但SOC100不限于RRAM单元。RRAM单元可用于通过以改变层阻抗的这种方式改变存储元件中的中间介电层的特性来保持二进制数据或位。可以通过将介电层的阻抗设置为相对较高的电阻状态或相对较低的电阻状态来对位进行编码，值1被分配给一个状态而值0被分配给另一个状态。RRAM单元130可包括用作RRAM单元130的存储元件的一对金属-绝缘体-金属(MIM)结构140。每个MIM结构140都可以包括底部电极142和顶部电极146，介电层144夹置在这两个电极之间。
可以使用本领技术人员所公知的半导体制造技术来制造这两个MIM结构140。在SOC100包括闪存、铁电RAM、磁性RAM、相变RAM的一些实施例中，其它类型的非易失性性计算机存储器可以替代RRAM单元。
如图所示，去耦电容器区150包括金属氧化物半导体(MOS)去耦电容器152。MOS去耦电容器152可包括由多晶硅而不是金属制成的电极，电极被示为多晶硅接触件154。可以在还用于形成横跨SOC100的晶体管(包括在逻辑区110中示出的逻辑晶体管112和RRAM单元130中的存储单元晶体管132)的栅极、源极和漏极接触件的单个工艺中形成多晶硅接触件154。此外，MOS去耦电容器152的氧化物层156可以是栅极氧化物，诸如可以在还形成晶体管112和RRAM晶体管132中的栅极氧化物层的单个工艺中形成的该栅极氧化物层。图1还示出了与这些晶体管相关的掺杂分布图。
图1所示的其它部件包括浅槽隔离(STI)部件以及多个金属化层和通孔。如图所示，使用标为M1至M5的五个金属化层以及标为V1至V5的五个金属化通孔或互连层制造SOC100。其它实施例可包含更多或更少的金属化层以及相应更多或更少数量的通孔。逻辑区110包括全金属化叠层，包括利用互连件V2-V5连接的金属化层M1-M5的每一个的一部分，其中V1将叠层连接至逻辑晶体管112的源极/漏极接触件。RRAM单元130包括将MIM结构140连接至RRAM晶体管132的全金属化叠层以及将电源线连接至RRAM晶体管132的部分金属化叠层。MIM结构140被示为制造在M4层的顶部和M5层的底部之间。MOS去耦电容器152在其栅电极和其源极/漏电极上连接至全金属化叠层。
此外，在SOC100中包括多个金属间介电(IMD)层。图1示出标为IMD0至IMD5的六个IMD层跨越逻辑区110、RRAM单元130和去耦电容器区150。在多个制造工艺步骤期间，IMD层可提供用于SOC100的各种部件的电绝缘材料以及结构支撑，其中一些步骤将在本文进行讨论。
SOC100可使用MOS去耦电容器152来调节提供电流以对SOC100中包括的有源和无源器件进行充电和放电的电源线。当电压在时钟转变期间摆动时，电源线上的波动会引入噪声。MOS去耦电容器152用作电荷库以缓和一定数量的引入噪声。然而，MOS去耦电容器152会表现出特定问题。由于MOS去耦电容器152部件接触由多晶硅制成的电极，因此电容会根据多晶硅掺杂特性的变化而变化。MOS去耦电容器152还会经受其邻近衬底而导致的寄生效应。这些问题和其它问题会劣化MOS去耦电容器152的噪声过滤性能。
图2示出了另一个SOC，即共享SOC100的一些特征的SOC200。具体地，SOC200可包括基本如SOC100所包括并且如上所述的逻辑区110和NVM单元区130。然而，SOC200可在去耦电容器区150中包括MIM去耦电容器252。可以遵循与制造RRAM单元130的MIM结构140基本相同的工艺步骤来制造MIM去耦电容器252。因此，MIM去耦电容器252可包括底部电极254和顶部电极258，绝缘介电层256夹置在它们之间。MIM去耦电容器252可通过与金属化层接触来连接至SOC200的其它元件，包括图中未示出的元件。如图2所示，MIM去耦电容器252通过与M4和M5层接触而连接至SOC200的其它部件，并由此嵌入或位于IMD5内。
与图1的MOS去耦电容器152不同，MIM去耦电容器252可与MIM结构140同时制造。例如，在图案化M4和沉积IMD4之后，SOC200经历平面化工艺，诸如化学机械抛光(CMP)。在CMP工艺之后，底部电极254沉积在IMD4和M4的暴露部分上方。底部电极254可以是多种材料中的任何一种；具体地，底部电极材料可包括Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu。通常，底部电极材料是导电材料，例如金属、特定金属氮化物和硅化物金属氮化物。介电层256由绝缘材料形成，包括但不限于NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO。绝缘材料可以是高介电常数(高k)材料，其可以包括TiO2、Ta2O5、Y2O3、La2O5、HfO2和其它材料。可以用与如上所述制造底部电极254相同的材料中的一种来制造顶部电极258，尽管顶部电极或底部电极不是必须使用相同材料。尽管下面包括关于制造方法更详细的讨论，但重要的是，注意在沉积形成底部电极254、介电层256和顶部电极258的材料层之后，它们可以使用单个掩模通过蚀刻工艺来形成。因此，单个掩模可用于形成MIM结构140和MIM去耦电容器252。
在SOC200制造期间，这可以在材料成本和时间成本方面表现出特定优点。此外，MIM去耦电容器252增加了与SOC200的衬底的距离，这可以允许重新利用之前被图1的MOS去耦电容器152占用的表面积。如图2所示，MIM去耦电容器区250的衬底表面积可包括附加SOC逻辑，包括示例性逻辑晶体管260。
图3示出了称为SOC300的实施例，其与SOC200共用许多部件。这些共用部件包括逻辑区110、NVM单元130和去耦电容器区150。然而，如图3所示，SOC300包括位于M2和M3层之间而不是如图2所示位于M4和M5层之间的MIM结构140以及MIM去耦电容器252。如图所示，这些MIM部件在IMD3中制造而不是如图2在IMD5中制造。通常，可以在IMD1-IMD5的任何一个中制造RRAM单元130的MIM结构140和MIM去耦电容器252。因此，在一些实施例中，MIM结构140和MIM去耦电容器252在IMD4中制造，而在其它实施例中，它们在IMD2中制造。在这些实施例的每一个中，使用单个掩模来图案化MIM部件。
图4示出了SOC400，其包括易失性存储单元410。如图4所示，易失性存储单元410是DRAM单元410，尽管SOC400不限于DRAM单元。DRAM410可包括存储单元晶体管412或DRAM晶体管412，其可以允许位线与易失性存储元件452通信。易失性存储元件452可以是由底部电极454和顶部电极458以及夹置在它们之间的绝缘层456所形成的电容器。这种配置创建了可用于保持表示为值1或0的电荷的电容器。如SOC400所示，易失性存储元件452是在M4的顶部和M5的底部之间制造的MIM结构452，并由此嵌入IMD5。可以根据制造MIM结构140和MIM去耦电容器252所使用的相同材料和相同工艺来制造易失性存储元件452。此外，可使用单个掩模形成易失性存储元件452、MIM结构140和MIM去耦电容器252，无论根据金属化层还是IMD层来测量它们都处于衬底上同一水平面。因此，仅使用非易失性存储器所需要的工艺步骤，SOC400可包括单个芯片上的易失性和非易失性存储器以及操作所需的逻辑电路。
图5示出了多种示例性类型的MIM电容结构，包括平面型MIM结构502、圆筒型或杯型MIM结构504、条型MIM结构506和双镶嵌型MIM结构502(其是通过双镶嵌工艺形成的MIM结构)。为了清楚地说明，图2、图3和图4中示出的SOC200、300和400分别包括平面型MIM结构。然而，实际上，SOC200、300和400中的任意MIM结构都可包括这些电容结构类型的任何组合，每个MIM结构都包括位于介电层两侧上的顶部和底部电极。为了方便起见，图5的讨论关于MIM去耦电容器252的层，但是还同样适用于MIM结构140和易失性存储元件452。例如，平面型MIM结构502用于MIM去耦电容器252，其包括叠在一起的底部电极254、介电层256和顶部电极258。
然而，在一些实施例中，MIM去耦电容器252是圆筒形结构，例如圆筒型MIM结构504。当如图5从侧面看时，圆筒型MIM结构504具有矩形截面，当从上面看时，其具有圆形截面。如图5所示，圆筒型MIM结构504可包括顶部电极258中的间隙510。在一些实施例中，间隙510如图所示存在，而在其它实施例中间隙510不存在。MIM去耦电容器252可选地是条型电容器，诸如条型MIM结构508。MIM去耦电容器252也可以是双镶嵌MIM结构508。在所有情况下，如图中其他地方所示，电容器结构502-508之间和单个结构内的相对尺寸仅用于示意性目的。实际上，MIM结构可具有与图中所示明显不同的尺寸。电容器结构的每种类型都与其它类型相比具有优势，诸如制造的简化以及相对于衬底表面测量的减小占位面积。
图6是用于在与特定类型的非易失性存储器(诸如RRAM)的MIM结构兼容的工艺中制造MIM去耦电容器的方法600的流程图。方法600可开始于步骤602，其中底部电极层形成在金属化层上方。如此，应理解，底部电极层可形成在包含金属层和IMD层的复合层之上，并且金属层和IMD层均在复合层表面的特定区域处露出。因此，可形成底部电极层，使得底部电极层的一部分与金属层直接物理接触，并且另一部分被设置为与IMD层直接物理接触。在一些实施例中，底部电极层包括多个导电层，其可以包括不同的材料层而不是单一材料的单个层。在步骤604中，绝缘层可形成为与底部电极层直接物理接触。绝缘层还可以由多个单独的绝缘层形成。每个单独的层都可以由单一材料形成或者每一层都可以由与其直接接触的层不同的介电材料形成。在步骤606中，顶部电极层可形成在绝缘层之上。顶部电极层可与绝缘层直接物理接触并且还可以包括多个不同的材料层。
方法可以在步骤608处结束，图案化顶部电极层、绝缘层和底部电极层以形成非易失性存储单元的MIM结构和MIM去耦电容器。在一些实施例中，这可以使用确定MIM结构和MIM去耦电容器的单个掩模来完成。这可以通过材料去除工艺的多种组合来进行或者通过单个材料去除工艺来完成。
不同的工艺技术可用于制造上述电容器。依然参见图2，在一个实施例中，非易失性存储单元中的MIM结构可以与MIM去耦电容器同时蚀刻，并且在另一实施例中，可以使一个MIM结构被掩蔽而其它MIM结构被蚀刻或进行其他处理。
图7A至图7F是根据方法600制造的SOC700的截面图，其在很多方面可以与SOC400类似。图7A示出了易失性存储单元区、非易失性存储单元区和去耦电容器区。这三个区中的每一个都包括衬底702的一部分和中间层704的一部分。为了方便和清楚，中间层704包括多个半导体器件层但没有单独示出。被示为单个中间层704的多个层可包括多晶硅栅极和接触层、栅极和其它氧化物层、金属化层之间互连件、金属化层、IMD层和其它层。因此，例如，中间层704包括IMD0和IMD1，并且如图3或图4所示所有层都嵌入其中。可选地，中间层704包括IMD0层至IMD3层，并且如图3或图4所示所有层都嵌入其中。图7A中的SOC700截面图还包括嵌入IMD层708的多个金属化层接触区。如图所示，多个金属化层接触区包括金属化层接触区706A、706B、706C和706D，它们可以在沉积底部导电层710之前被图案化。如前所述，底部导电层可由许多不同的材料形成，并且可以包括多个单一材料或不同材料的多个层。通常，底部导电层710可以由金属和导电金属氮化物制造，尽管还可以使用任意合适的导体。底部导电层710可使用各种沉积工艺制造，包括汽相沉积工艺、灯丝蒸发(filament evaporation)、电子束蒸发和溅射。可以在方法600的步骤602中使用任意合适的沉积工艺以形成底部导电电极层710。
SOC700还包括绝缘层或介电层712。在步骤604中，绝缘介电层712可在底部导电电极层710上方形成。通常，绝缘层可以由绝缘材料形成，包括已经提到的特定材料。这些材料可以包括高k电介质。适合的工艺包括化学汽相沉积(CVD)，例如低压CVD(LPCVD)、等离子体增强CVD(PECVD)和原子层沉积。通常，可以在步骤604中使用用于沉积介电层的任意适合的工艺。
SOC700包括覆盖在介电层712上方的顶部导电层714。虽然顶部导电层714可包括与底部导电层710不同的材料，但制造顶部导电层714的各种材料和工艺基本上与底部导电层710相同。那些工艺或材料中的任意工艺或材料可用于形成顶部导电层714作为方法600中的步骤606的一部分。在形成顶部导电层714、介电层712和/或底部导电层710之后可以使用CMP工艺，以制备被处理层的表面来用于附加制造步骤。覆盖在顶部导电层714上的是掩模层716，其可以是光刻胶(PR)层或其它适合的掩模层，例如氮化硅或氧化硅。在一些实施例中，在使用除PR层之外的掩模层的情况下，PR层可在该掩模层上方使用以对其进行图案化来使其准备用作掩模层。
图7A包括材料去除或蚀刻工艺720A。材料去除工艺可以是具有各种化学蚀刻剂的湿化学蚀刻，其还可以是干蚀刻工艺，诸如等离子蚀刻、溅射蚀刻、反应离子蚀刻或气相蚀刻。
在蚀刻工艺720A之后，SOC700可如图7B所示。在图7B中，掩模层716已被图案化，以形成用于顶部导电层714、介电层712和底部导电层710的包括剩余掩模部分716A-716D的蚀刻掩模。图7B还示出了蚀刻工艺720B。蚀刻工艺720B可以是用于去除部分底部导电层710的等离子蚀刻工艺或其它适合的工艺。
在蚀刻工艺720B之后，SOC700如图7C所示，其示出了多个顶部电极714A-714D。顶部电极714A可用作易失性存储元件的顶部电极。顶部电极714B和714C用作非易失性存储单元中的两个MIM结构的顶部电极，以及顶部电极714D可以是用于MIM去耦电容器的顶部电极部分。图7C还包括蚀刻工艺720C。
在蚀刻工艺720C之后，SOC700可包括如图7D所示的多个介电层部分712A-712D。图7D包括蚀刻工艺720D，其可以去除底部导电层710的暴露部分以形成多个底部电极710A-710D。顶部电极714A、介电层部分712A和底部电极710A可一起形成易失性存储元件，诸如图4的DRAM电容器452。顶部电极714B和714C、介电层部分712B和712C以及底部电极710B和710C可形成非易失性存储单元的MIM结构，诸如图4的RRAM单元130的MIM结构140。最后，顶部电极714D、介电层部分712D和底部电极710D可形成图4的MIM去耦电容器252。
在图案化714、712和710之后，可以去除掩模层716的剩余部分，可以沉积IMD层以及一个或多个通孔和金属化层。因此，方法600的步骤608可以终止于图7F所示的SOC700。在图7A-图7F中，顶部电极714A-714D、介电层部分712A-712D以及底部电极710A-710D被示为具有与金属化层接触区706A-706D相同的水平尺寸。这只是为了便于描述，实际上通常是不准确的。然而，714A-714D、介电层部分712A-712D以及底部电极710A-710D在每个垂直叠层共享相同的水平尺寸。在一些实施例中，由于介电层712具有基本相同的厚度，所以介电层部分712A-712D具有基本相同的厚度，并且厚度可以基本恒定。
在一些实施例中，通过用于在IMD708和金属化层接触区706A-706B之上沉积Pt层的溅射工艺来形成底部导电层710(步骤602)。执行CMP工艺以制备用于沉积介电层的Pt层。通过原子层沉积来沉积HfO层以用作介电层712(步骤604)，之后溅射附加Pt层以形成顶部导电层714(步骤606)。氮化硅掩模层716可通过CVD工艺然后将PR层用作掩模以及缓冲HF用作蚀刻剂进行图案化来形成。在制备掩模层之后，通过利用SF6的等离子蚀刻工艺图案化Pt顶部导电层714的露出部分，剩余Pt部分形成顶部电极714A-714D。利用基于Cl的气体的等离子蚀刻去除HfO介电层712的暴露部分，剩余部分形成介电层712A-712D。然后，利用与用于顶部导电层714相同的工艺去除底部导电层710的暴露部分(步骤608)。底部导电层710的剩余部分形成底部电极710A-710D，并且完成SOC400中存在各种MIM结构，包括RRAM单元的MIM结构140和MIM去耦电容器252。在相同层上并使用单个掩模来形成MIM结构140和MIM去耦电容器252。
各个实施例可提供特定的优点。例如，利用MIM去耦电容器可使得电容器更好地与衬底隔离，减少了一些寄生效应。这也可空出衬底表面来用于更多的逻辑部件。此外，通过使用金属接触件，还可以增加去耦电容器的性能，变得更加均匀。此外，可以制造MIM去耦电容器而不需要与用于非易失性存储单元的MIM结构要求的更多工艺步骤或掩模，其可以仅需要单个掩模。一些实施例包括去耦电容器器件，其具有底部电极和位于底部电极上方并与其物理接触的第一介电层。在介电层沉积工艺中沉积第一介电层部分，该工艺还在电阻随机存取存储器(RRAM)单元中沉积第二介电层部分。利用单个掩模图案化第一和第二介电层部分。最后，去耦电容器器件包括位于第一介电层部分上方并与其物理接触的顶部电极，使得顶部电极、第一介电层和底部电极形成电容器。
其它实施例包括系统级芯片器件。系统级芯片(SOC)器件包括电阻随机存取存储器(RRAM)单元，其又包括金属-绝缘体-金属(MIM)结构。MIM结构具有底部MIM电极、MIM绝缘层和顶部MIM电极，并且位于金属间介电层中。SOC器件还包括去耦电容器，其具有底部电容器电极、电容器绝缘层和顶部电容器电极。去耦电容器也位于金属间介电层中。此外，SOC器件包括衬底上具有多个晶体管的逻辑区。
又一些实施例包括用于形成工艺兼容去耦电容器的方法。该方法包括以下步骤：在金属层之上形成底部电极层并与其电接触；在底部电极层之上形成绝缘层；以及在绝缘层之上形成顶部电极层。该方法还包括图案化顶部电极层、绝缘层和底部电极层以形成非易失性存储元件的金属-绝缘体-金属(MIM)结构以及形成去耦电容器的步骤。
前面概述了若干实施例的特征，使得本领技术人员可以更好地理解所述说明书。本领技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与文中所述实施例相同目的和/或实现相同优点的其它工艺和结构的基础。本领的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种去耦电容器器件，包括：
底部电极；
第一介电层部分，位于所述底部电极上方并与所述底部电极物理接触，在介电层沉积工艺中沉积所述第一介电层部分，所述介电层沉积工艺还沉积非易失性存储(NVM)单元中的第二介电层部分，通过单个掩模图案化所述第一介电层部分和所述第二介电层部分；以及
顶部电极，位于所述第一介电层部分上方并与所述第一介电层部分物理接触，使得所述顶部电极、所述第一介电层和所述底部电极形成去耦电容器。
2.根据权利要求1所述的器件，其中，所述第二介电层部分形成所述NVM单元的金属-绝缘体-金属(MIM)结构中的绝缘层，所述MIM结构进一步包括底部MIM电极和顶部MIM电极，所述底部MIM电极由通过第一金属工艺沉积的第一金属层形成，所述底部电极也由所述第一金属层形成，并且所述顶部MIM电极由通过第二金属工艺沉积的第二金属层形成，所述顶部电极也由所述第二金属层形成。
3.一种系统级芯片(SOC)器件，包括：
电阻随机存取存储器(RRAM)单元，所述RRAM单元包括金属-绝缘体-金属(MIM)结构，所述MIM结构包括底部MIM电极、MIM绝缘层和顶部MIM电极，所述MIM结构位于金属间介电层中；
去耦电容器，所述去耦电容器包括底部电容器电极、电容器绝缘层和顶部电容器电极，所述去耦电容器位于所述金属间介电层中；以及
逻辑区，包括位于衬底上的多个晶体管。
4.根据权利要求3所述的SOC器件，其中，由第一工艺形成所述底部MIM电极和所述底部电容器电极，由第二工艺形成所述MIM绝缘层和所述电容器绝缘层，以及由第三工艺形成所述顶部MIM电极和所述顶部电容器电极。
5.根据权利要求4所述的SOC器件，其中，所述MIM结构和所述去耦电容器使用单个掩模形成。
6.根据权利要求3所述的SOC器件，其中，所述去耦电容器包括多个去耦电容器，其中，所述多个去耦电容器中的每一个都包括底部电容器电极、电容器绝缘层和顶部电容器电极，所述多个去耦电容器均位于所述金属间介电层中并由单个掩模形成。
7.根据权利要求5所述的SOC器件，进一步包括易失性存储单元，所述易失性存储单元包括使用所述单个掩模形成的电容存储元件，所述电容存储元件具有由所述第一工艺形成的底部电容元件电极、由所述第二工艺形成的电容绝缘层以及由所述第三工艺形成的顶部电容电极。
8.一种用于形成工艺兼容去耦电容器的方法，所述方法包括：
形成位于金属层上方并与所述金属层电接触的底部电极层；
在所述底部电极层上方形成绝缘层；
在所述绝缘层上方形成顶部电极层；以及
图案化所述顶部电极层、所述绝缘层和所述底部电极层，以形成非易失性存储元件的金属-绝缘体-金属(MIM)结构并形成去耦电容器。
9.根据权利要求8所述的方法，其中，图案化所述顶部电极层、所述绝缘层和所述底部电极层包括使用单个掩模来形成所述MIM结构和所述去耦电容器。
10.根据权利要求8所述的方法，其中，所述MIM元件和所述去耦电容器基本上位于由金属间介电层限定的同一层。
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