TWI408798B - 積體電路結構 - Google Patents

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Description

積體電路結構
本發明係有關於電容器，且特別是有關於一種在晶片之不同區域中有不同電容絕緣層之金屬-絕緣層-金屬(MIM)電容器之結構及製造方法。
金屬-絕緣層-金屬(MIM)電容器已被廣泛地使用於功能性電路中，例如混合訊號電路(mixed signal circuits)、類比電路、射頻(RF)電路、動態隨機存取記憶體(DRAM)、嵌入式動態隨機存取記憶體(embedded DRAM)及邏輯操作電路。在系統單晶片(system-on-chip)之應用中，必須將用於不同功能性電路之不同的電容器整合於同一晶片中，以作不同用途。例如，在混合訊號電路中，電容器係作為去耦電容及高頻雜訊過濾器。用於動態隨機存取記憶體電路及嵌入式動態隨機存取記憶體電路時，電容器係用於記憶儲存；當用於射頻電路時，電容器係用於震盪器及位相偏移網路(phase-shift network)中，以作耦合及/或旁通(bypassing)之用途。用為微處理器時，電容係用於去耦(decoupling)。傳統將這些電容器結合在同一晶片中之方法，係為將這些不同的電容器製造於不同的金屬層中。
若將不同功能之電容器形成於不同金屬層中，這些電容器可能需在不同操作電壓下工作。例如，當作為去耦電容時，電容器需能夠承受高電壓。因此，需要較厚 的電容絕緣層。另一方面，在動態隨機存取記憶體中，其操作電壓較低，因而需要較小的電容器以增加動態隨機存取記憶胞的密度。因此，需要較薄的電容絕緣層。
然而，傳統之電容器整合製程有其缺陷。若將不同功能之電容器形成於不同膜層中，一金屬層中之電容器需使用其自身的製程來製造，而無法與其他在不同膜層中之電容器共用製程。例如，在一金屬層中之底部電極、絕緣層及頂部電極需各自與不同膜層之其他電容器之底部電極、絕緣層及頂部電極分開製造。因此，顯著增加了製造成本及製程複雜度。
依照本發明一實施例所提供之一種積體電路結構，包括：一晶片，含有一第一區域及一第二區域；一第一金屬-絕緣層-金屬(MIM)電容器，位於該第一區域中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極；一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一底部電極及該第二底部電極且位於其間；以及一第二金屬-絕緣層-金屬電容器，位於該第二區域中且實質上與該第一金屬-絕緣層-金屬電容器同一層級，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極；一第二頂部電極，位於該第二底部電極上；及一第二電容絕緣層，鄰接(adjoining)該第二頂部電極及該第二底部電極且位於其間，其中該第一電容絕緣層及該第二電容絕緣層不同。
依照本發明另一實施例所提供之一種積體電路結構，包括：一晶片，含有一第一區域及一第二區域；一第一金屬-絕緣層-金屬(MIM)電容器，位於該第一區域中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極；一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一底部電極及該第一頂部電極並位於其間；以及一第二金屬-絕緣層-金屬電容器，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極，實質上具有與該第一底部電極相同之厚度及且由相同材料形成；一第二頂部電極，位於該第二底部電極上，實質上具有與該第一頂部電極相同之厚度且由相同材料形成；及一第二電容絕緣層，鄰接(adjoining)該第二底部電極及該第二頂部電極且位於其間，其中該第一電容絕緣層與該第二電容絕緣層不同。
依照本發明又一實施例所提供之一種積體電路結構，包括：一晶片，含有一第一區域及一第二區域；一層間介電層，自該第一區域延伸至該第二區域；一第一金屬-絕緣層-金屬電容器，位於該第一區域及該層間介電層中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一底部電極及該第一頂部電極且位於其間；一第二金屬-絕緣層-金屬電容器，位於該第二區域及該層間介電層中，其中該第二金屬-絕緣層-金屬電容器實質上與該第一金屬-絕緣層 -金屬電容器同一層級，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極；一第二頂部電極，位於該第二底部電極上；及一第二電容絕緣層，鄰接(adjoining)該第二底部電極及該第二頂部電極且位於其間，其中該第一電容絕緣層之厚度較該第二電容絕緣層厚；以及一淺溝槽隔離區域，直接位於該第一金屬-絕緣層-金屬電容器下方，且較該第一金屬-絕緣層-金屬電容器具有更大的面積，其中一部份的第二金屬-絕緣層-金屬電容器實質上未位於該淺溝槽隔離區域之上方。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。
可知的是，在系統單晶片(SoC)之應用中，不同功能區域(電路)，例如混合訊號區域、類比區域、射頻區域、動態隨機存取記憶體區域(DRAM)、邏輯區域及靜態隨機存取記憶體區域(SRAM)需要不同功能之電容器。為了減少製造成本及製程複雜度，可在同一層級(level)上(例如在同一金屬層中)同時製造這些電容器。因此，在這些電容器中之絕緣層均具有相同的厚度， 且皆由相同材料形成。然而，這會造成兩難的局面。例如，為了適用於訊號混合區域、類比區域或其類似區域中所需之高電壓，去耦電容(decoupling capacitor)需要較厚的絕緣層。然而，較厚的電容絕緣層會使晶片單位面積所具有的電容量(capacitance)較小。因此高密度之動態隨機存取記憶體會被迫覆蓋較大的晶片區域。反之，為了適用於動態隨機存取記憶體之電容所需的高密度，需具有較薄的電容絕緣層。然而，絕緣層的厚度縮減也代表可能會犧牲電容器在混合訊號區域及類比區域之可靠度。
為了解決上述之困境，在此提供一種用以整合不同功能之金屬-絕緣層-金屬電容器於同一系統單晶片上之新穎整合製程及其相對應之結構。習知的金屬-絕緣層-金屬電容器可具有堆疊結構之電容器，例如，包含底部電極、頂部電極及位於兩者之間的絕緣層。本發明在此也舉例示範實施例之各種製程階段。在本發明所舉例之各種圖示之實施例中，相同的參考號碼表示為相似的元件。
第1圖顯示為本發明之一實施例。提供一具有系統單晶片(system-on-chip；SoC)建置於其中之半導體晶片10。晶片10含有區域100、區域200及區域300。在一實施例中，區域100可為混合訊號區域、類比區域、射頻區域或前述之組合。區域200可為動態隨機存取記憶體(DRAM)區域。區域300可為具有核心(邏輯)裝置之邏輯區域、靜態隨機存取記憶體(SRAM)區域或同 時包含邏輯及靜態隨機存取記憶體(SRAM)電路之混合區域。晶片10包含基材12，其擴展(expand through)至區域100、200及300。基材12可為矽基材或含其他半導體材料之基材，例如第III族、第IV族及/或第V族元素。膜層15及17係為層間介電層(ILD)。
電容器102形成於區域100中。淺溝槽隔離(STI)區域104形成於基材12中，且與電容器102垂直地重疊，其中淺溝槽隔離區域104之面積較佳大於電容器102之面積(雖然也有可能為相等或較小)。在一實施例中，淺溝槽隔離區域104完全與其上方之電容器102垂直地重疊，及可在水平方向上(與基材表面平行的方向上)擴展超過電容器102的邊緣。在其他實施例中，淺溝槽隔離區域104之面積較電容器102面積之90%大。在一實施例中，電容器102形成於層間介電層17中，此層間介電層17低於底部金屬化層(通稱為M1)。需注意的是，層間介電層17可為電晶體之閘極208及308形成於其中的介電層。在此例子中，電容器102連接至接觸插塞106，此接觸插塞106可由鎢形成。多晶矽條帶(polysilicon strip)108形成於區域100中。矽化物110由矽化製程形成在多晶矽條帶108上。接觸蝕刻停止層112形成在矽化物110上。多晶矽條帶108、矽化物110、及接觸蝕刻停止層112可同時形成，且因此各自包含與閘極208及308、閘極矽化物及源極(或汲極)矽化物、及區域200、300中的接觸蝕刻停止層相同的材料。同樣地，在此所述之接觸插塞106、206及306可使用相同的 材料同時形成。值得注意的是，電容器102中的底部電極122可通過接觸插塞106及矽化物110與頂部電極124形成內連線。因此，電容器102可作為一單一的電容器。在此說明書中，底部電極122及其他底部電極及頂部電極可由氮化鈦(TiN)或鈦與氮化鈦、氮化鉭、鎢、氮化鎢、釕、銥或鉑之結合形成。通常，可使用低電阻材料。
電容器202形成於區域200之層間介電層17中，且可作為靜態隨機存取記憶單元(DRAM cell)之儲存電容。底部電極122及222可同時形成，並因此具有相同厚度及由相同導電材料形成。再者，頂部電極124及224可同時形成，並因此具有相同厚度及由相同導電材料形成。電容器102、202包含垂直部分(側壁部分)及水平部分(底部部分)，並因此也稱為立體(3D)電容。這是由於電容器102及202不僅只沿著平行於基材12頂部表面延伸，也沿著垂直於基材12頂部表面延伸。有益於增加晶片每單位面積之電容量(capacitance)。
或者，在另一實施例中，電容器102、202形成於高於層間介電層之膜層中，例如，在任何習知的金屬層間介電層(IMD)中，其普遍認知為用以形成金屬線及通孔於其中之介電層。再者，金屬層間介電層較金屬化層M1高。然而，有益的是，電容器102、202形成於層間介電層17中，一部分是為了改善動態隨機存取記憶單元之效能。電容器102可作為混合訊號電路、類比電路及/或射頻電路之電容器。因為層間介電層17靠近基材12，且基材12的訊號漏失較高，傳統上不希望電容器102形 成於層間介電層17中。然而，在本發明之實施例中，淺溝槽隔離104直接形成於電容器102下方，並因此減少訊號漏失，使電容器102就算形成在層間介電層17中也不會漏失過多的訊號。另一方面，一部分之電容器202(例如大於約20%或甚至達50%)實質上並不會直接位於淺溝槽離區域之上方。
在本發明之一實施例中，如第1圖所示，電容器102包含電容絕緣層，鄰接底部電極122及頂部電極124且位於其間。除非特別聲明，絕緣層130及其他在此說明書所述之絕緣層可包含二氧化矽、氮化矽(Si3 N4 )、氧化鋁、氮氧矽鉿(HfSiON)、氧化鉭(Ta2 O5 )、氧化鋯(ZrO2 )、氧化鉿(HfO2 )、氧化鈦(TiO2 )、鈦酸鍶鋇(barium strontium titanate oxide；BST)及前述之組合。電容器202包含電容絕緣層230，鄰接底部電極222及頂部電極224且位於其間。每個電容絕緣層130皆包含膜層1301 及1302 ，其中膜層1301 與電容絕緣層230同時形成，並因此包含與電容絕緣層230相同之厚度及材料。然而，電容器202未包含任何與膜層1302 同時形成之膜層。因此，具有兩介電層相互堆疊之電容器102，具有較高的崩潰電壓，及因此具有較佳的可靠度。既然施予電容器102之電壓通常較高，例如，當作為去耦電容時，使用底部電極122及頂部電極124其中之一連接至電源電壓(VDD)且另一電極連接至接地電壓(VSS)。在第1圖中，虛線134顯示為一接觸點，連接頂部電極124至M1金屬線。在此例子中，M1金屬線可為電源(VDD) 電源線或接地(VSS)電源線。
另一方面，每個電容器202僅具有一個介電層，及因此可容忍低於電容器102之操作電壓，因此適於低電壓的應用。當電容絕緣層較薄時，電容器202具有較高之單位面積電容量。既然動態隨機存取記憶體(DRAM)陣列需要包含許多儲存電容，增加單位面積之電容量有益於增加動態隨機存取記憶體(DRAM)陣列的密度。再一次的，區域300可為具有核心(邏輯)裝置之邏輯區域、靜態隨機存取記憶體(SRAM)區域或同時包含邏輯及靜態隨機存取記憶體電路之結合區域。
在第1圖中，電容絕緣層1301 及1302 皆自電容102之其中之一延伸至另一個電容102。第2圖顯示為本發明之另一實施例，其中第1圖及第2圖中相似的元件使用相同的參考數字。除了電容器102之電容絕緣層1301 彼此分開，第2圖所示之實施例近似於實施例1。換句話說，兩個電容器102各自的絕緣層1301 係被限制在相對的冠狀區域(杯型的凹陷)內。然而，電容器102的電容絕緣層1302 直接穿越一部份的層間介電層107以形成連續的區域。第1及2圖所示之實施例可適用於各種情況，以適於各種材料。
第3圖顯示為本發明之另一實施例。在此條件下，電容器142及242可形成於任何金屬層中且介於兩鄰近的銅層144、146之間，其中金屬層之範圍可介於底部金屬層(第1及2圖中顯示為M1)至頂部金屬層(Mtop，在此未顯示)。相同地，底部電極148及248係為同時 形成，並因此由相同材料形成。再者，頂部電極150及250係為同時形成，並因此由相同材料形成。在一實施例中，電容器142包含電容絕緣層152(稱為1521 及1522 )，與底部電極148及頂部電極150相接觸且位於其間。電容器242包含電容絕緣層252，與底部電極248及頂部電極250相接觸並位於其間。電容器152包含膜層1521及膜層1522 ，其中膜層1522 與電容絕緣層252同時形成。然而，電容器242未包含任何與電容絕緣層1521 同時形成之電容絕緣層。電容器142及242稱為平面(2D)電容，因為其僅沿著平行於基材12頂部表面之方向延伸(未考慮電容器142及242之厚度)。
第4圖顯示為本發明之又一實施例。其中第1及4圖中相似的元件係為以相同的參考符號表示。在第4圖中，僅形成電容絕緣層130來取代前述於電容器102形成之電容絕緣層1301 及1302 ，且電容絕緣層130與電容絕緣層230具有不同厚度且由不同材料形成。在本發明所述之實施例中，當電容絕緣層130及230包含至少一種不同的材料，或其內至少一次層(sub layer)之厚度不同，則表示為彼此不相同的電容絕緣層。換句話說，除非電容絕緣層具有相同之厚度及由相同的材料形成，否則皆是不相同的。因此，在第1及4圖所討論之膜層中，在區域100及200中的電容絕緣層不同。
當在區域100及200中的電容絕緣層彼此不同時，可依電容器各自的型態來決定其所需的絕緣層，並因此可在不犧牲電容器之可靠度(對於電壓的耐久度)的條 件下，最小化晶片所覆蓋的區域。特別有益的是，既然動態隨機存取記憶體(對於其龐大的數量)及去耦電容器可能需要佔據大量的晶片區域，因此能夠依自身需求決定電容器100、200之絕緣層是非常重要的。
此外，除了前述之雙介電層電容器，也可形成三介電層電容器。例如，區域100可包含混合訊號區域及射頻區域，且混合訊號區域及射頻區域中的電容器可抵抗不同的電壓。因此，於區域100中形成兩種型態之電容器，其中區域100中的兩種型態之電容器彼此不相同，且可能或不與區域200中的電容絕緣層相同。以現有的例圖討論，當電容絕緣層之厚度及形成材料不同時，代表不同的電容絕緣層。因此，在三絕緣層電容器之圖示及多絕緣層電容器之圖示、或更多絕緣層電容器中，不同電容器的絕緣層可互相組合以簡化製程步驟。然而，至少可結合不同電容器中之頂部電極及底部電極之製程。
第5至8圖顯示為形成第2圖所示之實施例之製程於各種中間階段時之剖面圖。參見第5圖，電晶體207形成於井區209中。也形成淺溝槽隔離區104，例如與淺溝槽隔離區204同時形成。接著，形成閘極208及多晶矽條帶108，接著形成矽化物110及210。接著形成接觸插塞106及206。形成第一層間介電層15，接著形成及圖案化第二層間介電層17。再接著形成開口119及219。
在一實施例中，底部電容電極層22及第一絕緣層301 為毯覆式沉積。絕緣層301 可包含高介電常數介電材料， 例如二氧化鈦、氧化鉿(HfO2 )、氧化鋁(Al2 O3 )、氧化鋯(ZrO2 )及/或其類似物，且可使用原子層沉積(ALD)或其他可行方法形成。進行化學機械研磨(CMP)製程以移除直接位於層間介電層17上的底部電容電極層22及第一絕緣層301 。進行化學機械研磨(CMP)製程後之結構如第6圖所示。此化學機械研磨製程可由以光阻(未顯示)填滿開口119及219來幫助進行，並隨後在光阻及膜層22及301 上進行化學機械研磨製程，因此直接位在層間介電層17上之膜層的任何部分皆被研磨。接著移除開口119及219中之剩餘光阻。在另一實施例中，在形成絕緣層301 前，進行化學機械研磨製程，並因此在最終結構中，直接位於層間介電層17上之部分的絕緣層301 仍保留著。此對應之實施例顯示於第1圖。
在第7圖中，形成罩幕60以覆蓋區域100，因此可以例如濕蝕刻製程將區域200之2301 膜層蝕刻移除。接著，如第8圖所示，移除罩幕60及形成一絕緣層(在區域100中稱為1302 ，在區域200中稱為2302 )。絕緣層130也可包含高介電常數材料，例如二氧化鈦、氧化鉿、氧化鋁、氧化鋯及/或其類似物，其材料及厚度可不同於絕緣層1301 。接著，沉積頂部電極層24並將其圖案化。
本發明實施例具有多種優點。藉由整合不同功能區域電容器，減少了形成多種功能性電容器之製程及複雜度。另一方面，也改善了電容器之可靠度及所需使用之晶片面積。
雖然本發明已以數個較佳實施例揭露如上，然其並 非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾。此外，本發明之範圍不限定於現有或未來所發展的特定程序、機器、製造、物質之組合、功能、方法或步驟，其實質上進行與依照本發明所述之實施例相同的功能或達成相同的結果。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。此外，每個申請專利範圍建構成一獨立的實施例，且各種申請專利範圍及實施例之組合皆介於本發明之範圍內。
10‧‧‧晶片
12‧‧‧基材
15‧‧‧層間介電層
17‧‧‧層間介電層
22‧‧‧底部電容電極層
24‧‧‧頂部電極層
301 ‧‧‧絕緣層
60‧‧‧罩幕
100、200、300‧‧‧電路區域
102‧‧‧電容器
104‧‧‧淺溝槽隔離
106‧‧‧接觸插塞
108‧‧‧多晶矽條帶
110‧‧‧矽化物
112‧‧‧接觸蝕刻停止層
119‧‧‧開口
122‧‧‧底部電極
124‧‧‧頂部電極
130、1301 、1302 ‧‧‧電容絕緣層
134‧‧‧接觸點
144、146‧‧‧銅層
148‧‧‧底部電極
150‧‧‧頂部電極
1521 、1522 ‧‧‧電容絕緣層
202‧‧‧電容器
204‧‧‧淺溝槽隔離
206‧‧‧接觸插塞
207‧‧‧電晶體
208‧‧‧閘極
209‧‧‧井區
210‧‧‧矽化物
219‧‧‧開口
222‧‧‧底部電極
224‧‧‧頂部電極
230、2301 ‧‧‧電容絕緣層
242‧‧‧電容器
248‧‧‧底部電極
250‧‧‧頂部電極
252‧‧‧電容絕緣層
306‧‧‧接觸插塞
308‧‧‧閘極
第1至4圖顯示為本發明之各種實施例，其中在各種不同功能性區域中之電容器具有不同的電容絕緣層。
第5至8圖顯示為本發明一實施例之製程於各種中間階段之剖面圖。
10‧‧‧晶片
12‧‧‧基材
15‧‧‧層間介電層
17‧‧‧層間介電層
100、200、300‧‧‧電路區域
102‧‧‧電容器
106‧‧‧接觸插塞
108‧‧‧多晶矽條帶
110‧‧‧矽化物
112‧‧‧接觸蝕刻停止層
122‧‧‧底部電極
124‧‧‧頂部電極
130、1301 、1302 ‧‧‧電容絕緣層
134‧‧‧接觸點
202‧‧‧電容器
206‧‧‧接觸插塞
208‧‧‧閘極
222‧‧‧底部電極
224‧‧‧頂部電極
230‧‧‧電容絕緣層
306‧‧‧接觸插塞
308‧‧‧閘極

Claims (20)

  1. 一種積體電路結構，包括：一晶片，含有一第一區域及一第二區域；一第一金屬-絕緣層-金屬(MIM)電容器，位於該第一區域中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極；一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一頂部電極及該第一底部電極且位於其間；以及一第二金屬-絕緣層-金屬電容器，位於該第二區域中且實質上與該第一金屬-絕緣層-金屬電容器同一層級(level)，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極；一第二頂部電極，位於該第二底部電極上；及一第二電容絕緣層，鄰接(adjoining)該第二頂部電極及該第二底部電極且位於其間，其中該第一電容絕緣層及該第二電容絕緣層之厚度不同，且由不同之介電材材料形成。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該第一電容絕緣層包含相互堆疊之一第一層及一第二層，且該第二電容絕緣層含有一厚度與該第一層相同且由相同材料形成之膜層，且其中該第二電容絕緣層未包含任何厚度及材料與該第二層相同之膜層。
  3. 如申請專利範圍第2項所述之積體電路結構，更包含一第三金屬-絕緣層-金屬電容器，位於該第一區域中且 鄰近(adjacent)於該第一金屬-絕緣層-金屬電容器，其中該第三金屬-絕緣層-金屬電容器，包含：一第三底部電極，與該第一底部電極相連接；一第三頂部電極，位於該第三底部電極上且與該第一頂部電極相連接；及一第三電容絕緣層，位於該第三底部電極及該第三頂部電極之間，其中該第三電容絕緣層及該第一電容絕緣層之該第一層形成一連續層(continuous layer)。
  4. 如申請專利範圍第3項所述之積體電路結構，其中該第三金屬-絕緣層-金屬電容器更包含一與該第三電容絕緣層堆疊在一起之第四電容絕緣層，該第四電容絕緣層之厚度該第二層相同且由相同材料形成，且其中該第四電容絕緣層及該第二電容絕緣層彼此未連接。
  5. 如申請專利範圍第3項所述之積體電路結構，其中該第三金屬-絕緣層-金屬電容器更包含一與該第三電容絕緣層堆疊在一起之第四電容絕緣層，該第四電容絕緣層之厚度該第二層相同且由相同材料形成，且其中該第四電容絕緣層及該第二電容絕緣層相連接以形成一連續層(continuous layer)。
  6. 如申請專利範圍第2項所述之積體電路結構，其中該第一區域基本上係擇自下列區域所組成之族群：混合訊號區域(mixed signal region)、類比區域及射頻區域，且其中該第二區域係為一動態隨機存取記憶體區域，其以該第二金屬-絕緣層-金屬電容器作為一儲存電容。
  7. 如申請專利範圍第1項所述之積體電路結構，其中 該第一金屬-絕緣層-金屬電容器及該第二金屬-絕緣層-金屬電容器係為在一層間介電層(ILD)中，且其中該積體電路結構更包含一淺溝槽隔離區域，直接位於該第一金屬-絕緣層-金屬電容器下方且實質上具有較該第一金屬-絕緣層-金屬電容器更大的面積。
  8. 如申請專利範圍第1項所述之積體電路結構，其中該第一金屬-絕緣層-金屬電容器及該第二金屬-絕緣層-金屬電容器係為立體(three-dimensional)電容器。
  9. 如申請專利範圍第1項所述之積體電路結構，其中該第一金屬-絕緣層-金屬電容器及該第二金屬-絕緣層-金屬電容器係為平面(two-dimensional)電容器。
  10. 一種積體電路結構，包括：一晶片，含有一第一區域及一第二區域；一第一金屬-絕緣層-金屬(MIM)電容器，位於該第一區域中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極；一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一底部電極及該第一頂部電極並位於其間；以及一第二金屬-絕緣層-金屬電容器，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極，實質上具有與該第一底部電極相同之厚度及且由相同材料形成；一第二頂部電極，位於該第二底部電極上，實質上具有與該第一頂部電極相同之厚度且由相同材料形成； 及一第二電容絕緣層，鄰接(adjoining)該第二底部電極及該第二頂部電極且位於其間，其中該第一電容絕緣層與該第二電容絕緣層之厚度不同，且由不同之介電材料形成。
  11. 如申請專利範圍第10項所述之積體電路結構，其中該第一底部電極實質上與該第二底部電極同一層級。
  12. 如申請專利範圍第11項所述之積體電路結構，其中該第一電容絕緣層包含相互堆疊之一第一層及一第二層，且該第二電容絕緣層包含一其厚度與該第一層相同且由相同材料形成之膜層，且其中該第二電容絕緣層未包含任何厚度及材料與該第二層相同之膜層。
  13. 如申請專利範圍第11項所述之積體電路結構，更包含一淺溝槽隔離區域，直接位於該第一金屬-絕緣層-金屬電容器之下方，且實質上具有較該第一金屬-絕緣層-金屬電容器更大的面積，其中一部份的該第二金屬-絕緣層-金屬電容器實施上未位於該淺溝槽隔離區域之上方。
  14. 如申請專利範圍第10項所述之積體電路結構，其中該第二區域係為一動態隨機存取記憶體區域，其以該第二金屬-絕緣層-金屬電容器作為一儲存電容，且其中該第一電容絕緣層之厚度較該第二電容絕緣層厚。
  15. 如申請專利範圍第10項所述之積體電路結構，其中該第一電容絕緣層及該第二電容絕緣層係為立體(3D)電容。
  16. 一種積體電路結構，包括： 一晶片，含有一第一區域及一第二區域；一層間介電層，自該第一區域延伸至該第二區域；一第一金屬-絕緣層-金屬電容器，位於該第一區域及該層間介電層中，其中該第一金屬-絕緣層-金屬電容器，包含：一第一底部電極；一第一頂部電極，位於該第一底部電極上；及一第一電容絕緣層，鄰接(adjoining)該第一底部電極及該第一頂部電極且位於其間；一第二金屬-絕緣層-金屬電容器，位於該第二區域及該層間介電層中，其中該第二金屬-絕緣層-金屬電容器實質上與該第一金屬-絕緣層-金屬電容器同一層級，其中該第二金屬-絕緣層-金屬電容器，包含：一第二底部電極；一第二頂部電極，位於該第二底部電極上；及一第二電容絕緣層，鄰接(adjoining)該第二底部電極及該第二頂部電極且位於其間，其中該第一電容絕緣層之厚度較該第二電容絕緣層厚；以及一淺溝槽隔離區域，直接位於該第一金屬-絕緣層-金屬電容器下方，且較該第一金屬-絕緣層-金屬電容器具有更大的面積，其中一部份的該第二金屬-絕緣層-金屬電容器實質上未位於該淺溝槽隔離區域之上方。
  17. 如申請專利範圍第16項所述之積體電路結構，其中該第一電容絕緣層包含相互堆疊之一第一層及一第二層，且該第二電容絕緣層包含一厚度與該第一層相同且 由相同材料形成之膜層，且其中該第二電容絕緣層未包含任何厚度及材料與該第二層相同之介電層。
  18. 如申請專利範圍第16項所述之積體電路結構，其中該第二金屬-絕緣層-金屬電容器係為一動態隨機存取記憶單元(DRAM cell)之儲存電容。
  19. 如申請專利範圍第16項所述之積體電路結構，其中該第一金屬-絕緣層-金屬電容器係為一去耦(decoupling)電容。
  20. 如申請專利範圍第16項所述之積體電路結構，其中該第一金屬-絕緣層-金屬電容器及該第二金屬-絕緣層-金屬電容器係為立體(3D)電容。
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