JP5968361B2 - システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ - Google Patents
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Description
この出願は、「システムオンチップアプリケーション用二重誘電体MIMコンデンサ」と
いう名称を持つ２００９年２月２５日に出願された米国仮特許出願第６１／１５５，３４３号の利益を請求し、当該特許出願はここに参照により援用される。
本発明は、一般的にコンデンサに関し、特に、チップの異なる領域において異なるキャパシタ絶縁体を有する金属‐絶縁体‐金属（MIM）コンデンサの構造および製造方法に関
するものである。
いう名称を持つ２００９年２月２５日に出願された米国仮特許出願第６１／１５５，３４３号の利益を請求し、当該特許出願はここに参照により援用される。
本発明は、一般的にコンデンサに関し、特に、チップの異なる領域において異なるキャパシタ絶縁体を有する金属‐絶縁体‐金属（MIM）コンデンサの構造および製造方法に関
するものである。
金属‐絶縁体‐金属（MIM）コンデンサは、例えば、混合信号回路、アナログ回路、無
線周波数（RF）回路、ダイナミックランダムアクセスメモリ（DRAM）、埋め込みDRAM、および論理演算回路などの機能回路において広く用いられている。システムオンチップアプリケーションでは、異なる機能回路のための異なるコンデンサは、異なる用途を果たすために同じチップに集積されなければならない。例えば、混合信号回路では、コンデンサは、減結合コンデンサおよび高周波ノイズフィルターとして用いられる。DRAMおよび埋め込みDRAMでは、コンデンサはメモリの記憶部に用いられ、RF回路では、コンデンサは結合（coupling）および／またはバイパス（bypassing）目的のための発振器と位相シフトネッ
トワークに用いられる。マイクロプロセッサでは、コンデンサは減結合（decoupling）のために用いられる。これらのコンデンサを同一チップ内に集積する従来の方法は、これらを異なる金属層に製造する方法である。
線周波数（RF）回路、ダイナミックランダムアクセスメモリ（DRAM）、埋め込みDRAM、および論理演算回路などの機能回路において広く用いられている。システムオンチップアプリケーションでは、異なる機能回路のための異なるコンデンサは、異なる用途を果たすために同じチップに集積されなければならない。例えば、混合信号回路では、コンデンサは、減結合コンデンサおよび高周波ノイズフィルターとして用いられる。DRAMおよび埋め込みDRAMでは、コンデンサはメモリの記憶部に用いられ、RF回路では、コンデンサは結合（coupling）および／またはバイパス（bypassing）目的のための発振器と位相シフトネッ
トワークに用いられる。マイクロプロセッサでは、コンデンサは減結合（decoupling）のために用いられる。これらのコンデンサを同一チップ内に集積する従来の方法は、これらを異なる金属層に製造する方法である。
異なる機能を有するコンデンサが異なる金属層に形成されることで、コンデンサは異なる動作電圧下で動作し得る。例えば、減結合コンデンサとして用いられる時、コンデンサは高電圧を維持することができなければならない。そのため、キャパシタ絶縁体が厚い必要がある。一方、DRAMでは、動作電圧は低く、コンデンサは、DRAMセルの密度を上げるために小さくなくてはならないため、キャパシタ絶縁体は、薄い必要がある。
しかし、従来のコンデンサの集積方法には、欠点がある。異なる機能のためのコンデンサが異なる金属層に形成されることで、１つの金属層のコンデンサは、異なる層の他のコンデンサによって共有され得ないそれ自身の形成プロセスを有する必要がある。例えば、１つの金属層の下部電極、絶縁体、および上部電極は、それぞれ異なる層における他のコンデンサの下部電極、絶縁体、および上部電極から別個に形成されなければならない。これは、コストとプロセスの複雑さを大幅に上げる。
システムオンチップアプリケーション用の二重誘電体MIMコンデンサを提供する。
本発明の実施例に基づくと、集積回路構造は、第１領域と第２領域とを有するチップを含む。第１金属‐絶縁体‐金属（MIM）コンデンサは、第１領域に形成される。第１MIMコンデンサは、第１下部電極と、第１下部電極の上の第１上部電極と、第１下部電極と第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを有する。第２MIMコンデ
ンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は、第１キャパシタ絶縁体と、材料もしくは厚さのいずれかまたはその両方にお
いて異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。他の実施例も開示される。
ンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は、第１キャパシタ絶縁体と、材料もしくは厚さのいずれかまたはその両方にお
いて異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。他の実施例も開示される。
本発明の有利な特徴は、異なる機能を有するコンデンサの形成において、プロセスステップと複雑さが減少し、信頼性が高められ、且つチップ面積の使用量が減少することを含む。
本発明についての目的、特徴、利点が一層明確に理解されるよう、添付の図面と併せて以下の説明を参照する。
本発明の実施例の製造と使用が以下詳細に説明される。本発明の実施例は、さまざまな具体的な文脈において実施され得る多くの適用可能な発明概念を提供する。詳述される特定の実施例は、単に発明を製作し使用する特定の方法を示すもので、発明の範囲を限定するものではない。
システムオンチップ（SoC）アプリケーションでは、異なる機能のコンデンサが異なる
機能領域（回路）、例えば、混合信号領域、アナログ領域、無線周波数（RF）領域、ダイナミックランダムアクセスメモリ（DRAM）領域、ロジック領域、およびスタティックランダムアクセスメモリ（SRAM）領域に必要となる場合があると理解される。製造コストを削減し、プロセスの複雑さを減少するために、これら全てのコンデンサは、同じレベルで（例えば、同じ金属層）同時に製造されることができる。よって、コンデンサ内の全ての絶縁体は、同じ厚さを有し、同じ材料で形成される。しかしこれはジレンマとなる。例えば、混合信号領域またはアナログ領域などでの高電圧に対応するために、減結合コンデンサは厚いキャパシタ絶縁体を有する必要がある。しかし、キャパシタ絶縁体が厚くなれば、単位チップ面積当たりの容量がより小さくなる。その結果、高密度を有し得るDRAMコンデンサは、より大きいチップ面積を占有しなければならなくなる。逆に、DRAMコンデンサの高密度の必要条件を満たすためには、キャパシタ絶縁体は、薄くなくてはならない。しかしこれは、混合信号領域およびアナログ領域におけるコンデンサの信頼性が、減少された絶縁体の厚さにより、犠牲になる可能性があるということを意味する。
機能領域（回路）、例えば、混合信号領域、アナログ領域、無線周波数（RF）領域、ダイナミックランダムアクセスメモリ（DRAM）領域、ロジック領域、およびスタティックランダムアクセスメモリ（SRAM）領域に必要となる場合があると理解される。製造コストを削減し、プロセスの複雑さを減少するために、これら全てのコンデンサは、同じレベルで（例えば、同じ金属層）同時に製造されることができる。よって、コンデンサ内の全ての絶縁体は、同じ厚さを有し、同じ材料で形成される。しかしこれはジレンマとなる。例えば、混合信号領域またはアナログ領域などでの高電圧に対応するために、減結合コンデンサは厚いキャパシタ絶縁体を有する必要がある。しかし、キャパシタ絶縁体が厚くなれば、単位チップ面積当たりの容量がより小さくなる。その結果、高密度を有し得るDRAMコンデンサは、より大きいチップ面積を占有しなければならなくなる。逆に、DRAMコンデンサの高密度の必要条件を満たすためには、キャパシタ絶縁体は、薄くなくてはならない。しかしこれは、混合信号領域およびアナログ領域におけるコンデンサの信頼性が、減少された絶縁体の厚さにより、犠牲になる可能性があるということを意味する。
上述したジレンマを解決するために、異なる機能の金属‐絶縁体‐金属（MIM）コンデ
ンサを同一のSoCチップに集積する新規な集積方法とそれに対応する構造とが提供される
。当技術分野で公知のように、MIMコンデンサは、例えば下部電極、上部電極、およびそ
の間の絶縁体を含む積層構造を有するコンデンサであり得る。本発明の例示的な実施例を製造する中間段階も示される。本発明のさまざまな図および例示的な実施例において、同じ参照番号が同じ素子を示すのに用いられる。
ンサを同一のSoCチップに集積する新規な集積方法とそれに対応する構造とが提供される
。当技術分野で公知のように、MIMコンデンサは、例えば下部電極、上部電極、およびそ
の間の絶縁体を含む積層構造を有するコンデンサであり得る。本発明の例示的な実施例を製造する中間段階も示される。本発明のさまざまな図および例示的な実施例において、同じ参照番号が同じ素子を示すのに用いられる。
図１は、本発明の実施例を示している。システムオンチップ（SoC）アプリケーション
がその中に組み込まれた半導体チップ１０が提供される。チップ１０は、領域１００、領域２００、および領域３００を含む。実施例では、領域１００は、混合信号領域、アナログ領域、無線周波数（RF）領域、または、これらの領域の１つ以上を含む複合領域であり得る。領域２００は、ダイナミックランダムアクセスメモリ（DRAM）領域であることができる。領域３００は、コア（ロジック）デバイスを有するロジック領域、スタティックランダムアクセスメモリ（SRAM）領域、またはロジックおよびSRAM回路の両方を含む複合領域であり得る。チップ１０は、領域１００、２００、および３００を通って広がる基板１２を含む。基板１２は、シリコン基板、または例えばIII族、IV族、および／またはＶ族
元素といった他の半導体材料を含む基板であり得る。層１５と１７は、層間誘電体（ILD
）である。
がその中に組み込まれた半導体チップ１０が提供される。チップ１０は、領域１００、領域２００、および領域３００を含む。実施例では、領域１００は、混合信号領域、アナログ領域、無線周波数（RF）領域、または、これらの領域の１つ以上を含む複合領域であり得る。領域２００は、ダイナミックランダムアクセスメモリ（DRAM）領域であることができる。領域３００は、コア（ロジック）デバイスを有するロジック領域、スタティックランダムアクセスメモリ（SRAM）領域、またはロジックおよびSRAM回路の両方を含む複合領域であり得る。チップ１０は、領域１００、２００、および３００を通って広がる基板１２を含む。基板１２は、シリコン基板、または例えばIII族、IV族、および／またはＶ族
元素といった他の半導体材料を含む基板であり得る。層１５と１７は、層間誘電体（ILD
）である。
領域１００では、コンデンサ１０２が形成される。シャロートレンチアイソレーション（STI）領域１０４が、基板１２に形成され、コンデンサ１０２を垂直方向に覆う。STI領域１０４の面積は、コンデンサ１０２の面積と等しいか、またはやや小さくてもよいが、大きいことが好ましい。ある実施例では、STI領域１０４は、上方のコンデンサ１０２の
全てを完全に垂直方向に覆い、横方向（基板１２の表面に平行な方向）においてコンデンサ１０２の縁部を越えて更に拡大し得る。他の実施例では、STI領域１０４は、コンデン
サ１０２の面積の約９０％より大きい面積を有する。ある実施例では、コンデンサ１０２は、下部金属層（一般にM1として知られる）より低いILD１７に形成される。なお、ILD１７は、トランジスタのゲート２０８と３０８とが形成された誘電体層であってもよい。この場合、コンデンサ１０２は、タングステンで形成されることができる接触プラグ１０６に接続される。領域１００では、ポリシリコンストリップ１０８が形成される。シリサイド１１０が、シリサイド化プロセスによってポリシリコンストリップ１０８上に形成される。コンタクトエッチストップ層（CESL）１１２が、シリサイド１１０上に形成される。ポリシリコンストリップ１０８、シリサイド１１０、およびCESL１１２は、同時に形成され得るため、ゲート２０８および３０８と、ゲートシリサイドおよびソース（またはドレイン）シリサイドと、領域２００および３００のCESLとそれぞれ同じ材料を含む。同様に、示された接触プラグ１０６、２０６、および３０６は、同じ導電材料を用いて同時に形成されることができる。なお、コンデンサ１０２は、接触プラグ１０６とシリサイド１１０とを通って相互接続される下部電極１２２と、それらによって相互接続される上部電極１２４とを有し得る。よって、コンデンサ１０２は、単一のコンデンサとして動作し得る。この説明中、下部電極１２２と、他の下部電極と、上部電極とは、窒化チタン（TiN）
、または窒化チタン、窒化タンタル（TaN）、タングステン（W）、窒化タンタル（WN）、ルテニウム（Ru）、イリジウム（Ir）、およびプラチナ（Pt）とチタン（Ti）との組み合わせから形成され得る。通常、低抵抗材料が用いられ得る。
全てを完全に垂直方向に覆い、横方向（基板１２の表面に平行な方向）においてコンデンサ１０２の縁部を越えて更に拡大し得る。他の実施例では、STI領域１０４は、コンデン
サ１０２の面積の約９０％より大きい面積を有する。ある実施例では、コンデンサ１０２は、下部金属層（一般にM1として知られる）より低いILD１７に形成される。なお、ILD１７は、トランジスタのゲート２０８と３０８とが形成された誘電体層であってもよい。この場合、コンデンサ１０２は、タングステンで形成されることができる接触プラグ１０６に接続される。領域１００では、ポリシリコンストリップ１０８が形成される。シリサイド１１０が、シリサイド化プロセスによってポリシリコンストリップ１０８上に形成される。コンタクトエッチストップ層（CESL）１１２が、シリサイド１１０上に形成される。ポリシリコンストリップ１０８、シリサイド１１０、およびCESL１１２は、同時に形成され得るため、ゲート２０８および３０８と、ゲートシリサイドおよびソース（またはドレイン）シリサイドと、領域２００および３００のCESLとそれぞれ同じ材料を含む。同様に、示された接触プラグ１０６、２０６、および３０６は、同じ導電材料を用いて同時に形成されることができる。なお、コンデンサ１０２は、接触プラグ１０６とシリサイド１１０とを通って相互接続される下部電極１２２と、それらによって相互接続される上部電極１２４とを有し得る。よって、コンデンサ１０２は、単一のコンデンサとして動作し得る。この説明中、下部電極１２２と、他の下部電極と、上部電極とは、窒化チタン（TiN）
、または窒化チタン、窒化タンタル（TaN）、タングステン（W）、窒化タンタル（WN）、ルテニウム（Ru）、イリジウム（Ir）、およびプラチナ（Pt）とチタン（Ti）との組み合わせから形成され得る。通常、低抵抗材料が用いられ得る。
コンデンサ２０２は、領域２００のIDL１７に形成され、DRAMセルの蓄積コンデンサと
して用いられることができる。下部電極１２２および２２２は、同時に形成されることができるため、同じ導電材料で形成されて同じ厚さを有する。また、上電極１２４および２２４は、同時に形成されることができるため、同じ導電材料で形成されて同じ厚さを有する。コンデンサ１０２および２０２は、垂直部分（側壁部分）と水平部分（下部部分）とを含み、よって、３次元（3D）コンデンサとも呼ばれる。これは、コンデンサ１０２および２０２は、基板１２の上面に平行な方向に延伸するだけでなく、基板１２の上面に垂直な垂直方向にも延伸するからである。これは、単位チップ面積当たりの容量を有益に増加させる。
して用いられることができる。下部電極１２２および２２２は、同時に形成されることができるため、同じ導電材料で形成されて同じ厚さを有する。また、上電極１２４および２２４は、同時に形成されることができるため、同じ導電材料で形成されて同じ厚さを有する。コンデンサ１０２および２０２は、垂直部分（側壁部分）と水平部分（下部部分）とを含み、よって、３次元（3D）コンデンサとも呼ばれる。これは、コンデンサ１０２および２０２は、基板１２の上面に平行な方向に延伸するだけでなく、基板１２の上面に垂直な垂直方向にも延伸するからである。これは、単位チップ面積当たりの容量を有益に増加させる。
代替的な実施例では、コンデンサ１０２および２０２は、ILD１７、例えば、金属間誘
電体（IMDs）として知られる任意の誘電体層（これは通常、金属線とビアとをその中に形成するための誘電体層として知られている）より、高い層に形成される。また、IMDは、
金属化層M1より高い。しかし、これは部分的にDRAMセルの性能を改善するために、コンデンサ１０２および２０２をILD層１７に形成することは有益である。コンデンサ１０２は
、混合信号回路、アナログ回路、および／または無線周波数（RF）回路のコンデンサとして用いられることができる。従来、基板１２での信号損失が高いために、基板１２に近接するILD１７にコンデンサを形成するのは望ましくなかった。しかし、本発明の実施例で
は、STI領域１０４が基板１０２の真下に形成されるため、信号損失が減少され、過剰な
信号損失を生じることなく、コンデンサ１０２をILD１７に形成することを可能にする。
一方、コンデンサ２０２の実質的な部分（例えば、約２０％より大きく、ひいては約５０％より大きい）には、真下に位置するSTI領域がない。
電体（IMDs）として知られる任意の誘電体層（これは通常、金属線とビアとをその中に形成するための誘電体層として知られている）より、高い層に形成される。また、IMDは、
金属化層M1より高い。しかし、これは部分的にDRAMセルの性能を改善するために、コンデンサ１０２および２０２をILD層１７に形成することは有益である。コンデンサ１０２は
、混合信号回路、アナログ回路、および／または無線周波数（RF）回路のコンデンサとして用いられることができる。従来、基板１２での信号損失が高いために、基板１２に近接するILD１７にコンデンサを形成するのは望ましくなかった。しかし、本発明の実施例で
は、STI領域１０４が基板１０２の真下に形成されるため、信号損失が減少され、過剰な
信号損失を生じることなく、コンデンサ１０２をILD１７に形成することを可能にする。
一方、コンデンサ２０２の実質的な部分（例えば、約２０％より大きく、ひいては約５０％より大きい）には、真下に位置するSTI領域がない。
図１に示されたように本発明の実施例では、コンデンサ１０２は、下部電極１２２と上部電極１２４との間に位置し、それらと接触しているキャパシタ絶縁体１３０を含む。特に明記しない限り、絶縁体１３０とその他の本明細書で詳述される絶縁体とは、二酸化ケイ素（SiO2）、窒化ケイ素（Si3N4）、酸化アルミニウム（Al2O3）、ケイ酸ハフニウム（HfSiON）、タンタル酸化膜（Ta2O5）、酸化ジルコニウム（ZrO2）、酸化ハフニウム（HfO2）、酸化チタン（TiO2）、チタン酸バリウムストロンチウム（BST）、チタン酸ストロンチウム（STO）、およびそれらの組み合わせを含むことができる。コンデンサ２０２は、
それぞれ下部電極２２２と上部電極２２４との間に位置して、それらと接触しているキャパシタ絶縁体２３０を含む。各キャパシタ絶縁体１３０は、層１３０１と層１３０２とを含み、層１３０１は、キャパシタ絶縁体２３０と同時に形成されるため、キャパシタ絶縁体２３０と同じ材料を含み、同じ厚さを有する。しかし、コンデンサ２０２は層１３０２と同時に形成される如何なる層も含まない。よって、２つの誘電体層が互いに積層したコンデンサ１０２は、より高い破壊電圧を有するため、より高い信頼性を有する。これは、コンデンサ１０２に加えられる電圧がしばしば高いことから、例えば、下部電極１２２と上部電極１２４の１つが電圧VDDに接続され、もう１つが電圧VSSに接続された減結合コンデンサとして用いられる時、特に望ましい。図１では、点線１３４は、上電極１２４をM1金属線に接続する接触を示している。この場合、M1金属線は、VDD電力線またはVSS電力線であり得る。
それぞれ下部電極２２２と上部電極２２４との間に位置して、それらと接触しているキャパシタ絶縁体２３０を含む。各キャパシタ絶縁体１３０は、層１３０１と層１３０２とを含み、層１３０１は、キャパシタ絶縁体２３０と同時に形成されるため、キャパシタ絶縁体２３０と同じ材料を含み、同じ厚さを有する。しかし、コンデンサ２０２は層１３０２と同時に形成される如何なる層も含まない。よって、２つの誘電体層が互いに積層したコンデンサ１０２は、より高い破壊電圧を有するため、より高い信頼性を有する。これは、コンデンサ１０２に加えられる電圧がしばしば高いことから、例えば、下部電極１２２と上部電極１２４の１つが電圧VDDに接続され、もう１つが電圧VSSに接続された減結合コンデンサとして用いられる時、特に望ましい。図１では、点線１３４は、上電極１２４をM1金属線に接続する接触を示している。この場合、M1金属線は、VDD電力線またはVSS電力線であり得る。
一方、各コンデンサ２０２は、１つの誘電体層のみ有するため、コンデンサ１０２より低い動作電圧に耐えることができ、よって低電圧のアプリケーションに用いられることができる。薄いキャパシタ絶縁体によりコンデンサ２０２は、単位チップ面積当たり、高い容量を有する。これは、DRAMアレイが多数の蓄積コンデンサを含むことができるため望ましく、よって単位チップ面積当たりの増加された容量は、DRAMアレイの密度を増加するのに有益である。また、領域３００は、コア（ロジック）デバイスを有するロジック領域、スタティックランダムアクセスメモリ（SRAM）領域、またはロジックおよびSRAM回路の両方を含む結合領域であることができる。
図１では、キャパシタ絶縁体１３０１および１３０２の両方は、コンデンサ１０２の１つからもう１つに延伸する。図２は、本発明の代替的な実施例を示しており、図１と図２の同様の素子は、同様の参照番号を用いて示されている。図２に示された実施例は、コンデンサ１０２のキャパシタ絶縁体１３０１が互いに分離されたことを除き、図１に示された実施例に類似する。言い換えれば、２つの示されたコンデンサ１０２のキャパシタ絶縁体１３０１は、それぞれ王冠状領域（コップ形陥凹）に制限される。しかし、コンデンサ１０２のキャパシタ絶縁体１３０２は、それでもILD１７の真上の部分を通って接続され
て連続領域を形成する。図１および図２に示された実施例は、異なる材料に適合するよう
に異なる状況において用いられることができる。
て連続領域を形成する。図１および図２に示された実施例は、異なる材料に適合するよう
に異なる状況において用いられることができる。
図３は、本発明のもう１つの実施例を示している。この場合、コンデンサ１４２および２４２は、金属層のいずれかにおいて、２つの隣接する銅層１４４と１４６との間に形成され得る。金属層は、下部金属層（M1、図１と図２を参照）から上部金属層（Mtop、図示せず）の間である。同様に、下部電極１４８および２４８は、同時に形成されるため、同一の導電材料で形成される。また、上部電極１５０および２５０は、同時に形成されるため、同一の導電材料で形成される。実施例では、コンデンサ１４２は、底部電極１４８と上部電極１５０との間に位置し、それらと接触しているキャパシタ絶縁体１５２（１５２１と１５２２で示される）を含む。コンデンサ２４２は、下部電極２４８と上部電極２５０との間に位置し、それらと接触しているキャパシタ絶縁体２５２を含む。キャパシタ絶縁体１５２は、層１５１１と１５２２とを含み、層１５２２は、キャパシタ絶縁体１５２と同時に形成される。しかし、コンデンサ２４２は、キャパシタ絶縁体１５１１と同時に形成されるいかなるキャパシタ絶縁体も含まない。コンデンサ１４２および２４２は、基板１２の上面に平行な方向にのみ延伸するため、２次元（2D）コンデンサと言われる（コンデンサ１４２および２４２の厚さが考慮されなければ）。
図４は、本発明のもう１つの実施例を示しており、図１と図４の同様の素子は、同様の番号を用いて示される。図４では、コンデンサ１０２のキャパシタ絶縁体として層１３０１および１３０２の両方を形成する代わりに、キャパシタ絶縁体１３０の１つの層のみが形成され、キャパシタ絶縁体２３０と異なる材料で形成されるか、または異なる厚さを有する。本発明の実施例では、キャパシタ絶縁体１３０と２３０とは、少なくとも１つの異なる材料を含むか、または副層の少なくとも１つにおいて異なる厚さを有する場合、互いに異なると見なされる。言い換えれば、キャパシタ絶縁体は同じ厚さを有し、かつ同じ材料で形成されなければ、異なる。よって、図１〜図４に示された実施例では、領域１００および２００のキャパシタ絶縁体は全て異なる。
領域１００および２００のキャパシタ絶縁体が互いに異なることで、各タイプのコンデンサ用の絶縁体は、必要に応じてカスタマイズされることができるため、コンデンサによって占有されるチップ面積は、コンデンサの信頼性（電圧に対する耐久性）を犠牲にすることなく最小化されることができる。これは、DRAMコンデンサ（それらの大きな数に対して）および減結合コンデンサの両方が大面積のチップ面積を占有することができるため、特に有益である。よって、コンデンサ１００と２００の絶縁体をカスタマイズすることができることは重要である。
また、上述の二重誘電体コンデンサの他に、三重誘電体（triple-dielectric）コンデ
ンサが形成されることができる。例えば、領域１００は、混合信号領域とRF領域とを含み、混合信号領域およびRF領域のコンデンサは、異なる電圧を維持することができる。よって、２つのタイプのコンデンサが、領域１００に形成されることができる。領域１００のコンデンサの２つのタイプのキャパシタ絶縁体は、互いに異なり、領域２００のキャパシタ絶縁体と異なるか、または異ならなくてもよい。先の段落で言及されたように、キャパシタ絶縁体は、それらの材料が異なる場合および／またはそれらの厚さが異なる場合、異なる。よって、三重キャパシタ絶縁体の方法、または更に多いキャパシタ絶縁体層を用いるその他の多層キャパシタ絶縁体の方法では、異なる組み合わせのキャパシタ絶縁体が、プロセスステップを最小限化するように製造され得る。しかし、少なくとも、異なるコンデンサの上部電極と下部電極の形成プロセスは、結合される。
ンサが形成されることができる。例えば、領域１００は、混合信号領域とRF領域とを含み、混合信号領域およびRF領域のコンデンサは、異なる電圧を維持することができる。よって、２つのタイプのコンデンサが、領域１００に形成されることができる。領域１００のコンデンサの２つのタイプのキャパシタ絶縁体は、互いに異なり、領域２００のキャパシタ絶縁体と異なるか、または異ならなくてもよい。先の段落で言及されたように、キャパシタ絶縁体は、それらの材料が異なる場合および／またはそれらの厚さが異なる場合、異なる。よって、三重キャパシタ絶縁体の方法、または更に多いキャパシタ絶縁体層を用いるその他の多層キャパシタ絶縁体の方法では、異なる組み合わせのキャパシタ絶縁体が、プロセスステップを最小限化するように製造され得る。しかし、少なくとも、異なるコンデンサの上部電極と下部電極の形成プロセスは、結合される。
図５〜図８は、図２に示された実施例を形成するための簡素なプロセスの流れの中間段階の断面図を示している。図５を参照して、トランジスタ２０７は、ウェル領域２０９に形成される。STI領域１０４も例えばSTI領域２０４と同時に形成される。次に、ゲート２
０８とポリシリコンストリップ１０８とが形成され、シリサイド１１０および２１０の形成がそれに続く。次に、接触プラグ１０６と２０６とが形成される。第１ILD１５が形成
され、第２ILD１７の形成とパターニングとがそれに続く。次に開口１１９および２１９
が形成される。
０８とポリシリコンストリップ１０８とが形成され、シリサイド１１０および２１０の形成がそれに続く。次に、接触プラグ１０６と２０６とが形成される。第１ILD１５が形成
され、第２ILD１７の形成とパターニングとがそれに続く。次に開口１１９および２１９
が形成される。
実施例では、下部容量電極層２２および第１絶縁層３０１が、ブランケット堆積される。第１絶縁層３０１は、例えばTiO2、HfO2、Al2O3、および／またはZrO2などの高k材料（high-k material)を含むことができ、原子層堆積（ALD）または他の適用可能な方式を用
いて形成されることができる。CMPプロセスが、ILD１７の真上に位置する下部容量電極層２２および第１絶縁層３０１の部分を除去するように行われる。CMPプロセス後の構造が
、図６に示される。化学機械研磨（CMP）は、フォトレジスト（未図示）で開口１１９と
２１９とを充填し、フォトレジストならびに層２２および３０１にCMPを実施することで
アシストされ、よってILD１７の真上に位置する層のどの部分も研磨される。続いて開口
１１９および２１９のフォトレジストの残りの部分が除去される。代替的な実施例では、CMPは、絶縁層３０１の形成の前に実施され、よって最終構造においてILD１７の真上に位置する絶縁層３０１の部分が残る。そのそれぞれの実施例は図１に示される。
いて形成されることができる。CMPプロセスが、ILD１７の真上に位置する下部容量電極層２２および第１絶縁層３０１の部分を除去するように行われる。CMPプロセス後の構造が
、図６に示される。化学機械研磨（CMP）は、フォトレジスト（未図示）で開口１１９と
２１９とを充填し、フォトレジストならびに層２２および３０１にCMPを実施することで
アシストされ、よってILD１７の真上に位置する層のどの部分も研磨される。続いて開口
１１９および２１９のフォトレジストの残りの部分が除去される。代替的な実施例では、CMPは、絶縁層３０１の形成の前に実施され、よって最終構造においてILD１７の真上に位置する絶縁層３０１の部分が残る。そのそれぞれの実施例は図１に示される。
図７では、マスク６０は、領域１００を覆うように形成されて、領域２００の部分２３０１（図６を参照）がエッチング（例えばウェットエッチングプロセスにより）される。次に図８に示されるように、マスク６０が除去され、絶縁層（領域１００の１３０２および領域２００の２３０として示される）が形成される。絶縁層１３０２は、例えばTiO2、HfO2、Al2O3、および／またはZrO2などの高k材料を含むこともでき、その材料と厚さは、絶縁層１３０１と異なってもよい。次に、上電極層２４が、堆積され、パターンニングされる。
本発明の実施例は、いくつかの有益な特徴を有する。異なる機能領域にコンデンサを集積することで、複数の機能コンデンサを形成するプロセスステップと複雑性とが減少される。また、コンデンサの信頼性とチップ面積の使用量とが、改善される。
本発明およびその利点を詳細に記載してきたが、特許請求の範囲によって規定されるこの発明の精神および範囲から逸脱することがなければ、様々な変更、置換、および修正がなされ得るということは理解されるべきである。さらに、本出願の範囲は、本明細書中に記載される主題、手段、方法、およびステップのプロセス、機械、製造、および構成の特定の実施例に限定されるようには意図されていない。当業者ならば本発明の開示から、ここで記載される対応する実施例と実質的に同じ機能を実行するとともに実質的に同じ結果を達成する既存または後に開発されることになる主題、手段、方法、またはステップのプロセス、機械、製造、構成が、本発明に従って利用され得るということを容易に理解するであろう。したがって、特許請求の範囲は、それらの範囲において、このような主題、手段、方法、またはステップのプロセス、機械、製造、構成を含むよう意図される。さらに、各請求項は別個の実施例を構成し、様々な請求項および実施例の組み合わせはこの発明の範囲内である。
１０ チップ
１２ 基板
１５、１７ 層間誘電体
２２ 下部容量電極層
２４ 上部電極層
３０１ 第１絶縁層
６０ マスク
１００、２００、３００ 回路領域
１０２、２０２、２４２ コンデンサ
１０４、２０４ シャロートレンチアイソレーション（STI）領域
１０６、２０６、３０６ 接触プラグ
１０８ ポリシリコンストリップ
１１０、２１０ シリサイド
１１２ コンタクトエッチストップ層（CESL）
１１９、２１９ 開口
１２２、２２２、２４８ 下部電極
１２４、２２４、２５０ 上部電極
１３０、１３０１、１３０２、１５２、１５１１、１５２２、２３０、２３０１、２５２
キャパシタ絶縁体
１３４ 点線
１４２、２４２ コンデンサ
１４４、１４６ 銅層
１４８ 下部電極
１５０ 上部電極
２０７ トランジスタ
２０８、３０８ ゲート
２０９ ウェル領域
１２ 基板
１５、１７ 層間誘電体
２２ 下部容量電極層
２４ 上部電極層
３０１ 第１絶縁層
６０ マスク
１００、２００、３００ 回路領域
１０２、２０２、２４２ コンデンサ
１０４、２０４ シャロートレンチアイソレーション（STI）領域
１０６、２０６、３０６ 接触プラグ
１０８ ポリシリコンストリップ
１１０、２１０ シリサイド
１１２ コンタクトエッチストップ層（CESL）
１１９、２１９ 開口
１２２、２２２、２４８ 下部電極
１２４、２２４、２５０ 上部電極
１３０、１３０１、１３０２、１５２、１５１１、１５２２、２３０、２３０１、２５２
キャパシタ絶縁体
１３４ 点線
１４２、２４２ コンデンサ
１４４、１４６ 銅層
１４８ 下部電極
１５０ 上部電極
２０７ トランジスタ
２０８、３０８ ゲート
２０９ ウェル領域
Claims (13)
- 集積回路構造であって、
第１領域と第２領域とを含むチップと、
前記第１領域に位置する第１金属‐絶縁体‐金属（MIM）コンデンサとを含み、前記第
１MIMコンデンサは３次元コンデンサであり、前記第１MIMコンデンサは、
第１下部電極と、
前記第１下部電極の上の第１上部電極と、
前記第１下部電極と前記第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを含み、前記第１キャパシタ絶縁体は第１層と第２層とを有する積層膜であり、前記第２層上に前記第１層が形成され、前記集積回路構造はさらに、
前記第１MIMコンデンサの真下に位置するシャロートレンチアイソレーション（STI）領域と、
前記第１MIMコンデンサと前記STI領域との間にあり、その上にシリサイドが形成されたポリシリコンストリップとを含み、前記第１下部電極は前記シリサイドに電気的に接続され、前記集積回路構造はさらに、
前記第２領域に位置し、前記第１MIMコンデンサと同じレベルに位置する第２MIMコンデンサを含み、前記第２MIMコンデンサは３次元コンデンサであり、前記第２MIMコンデンサは、
第２下部電極と、
前記第２下部電極の上の第２上部電極と、
前記第２下部電極と前記第２上部電極との間に位置および隣接する第２キャパシタ絶縁体とを含み、前記第２キャパシタ絶縁体は、前記第１キャパシタ絶縁体と異なり、前記集積回路構造はさらに、
前記第１領域に位置し、前記第１MIMコンデンサに隣接する第３MIMコンデンサを含み、前記第３MIMコンデンサは３次元コンデンサであり、前記第３MIMコンデンサは、
第３下部電極と、
前記第３下部電極の上の第３上部電極と、
前記第３下部電極と前記第３上部電極との間に位置する第３キャパシタ絶縁体とを含み、
前記第３キャパシタ絶縁体は、第３層と第４層とを有する積層膜であり、前記第４層上に前記第３層が形成され、
前記第３キャパシタ絶縁体の前記第３層と前記第１キャパシタ絶縁体の前記第１層とは連続層を形成し、
前記第３キャパシタ絶縁体の前記第４層と前記第１キャパシタ絶縁体の前記第２層とは互いに非接続である、集積回路構造。 - 前記第１キャパシタ絶縁体は前記第２キャパシタ絶縁体と異なる厚さを有する、請求項１に記載の集積回路構造。
- 前記第１キャパシタ絶縁体と前記第２キャパシタ絶縁体とは、異なる材料を含む、請求項１に記載の集積回路構造。
- 前記第１キャパシタ絶縁体は、前記第２キャパシタ絶縁体は、前記第１層と同じ厚さを有し、前記第１層と同じ材料で形成される層を含み、前記第２キャパシタ絶縁体は、前記第２層と同じ厚さを有し、前記第２層と同じ材料で形成されるいかなる誘電体層も含まない、請求項１に記載の集積回路構造。
- 前記第３下部電極は、前記第１下部電極に接続され、
前記第３上部電極は、前記第１上部電極に接続される、請求項４に記載の集積回路構造。 - 前記第３MIMコンデンサは、前記第３キャパシタ絶縁体の前記第４層は、前記第２層と同じ厚さを有し、前記第２層と同じ材料で形成される、請求項５に記載の集積回路構造。
- 前記第３キャパシタ絶縁体の前記第３層は、前記第１層と同じ厚さを有し、前記第１層と同じ材料で形成される、請求項５に記載の集積回路構造。
- 前記第１領域は、混合信号領域と、アナログ領域と、無線周波数領域とから成る群から選択される領域であり、前記第２領域は、前記第２MIMコンデンサを蓄積コンデンサとす
るダイナミックランダムアクセスメモリ（DRAM）領域である、請求項４に記載の集積回路構造。 - 前記第１MIMコンデンサと前記第２MIMコンデンサとは、層間誘電体（ILD）に位置し、
前記シャロートレンチアイソレーション領域は、前記第１MIMコンデンサより大きい面
積を有する、請求項１に記載の集積回路構造。 - 集積回路構造であって、
第１領域と第２領域とを含むチップと、
前記第１領域から前記第２領域に延伸する層間誘電体（ILD）と、
前記第１領域および前記ILDに位置する第１金属‐絶縁体‐金属（MIM）コンデンサとを含み、前記第１MIMコンデンサは３次元コンデンサであり、前記第１MIMコンデンサは、
第１下部電極と、
前記第１下部電極の上の第１上部電極と、
前記第１下部電極と前記第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを含み、前記第１キャパシタ絶縁体は第１層と第２層とを有する積層膜であり、前記第２層上に前記第１層が形成され、前記集積回路構造はさらに、
前記第２領域と前記ILDとに位置する第２MIMコンデンサを含み、前記第２MIMコンデンサは前記第１MIMコンデンサと同じレベルに位置し、前記第２MIMコンデンサは３次元コンデンサであり、前記第２MIMコンデンサは、
第２下部電極と、
前記第２下部電極上の第２上部電極と、
前記第２下部電極と前記第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を含み、前記第１キャパシタ絶縁体は、前記第２キャパシタ絶縁体より大きい厚さを有し、前記集積回路構造はさらに、
前記第１領域に位置し、前記第１MIMコンデンサに隣接する第３MIMコンデンサを含み、前記第３MIMコンデンサは３次元コンデンサであり、前記第３MIMコンデンサは、
第３下部電極と、
前記第３下部電極の上の第３上部電極と、
前記第３下部電極と前記第３上部電極との間に位置する第３キャパシタ絶縁体とを含み、
前記第３キャパシタ絶縁体は、第３層と第４層とを有する積層膜であり、前記第４層上に前記第３層が形成され、
前記第３キャパシタ絶縁体の前記第３層と前記第１キャパシタ絶縁体の前記第１層とは連続層を形成し、
前記第３キャパシタ絶縁体の前記第４層と前記第１キャパシタ絶縁体の前記第２層とは互いに非接続であり、前記集積回路構造はさらに、
前記第１MIMコンデンサの真下に位置し、前記第１MIMコンデンサより大きい面積を有するシャロートレンチアイソレーション（STI）領域を含み、前記第２MIMコンデンサの部分には、真下に位置するSTI領域がなく、
前記第１MIMコンデンサと前記STI領域との間にあり、その上にシリサイドが形成されたポリシリコンストリップとを含み、前記第１下部電極は前記シリサイドに電気的に接続された、集積回路構造。 - 前記第１層と前記第２層とは互いに積層され、前記第２キャパシタ絶縁体は、前記第１層と同じ厚さを有し、前記第１層と同じ材料で形成された層を含み、前記第２キャパシタ絶縁体は、前記第２層と同じ厚さを有し、前記第２層と同じ材料で形成されたいかなる誘電体層も含まない、請求項１０に記載の集積回路構造。
- 前記第２MIMコンデンサはダイナミックランダムアクセスメモリセルの蓄積コンデンサである、請求項１０に記載の集積回路構造。
- 前記第１MIMコンデンサは減結合コンデンサである、請求項１０に記載の集積回路構造。
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