JP2003168780A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭとロジック回路との混載デバイスで
あるｅＲＡＭにおいて、ロジック回路内の容量素子を簡
易に実現でき、また、このよう容量素子の占有面積を低
減して微細化、集積化を図る。 【解決手段】 ロジック回路内に、メモリセルの容量素
子２６ａと同一構造の第２の容量素子２６ｂを形成し、
メモリセル内のゲート電極１４ａと同時形成された第２
のゲートパターン１４ｂを第２の容量素子２６ｂ下層に
配して、第２の容量素子２６ｂのストレージノード電極
２３ｂを第２のゲートパターン１４ｂ上に接続し、第２
のゲートパターン１４ｂを第２の容量素子２６ｂの下部
電極取り出し層に用いる。
あるｅＲＡＭにおいて、ロジック回路内の容量素子を簡
易に実現でき、また、このよう容量素子の占有面積を低
減して微細化、集積化を図る。 【解決手段】 ロジック回路内に、メモリセルの容量素
子２６ａと同一構造の第２の容量素子２６ｂを形成し、
メモリセル内のゲート電極１４ａと同時形成された第２
のゲートパターン１４ｂを第２の容量素子２６ｂ下層に
配して、第２の容量素子２６ｂのストレージノード電極
２３ｂを第２のゲートパターン１４ｂ上に接続し、第２
のゲートパターン１４ｂを第２の容量素子２６ｂの下部
電極取り出し層に用いる。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
ランダムアクセスメモリ回路（ＤＲＡＭ回路）と、ロジ
ック回路とが同一半導体基板上に混載された半導体集積
回路装置に関するものである。
ランダムアクセスメモリ回路（ＤＲＡＭ回路）と、ロジ
ック回路とが同一半導体基板上に混載された半導体集積
回路装置に関するものである。
【０００２】
【従来の技術】ＤＲＡＭとロジック回路との混載デバイ
スであるembedded ＤＲＡＭ（ｅＲＡＭ）やＡＳＩＣで
は、ロジック回路内のアナログ回路の容量素子に、ゲー
ト酸化膜を誘電体膜に利用して形成した容量素子を用い
ている。図３２は従来のｅＲＡＭのロジック回路内の容
量素子の構造を示す断面図である。図３２（ａ）に示す
ように、半導体基板１上に形成されたゲート酸化膜２を
容量素子の誘電体膜に利用し、ゲート電極膜３を上部電
極とする。また、誘電体膜（ゲート酸化膜２）下層の半
導体基板１には拡散層４を形成して容量素子の下部電極
とする。また、このようにゲート酸化膜２を利用する別
例として、図３２（ｂ）に示すように、半導体基板１上
にポリシリコン膜５などの導電膜から成る下部電極を形
成し、その上にゲート酸化膜２から成る誘電体膜、ゲー
ト電極膜３から成る上部電極を形成して容量素子を構成
する。
スであるembedded ＤＲＡＭ（ｅＲＡＭ）やＡＳＩＣで
は、ロジック回路内のアナログ回路の容量素子に、ゲー
ト酸化膜を誘電体膜に利用して形成した容量素子を用い
ている。図３２は従来のｅＲＡＭのロジック回路内の容
量素子の構造を示す断面図である。図３２（ａ）に示す
ように、半導体基板１上に形成されたゲート酸化膜２を
容量素子の誘電体膜に利用し、ゲート電極膜３を上部電
極とする。また、誘電体膜（ゲート酸化膜２）下層の半
導体基板１には拡散層４を形成して容量素子の下部電極
とする。また、このようにゲート酸化膜２を利用する別
例として、図３２（ｂ）に示すように、半導体基板１上
にポリシリコン膜５などの導電膜から成る下部電極を形
成し、その上にゲート酸化膜２から成る誘電体膜、ゲー
ト電極膜３から成る上部電極を形成して容量素子を構成
する。
【０００３】
【発明が解決しようとする課題】従来のｅＲＡＭでは、
ロジック回路に用いる容量素子が、上述したようにゲー
ト酸化膜２を誘電体膜に利用して構成されているため、
容量素子を製造するために工程数が増加するものであっ
た。例えば、下部電極を拡散層４で構成する場合には、
イオン注入工程の追加が必要であり、下部電極にポリシ
リコン膜５などの導電膜を用いる場合には、この導電膜
（ポリシリコン膜５）の形成工程の追加が必要となる。
このように、工程数が増加し、また使用されるマスク枚
数も増加するものであった。また、このように構成され
る容量素子の容量を確保するためには、誘電体膜である
ゲート酸化膜２の面積を確保する必要があり、微細化、
集積化の促進には限界があった。
ロジック回路に用いる容量素子が、上述したようにゲー
ト酸化膜２を誘電体膜に利用して構成されているため、
容量素子を製造するために工程数が増加するものであっ
た。例えば、下部電極を拡散層４で構成する場合には、
イオン注入工程の追加が必要であり、下部電極にポリシ
リコン膜５などの導電膜を用いる場合には、この導電膜
（ポリシリコン膜５）の形成工程の追加が必要となる。
このように、工程数が増加し、また使用されるマスク枚
数も増加するものであった。また、このように構成され
る容量素子の容量を確保するためには、誘電体膜である
ゲート酸化膜２の面積を確保する必要があり、微細化、
集積化の促進には限界があった。
【０００４】この発明は、上記のような問題点を解消す
るために成されたものであって、ＤＲＡＭとロジック回
路との混載デバイスであるｅＲＡＭにおいて、ロジック
回路内の容量素子を簡易に実現でき、また、このよう容
量素子の占有面積を低減して微細化、集積化を図ること
を目的とする。
るために成されたものであって、ＤＲＡＭとロジック回
路との混載デバイスであるｅＲＡＭにおいて、ロジック
回路内の容量素子を簡易に実現でき、また、このよう容
量素子の占有面積を低減して微細化、集積化を図ること
を目的とする。
【０００５】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、ゲート電極および拡散層から成る
アクセストランジスタと、ストレージノード電極および
この上に誘電体膜を介して配設されたセルプレート電極
から成る容量素子と、ビット線とで構成されるメモリセ
ルを有するダイナミック型ランダムアクセスメモリ回路
（ＤＲＡＭ回路）と、ロジック回路とが同一半導体基板
上に混載された装置構成であって、上記ロジック回路内
に、上記メモリセルの上記容量素子と同一構造の第２の
容量素子、および該第２の容量素子の下層に配設され上
記メモリセル内の上記ゲート電極と同時形成された第２
のゲートパターンを有するアナログ回路を備え、上記第
２の容量素子のストレージノード電極を上記第２のゲー
トパターン上に接続孔を介して接続し、上記第２のゲー
トパターンを上記第２の容量素子の下部電極取り出し層
に用いて上記第２の容量素子を上記アナログ回路に接続
するものである。
記載の半導体装置は、ゲート電極および拡散層から成る
アクセストランジスタと、ストレージノード電極および
この上に誘電体膜を介して配設されたセルプレート電極
から成る容量素子と、ビット線とで構成されるメモリセ
ルを有するダイナミック型ランダムアクセスメモリ回路
（ＤＲＡＭ回路）と、ロジック回路とが同一半導体基板
上に混載された装置構成であって、上記ロジック回路内
に、上記メモリセルの上記容量素子と同一構造の第２の
容量素子、および該第２の容量素子の下層に配設され上
記メモリセル内の上記ゲート電極と同時形成された第２
のゲートパターンを有するアナログ回路を備え、上記第
２の容量素子のストレージノード電極を上記第２のゲー
トパターン上に接続孔を介して接続し、上記第２のゲー
トパターンを上記第２の容量素子の下部電極取り出し層
に用いて上記第２の容量素子を上記アナログ回路に接続
するものである。
【０００６】この発明に係る請求項２記載の半導体装置
は、請求項１において、メモリセル内のゲート電極が窒
化膜に覆われ、その上に層間酸化膜が形成され、該ゲー
ト電極間が選択的に開口され導電膜が埋め込まれて下層
の拡散層に接続されるパッドを有して、該パッド上にビ
ット線およびストレージノード電極をそれぞれ接続する
接続孔が形成され、アナログ回路における第２のゲート
パターン上に上記メモリセル内の上記パッドと同時形成
される第２のパッドを有して、該第２のパッド上に第２
の容量素子のストレージノード電極を接続する接続孔が
形成されたものである。
は、請求項１において、メモリセル内のゲート電極が窒
化膜に覆われ、その上に層間酸化膜が形成され、該ゲー
ト電極間が選択的に開口され導電膜が埋め込まれて下層
の拡散層に接続されるパッドを有して、該パッド上にビ
ット線およびストレージノード電極をそれぞれ接続する
接続孔が形成され、アナログ回路における第２のゲート
パターン上に上記メモリセル内の上記パッドと同時形成
される第２のパッドを有して、該第２のパッド上に第２
の容量素子のストレージノード電極を接続する接続孔が
形成されたものである。
【０００７】この発明に係る請求項３記載の半導体装置
は、ゲート電極および拡散層から成るアクセストランジ
スタと、ストレージノード電極およびこの上に誘電体膜
を介して配設されたセルプレート電極から成る容量素子
と、ビット線とで構成されるメモリセルを有するダイナ
ミック型ランダムアクセスメモリ回路（ＤＲＡＭ回路）
と、ロジック回路とが同一半導体基板上に混載された装
置構成であって、上記メモリセル内の上記ゲート電極が
窒化膜に覆われ、その上に層間酸化膜が形成され、該ゲ
ート電極間が選択的に開口され導電膜が埋め込まれて下
層の上記拡散層に接続されるパッドを有して、該パッド
上に上記ビット線および上記ストレージノード電極をそ
れぞれ接続する接続孔が形成され、上記ロジック回路内
に、上記メモリセル内の上記容量素子と同一構造の第２
の容量素子、および該第２の容量素子の下層に配設され
上記メモリセル内の上記パッドと同時形成された第２の
パッドを有するアナログ回路を備え、上記第２の容量素
子のストレージノード電極を上記第２のパッド上に接続
孔を介して接続し、上記第２のパッドを上記第２の容量
素子の下部電極取り出し層に用いて上記第２の容量素子
を上記アナログ回路に接続するものである。
は、ゲート電極および拡散層から成るアクセストランジ
スタと、ストレージノード電極およびこの上に誘電体膜
を介して配設されたセルプレート電極から成る容量素子
と、ビット線とで構成されるメモリセルを有するダイナ
ミック型ランダムアクセスメモリ回路（ＤＲＡＭ回路）
と、ロジック回路とが同一半導体基板上に混載された装
置構成であって、上記メモリセル内の上記ゲート電極が
窒化膜に覆われ、その上に層間酸化膜が形成され、該ゲ
ート電極間が選択的に開口され導電膜が埋め込まれて下
層の上記拡散層に接続されるパッドを有して、該パッド
上に上記ビット線および上記ストレージノード電極をそ
れぞれ接続する接続孔が形成され、上記ロジック回路内
に、上記メモリセル内の上記容量素子と同一構造の第２
の容量素子、および該第２の容量素子の下層に配設され
上記メモリセル内の上記パッドと同時形成された第２の
パッドを有するアナログ回路を備え、上記第２の容量素
子のストレージノード電極を上記第２のパッド上に接続
孔を介して接続し、上記第２のパッドを上記第２の容量
素子の下部電極取り出し層に用いて上記第２の容量素子
を上記アナログ回路に接続するものである。
【０００８】この発明に係る請求項４記載の半導体装置
は、請求項３において、アナログ回路の第２のパッド下
層の半導体基板に、該第２のパッドに隣接して、メモリ
セル内の拡散層と同時形成された第２の拡散層を備えた
ものである。
は、請求項３において、アナログ回路の第２のパッド下
層の半導体基板に、該第２のパッドに隣接して、メモリ
セル内の拡散層と同時形成された第２の拡散層を備えた
ものである。
【０００９】この発明に係る請求項５記載の半導体装置
は、請求項１〜４のいずれかにおいて、アナログ回路
に、メモリセル内のビット線と同時形成された第２のビ
ット線パターンを備え、該第２のビット線パターンを接
続孔を介して下部電極取り出し層と接続し、該第２のビ
ット線パターンを配線に用いて第２の容量素子をアナロ
グ回路に接続するものである。
は、請求項１〜４のいずれかにおいて、アナログ回路
に、メモリセル内のビット線と同時形成された第２のビ
ット線パターンを備え、該第２のビット線パターンを接
続孔を介して下部電極取り出し層と接続し、該第２のビ
ット線パターンを配線に用いて第２の容量素子をアナロ
グ回路に接続するものである。
【００１０】この発明に係る請求項６記載の半導体装置
は、請求項１〜４のいずれかにおいて、下部電極取り出
し層で配線パターンを形成して、該配線パターンにより
第２の容量素子をアナログ回路に接続するものである。
は、請求項１〜４のいずれかにおいて、下部電極取り出
し層で配線パターンを形成して、該配線パターンにより
第２の容量素子をアナログ回路に接続するものである。
【００１１】この発明に係る請求項７記載の半導体装置
は、請求項１〜４のいずれかにおいて、２個の第２の容
量素子を、各セルプレート電極を互いに分離し、下部電
極取り出し層を共通として互いのストレージノード電極
を接続することで直列接続して、アナログ回路に用いる
ものである。
は、請求項１〜４のいずれかにおいて、２個の第２の容
量素子を、各セルプレート電極を互いに分離し、下部電
極取り出し層を共通として互いのストレージノード電極
を接続することで直列接続して、アナログ回路に用いる
ものである。
【００１２】この発明に係る請求項８記載の半導体装置
は、請求項１〜６のいずれかにおいて、２個の第２の容
量素子を、各ストレージノード電極が接続する下部電極
取り出し層を互いに分離し、セルプレート電極を共通と
して直列接続して、アナログ回路に用いるものである。
は、請求項１〜６のいずれかにおいて、２個の第２の容
量素子を、各ストレージノード電極が接続する下部電極
取り出し層を互いに分離し、セルプレート電極を共通と
して直列接続して、アナログ回路に用いるものである。
【００１３】この発明に係る請求項９記載の半導体装置
は、請求項８において、互いに分離された下部電極取り
出し層の間の半導体基板に、分離領域が形成されたもの
である。
は、請求項８において、互いに分離された下部電極取り
出し層の間の半導体基板に、分離領域が形成されたもの
である。
【００１４】この発明に係る請求項１０記載の半導体装
置は、請求項１〜６のいずれかにおいて、複数の第２の
容量素子を、セルプレート電極および下部電極取り出し
層をそれぞれ共通として並列に接続して、アナログ回路
に用いるものである。
置は、請求項１〜６のいずれかにおいて、複数の第２の
容量素子を、セルプレート電極および下部電極取り出し
層をそれぞれ共通として並列に接続して、アナログ回路
に用いるものである。
【００１５】この発明に係る請求項１１記載の半導体装
置の製造方法は、請求項２記載の半導体装置の製造方法
であって、半導体基板上にゲート電極膜を成膜後、該ゲ
ート電極膜をパターニングしてゲート電極および第２の
ゲートパターンを形成し、続いて全面に窒化膜を形成す
る工程と、所定の領域における上記窒化膜をエッチバッ
クしてＰ型ＭＯＳトランジスタの上記ゲート電極にサイ
ドウォールを形成する第１のエッチバック工程と、所定
の第２の領域における上記窒化膜をエッチバックしてＮ
型ＭＯＳトランジスタの上記ゲート電極にサイドウォー
ルを形成する第２のエッチバック工程とを有し、メモリ
セル内の上記ゲート電極上の上記窒化膜には上記第１お
よび第２のエッチバックは施さず、アナログ回路におけ
る上記第２のゲートパターン上の上記窒化膜には上記第
１および第２のエッチバック工程により２回のエッチバ
ックを施して上記サイドウォールを形成し、その後全面
に層間酸化膜を形成し、続いてパッドおよび第２のパッ
ド形成のために該層間酸化膜を選択的に開口するもので
ある。
置の製造方法は、請求項２記載の半導体装置の製造方法
であって、半導体基板上にゲート電極膜を成膜後、該ゲ
ート電極膜をパターニングしてゲート電極および第２の
ゲートパターンを形成し、続いて全面に窒化膜を形成す
る工程と、所定の領域における上記窒化膜をエッチバッ
クしてＰ型ＭＯＳトランジスタの上記ゲート電極にサイ
ドウォールを形成する第１のエッチバック工程と、所定
の第２の領域における上記窒化膜をエッチバックしてＮ
型ＭＯＳトランジスタの上記ゲート電極にサイドウォー
ルを形成する第２のエッチバック工程とを有し、メモリ
セル内の上記ゲート電極上の上記窒化膜には上記第１お
よび第２のエッチバックは施さず、アナログ回路におけ
る上記第２のゲートパターン上の上記窒化膜には上記第
１および第２のエッチバック工程により２回のエッチバ
ックを施して上記サイドウォールを形成し、その後全面
に層間酸化膜を形成し、続いてパッドおよび第２のパッ
ド形成のために該層間酸化膜を選択的に開口するもので
ある。
【００１６】この発明に係る請求項１２記載の半導体装
置の製造方法は、請求項３または４記載の半導体装置の
製造方法であって、半導体基板上にゲート電極膜を成膜
後、該ゲート電極膜をパターニングしてメモリセル内の
ゲート電極を形成すると同時にロジック回路内の第２の
ゲートパターンを形成する工程と、続いて全面に窒化膜
を形成し、その上の全面に層間酸化膜を形成する工程
と、上記層間酸化膜を選択的に開口して、上記ゲート電
極間に開口されるパッド用開口部、および上記第２のゲ
ートパターン間に開口される第２のパッド用開口部を形
成する工程と、上記パッド用開口部および上記第２のパ
ッド用開口部に導電膜を埋め込んでパッドおよび第２の
パッドを形成する工程とを有するものである。
置の製造方法は、請求項３または４記載の半導体装置の
製造方法であって、半導体基板上にゲート電極膜を成膜
後、該ゲート電極膜をパターニングしてメモリセル内の
ゲート電極を形成すると同時にロジック回路内の第２の
ゲートパターンを形成する工程と、続いて全面に窒化膜
を形成し、その上の全面に層間酸化膜を形成する工程
と、上記層間酸化膜を選択的に開口して、上記ゲート電
極間に開口されるパッド用開口部、および上記第２のゲ
ートパターン間に開口される第２のパッド用開口部を形
成する工程と、上記パッド用開口部および上記第２のパ
ッド用開口部に導電膜を埋め込んでパッドおよび第２の
パッドを形成する工程とを有するものである。
【００１７】この発明に係る請求項１３記載の半導体装
置の製造方法は、請求項１２記載の半導体装置の製造方
法を用い、２個の第２の容量素子の各ストレージノード
電極が接続する各第２のパッドを、該第２のパッド間に
第２のゲートパターンを配設することで互いに分離し、
セルプレート電極を共通として２個の容量素子をアナロ
グ回路内で直列接続するものである。
置の製造方法は、請求項１２記載の半導体装置の製造方
法を用い、２個の第２の容量素子の各ストレージノード
電極が接続する各第２のパッドを、該第２のパッド間に
第２のゲートパターンを配設することで互いに分離し、
セルプレート電極を共通として２個の容量素子をアナロ
グ回路内で直列接続するものである。
【００１８】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１は、この発明
の実施の形態１による半導体装置の構造をｅＲＡＭにつ
いて示す断面図であり、特に、図１（ａ）はＤＲＡＭ回
路内のメモリセル部、図１（ｂ）はロジック回路内のア
ナログ回路に用いられる容量素子が形成された領域（以
下、アナログキャパシタ部と称す）を示すものである。
図において、１１は半導体基板、１２は半導体基板１１
に形成された分離領域、１３ａはメモリセル内の拡散層
である。１４、１４ａは半導体基板１１上に図示しない
ゲート酸化膜を介して同時形成された、即ち同一構成膜
からなるゲートであり、特に、１４ａはその両側の拡散
層１３ａと共にメモリセル内のアクセストランジスタを
構成するゲート電極、１４はアナログキャパシタ部の容
量素子の下部電極取り出し層としての第２のゲートパタ
ーンである。１５ａはゲート電極１４ａを覆う窒化膜、
１５ｂは第２のゲートパターン１４の側壁に形成された
窒化膜サイドウォール、１６は層間酸化膜である。１７
ａ、１７ｂは層間酸化膜１６を選択的に開口した開口部
に導電膜を埋め込むことにより同時形成された、即ち、
同一構成膜からなるパッドであり、特に、１７ａはメモ
リセル内でゲート電極１４ａ間に選択的に開口された開
口部を埋め込み形成して拡散層１３ａに接続されるパッ
ド、１７ｂはアナログキャパシタ部の第２のゲートパタ
ーン１４上に接続形成された第２のパッドである。
実施の形態１を図について説明する。図１は、この発明
の実施の形態１による半導体装置の構造をｅＲＡＭにつ
いて示す断面図であり、特に、図１（ａ）はＤＲＡＭ回
路内のメモリセル部、図１（ｂ）はロジック回路内のア
ナログ回路に用いられる容量素子が形成された領域（以
下、アナログキャパシタ部と称す）を示すものである。
図において、１１は半導体基板、１２は半導体基板１１
に形成された分離領域、１３ａはメモリセル内の拡散層
である。１４、１４ａは半導体基板１１上に図示しない
ゲート酸化膜を介して同時形成された、即ち同一構成膜
からなるゲートであり、特に、１４ａはその両側の拡散
層１３ａと共にメモリセル内のアクセストランジスタを
構成するゲート電極、１４はアナログキャパシタ部の容
量素子の下部電極取り出し層としての第２のゲートパタ
ーンである。１５ａはゲート電極１４ａを覆う窒化膜、
１５ｂは第２のゲートパターン１４の側壁に形成された
窒化膜サイドウォール、１６は層間酸化膜である。１７
ａ、１７ｂは層間酸化膜１６を選択的に開口した開口部
に導電膜を埋め込むことにより同時形成された、即ち、
同一構成膜からなるパッドであり、特に、１７ａはメモ
リセル内でゲート電極１４ａ間に選択的に開口された開
口部を埋め込み形成して拡散層１３ａに接続されるパッ
ド、１７ｂはアナログキャパシタ部の第２のゲートパタ
ーン１４上に接続形成された第２のパッドである。
【００１９】また、１８は層間絶縁膜、２０はアナログ
キャパシタ部の第２のビット線パターンで、メモリセル
内の図示しないビット線と同時形成され、即ちビット線
と同一構成膜からなり、接続孔１９を介して第２のゲー
トパターン１４に接続される。２１は層間絶縁膜、２２
ａ、２２ｂはパッド１７ａ、第２のパッド１７ｂにそれ
ぞれ接続される接続孔である。２６ａ、２６ｂは同時形
成された、即ち同一構造の容量素子であり、特に２６ａ
はストレージノード電極２３ａおよびこの上に誘電体膜
２４ａを介して形成されたセルプレート電極２５ａで構
成されたメモリセル内の容量素子、２６ｂはストレージ
ノード電極２３ｂおよびこの上に誘電体膜２４ｂを介し
て形成されたセルプレート電極２５ｂで構成されたアナ
ログキャパシタ部の第２の容量素子である。２７、２８
は層間絶縁膜、３１は金属配線膜で、アナログキャパシ
タ部では、接続孔を埋め込んだプラグ２９、３０を介し
て第２のビット線パターン２０、セルプレート電極２５
ｂにそれぞれ接続される。
キャパシタ部の第２のビット線パターンで、メモリセル
内の図示しないビット線と同時形成され、即ちビット線
と同一構成膜からなり、接続孔１９を介して第２のゲー
トパターン１４に接続される。２１は層間絶縁膜、２２
ａ、２２ｂはパッド１７ａ、第２のパッド１７ｂにそれ
ぞれ接続される接続孔である。２６ａ、２６ｂは同時形
成された、即ち同一構造の容量素子であり、特に２６ａ
はストレージノード電極２３ａおよびこの上に誘電体膜
２４ａを介して形成されたセルプレート電極２５ａで構
成されたメモリセル内の容量素子、２６ｂはストレージ
ノード電極２３ｂおよびこの上に誘電体膜２４ｂを介し
て形成されたセルプレート電極２５ｂで構成されたアナ
ログキャパシタ部の第２の容量素子である。２７、２８
は層間絶縁膜、３１は金属配線膜で、アナログキャパシ
タ部では、接続孔を埋め込んだプラグ２９、３０を介し
て第２のビット線パターン２０、セルプレート電極２５
ｂにそれぞれ接続される。
【００２０】図１に示すように、ロジック回路内のアナ
ログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ回
路内のメモリセルに用いられる容量素子２６ａと同一構
造であり、この第２の容量素子２６ｂは、下部電極であ
るストレージノード電極２３ｂを、接続孔２２ｂおよび
第２のパッド１７ｂを介して第２のゲートパターン１４
に接続し、この第２のゲートパターン１４を下部電極取
り出し層として、第２のビット線パターン２０を介して
金属配線膜３１に接続することにより、アナログ回路に
接続される。
ログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ回
路内のメモリセルに用いられる容量素子２６ａと同一構
造であり、この第２の容量素子２６ｂは、下部電極であ
るストレージノード電極２３ｂを、接続孔２２ｂおよび
第２のパッド１７ｂを介して第２のゲートパターン１４
に接続し、この第２のゲートパターン１４を下部電極取
り出し層として、第２のビット線パターン２０を介して
金属配線膜３１に接続することにより、アナログ回路に
接続される。
【００２１】このように構成される半導体装置の製造方
法を図２〜図１０に基づいて以下に説明する。なお、図
２（ａ）〜図１０（ａ）はＤＲＡＭ回路内のメモリセル
部、図２（ｂ）〜図１０（ｂ）はアナログキャパシタ部
を示すものである。まず、半導体基板１１に分離領域１
２を形成し、ゲート酸化膜を介してゲート電極膜を形成
し、パターニングする。このとき、メモリセル内では、
アクセストランジスタのゲート電極１４ａを、アナログ
キャパシタ部では第２のゲートパターン１４を形成す
る。なお、アナログキャパシタ部は分離領域であっても
活性領域であってもどちらでも良い（図２）。次に、全
面に窒化膜１５ａを形成した後、第２のゲートパターン
１４に窒化膜サイドウォール１５ｂを形成し、イオン注
入により拡散層１３ａを形成する。ところで、ＤＲＡＭ
周辺回路およびロジック回路内のトランジスタゲートで
はサイドウォールを形成しており、このサイドウォール
形成は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とで別々に２回のエッチバックにより行うが、その際、
アナログキャパシタ部では２回のエッチバックの双方を
施すことにより窒化膜サイドウォール１５ｂを形成す
る。これにより第２のゲートパターン１４は上層に形成
された窒化膜１５ａが完全に除去されて、後工程で第２
のゲートパターン１４上に第２のパッド１７ｂ用開口部
および接続孔１９が信頼性良く形成でき、第２のゲート
パターン１４と第２のパッド１７ｂ、第２のビット線パ
ターン２０との良好なコンタクトが形成できる（図
３）。
法を図２〜図１０に基づいて以下に説明する。なお、図
２（ａ）〜図１０（ａ）はＤＲＡＭ回路内のメモリセル
部、図２（ｂ）〜図１０（ｂ）はアナログキャパシタ部
を示すものである。まず、半導体基板１１に分離領域１
２を形成し、ゲート酸化膜を介してゲート電極膜を形成
し、パターニングする。このとき、メモリセル内では、
アクセストランジスタのゲート電極１４ａを、アナログ
キャパシタ部では第２のゲートパターン１４を形成す
る。なお、アナログキャパシタ部は分離領域であっても
活性領域であってもどちらでも良い（図２）。次に、全
面に窒化膜１５ａを形成した後、第２のゲートパターン
１４に窒化膜サイドウォール１５ｂを形成し、イオン注
入により拡散層１３ａを形成する。ところで、ＤＲＡＭ
周辺回路およびロジック回路内のトランジスタゲートで
はサイドウォールを形成しており、このサイドウォール
形成は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とで別々に２回のエッチバックにより行うが、その際、
アナログキャパシタ部では２回のエッチバックの双方を
施すことにより窒化膜サイドウォール１５ｂを形成す
る。これにより第２のゲートパターン１４は上層に形成
された窒化膜１５ａが完全に除去されて、後工程で第２
のゲートパターン１４上に第２のパッド１７ｂ用開口部
および接続孔１９が信頼性良く形成でき、第２のゲート
パターン１４と第２のパッド１７ｂ、第２のビット線パ
ターン２０との良好なコンタクトが形成できる（図
３）。
【００２２】次に、全面に層間酸化膜１６を形成し、こ
の層間酸化膜１６の所定の領域を窒化膜１５ａと選択性
を有するエッチングにて選択的にエッチング除去するこ
とにより、メモリセル内には、ゲート電極１４ａ間を開
口して拡散層１３ａに到達する開口部を、アナログキャ
パシタ部には、第２のゲートパターン１４に到達する開
口部を同時形成し、これらの開口部にポリシリコン膜を
埋め込んでパッド１７ａおよび第２のパッド１７ｂを形
成する（図４）。次に、全面に層間絶縁膜１８を形成
し、ビット線を接続するための接続孔１９を、メモリセ
ル内ではパッド１７ａ上に（図示せず）、アナログキャ
パシタ部では第２のゲートパターン１４上に形成する
（図５）。次に、層間絶縁膜１８上にポリシリコン膜を
接続孔１９を埋め込んで全面に形成し、パターニングす
る。これにより、メモリセル内ではビット線（図示せ
ず）をパッド１７ａに接続形成し、アナログキャパシタ
部では第２のビット線パターン２０を第２のゲートパタ
ーン１４に接続形成する（図６）。
の層間酸化膜１６の所定の領域を窒化膜１５ａと選択性
を有するエッチングにて選択的にエッチング除去するこ
とにより、メモリセル内には、ゲート電極１４ａ間を開
口して拡散層１３ａに到達する開口部を、アナログキャ
パシタ部には、第２のゲートパターン１４に到達する開
口部を同時形成し、これらの開口部にポリシリコン膜を
埋め込んでパッド１７ａおよび第２のパッド１７ｂを形
成する（図４）。次に、全面に層間絶縁膜１８を形成
し、ビット線を接続するための接続孔１９を、メモリセ
ル内ではパッド１７ａ上に（図示せず）、アナログキャ
パシタ部では第２のゲートパターン１４上に形成する
（図５）。次に、層間絶縁膜１８上にポリシリコン膜を
接続孔１９を埋め込んで全面に形成し、パターニングす
る。これにより、メモリセル内ではビット線（図示せ
ず）をパッド１７ａに接続形成し、アナログキャパシタ
部では第２のビット線パターン２０を第２のゲートパタ
ーン１４に接続形成する（図６）。
【００２３】次に、全面に層間絶縁膜２１を形成し、ス
トレージノード電極２３ａ、２３ｂを接続するための接
続孔２２ａ、２２ｂを、それぞれパッド１７ａ上、第２
のパッド１７ｂ上に到達するように開口し、これらの接
続孔２２ａ、２２ｂの内部に導電膜を埋め込み形成する
（図７）。次に、全面に層間絶縁膜２７を形成し、抜き
円筒型の容量素子２６ａおよび第２の容量素子２６ｂを
形成するための開口部３２ａ、３２ｂを形成する。この
後、全面にポリシリコン膜を形成し、このポリシリコン
膜が形成された開口部３２ａ、３２ｂ内のみレジストを
埋め込んで、層間絶縁膜２７上のポリシリコン膜をエッ
チング除去し、この後レジストを除去することにより、
開口部３２ａ、３２ｂ内のみポリシリコン膜を残存さ
せ、ストレージノード電極２３ａ、２３ｂを形成する
（図８）。次に、誘電体膜２４ａ、２４ｂおよびセルプ
レート電極２５ａ、２５ｂを形成することにより、メモ
リセル内およびアナログキャパシタ部において同一構造
の抜き円筒型容量素子２６ａ、２６ｂを形成する（図
９）。次に、全面に層間絶縁膜２８を形成し、金属配線
層３１を接続するための接続孔を形成してこの接続孔内
に導電膜を埋め込んで、プラグを形成する。このとき、
アナログキャパシタ部では、第２のビット線パターン２
０およびセルプレート電極２５ｂにそれぞれ接続するプ
ラグ２９、３０が形成される（図１０）。次に、全面に
金属配線膜３１を形成してパターニングした（図１参
照）後、所定の処理を施して半導体装置を完成する。
トレージノード電極２３ａ、２３ｂを接続するための接
続孔２２ａ、２２ｂを、それぞれパッド１７ａ上、第２
のパッド１７ｂ上に到達するように開口し、これらの接
続孔２２ａ、２２ｂの内部に導電膜を埋め込み形成する
（図７）。次に、全面に層間絶縁膜２７を形成し、抜き
円筒型の容量素子２６ａおよび第２の容量素子２６ｂを
形成するための開口部３２ａ、３２ｂを形成する。この
後、全面にポリシリコン膜を形成し、このポリシリコン
膜が形成された開口部３２ａ、３２ｂ内のみレジストを
埋め込んで、層間絶縁膜２７上のポリシリコン膜をエッ
チング除去し、この後レジストを除去することにより、
開口部３２ａ、３２ｂ内のみポリシリコン膜を残存さ
せ、ストレージノード電極２３ａ、２３ｂを形成する
（図８）。次に、誘電体膜２４ａ、２４ｂおよびセルプ
レート電極２５ａ、２５ｂを形成することにより、メモ
リセル内およびアナログキャパシタ部において同一構造
の抜き円筒型容量素子２６ａ、２６ｂを形成する（図
９）。次に、全面に層間絶縁膜２８を形成し、金属配線
層３１を接続するための接続孔を形成してこの接続孔内
に導電膜を埋め込んで、プラグを形成する。このとき、
アナログキャパシタ部では、第２のビット線パターン２
０およびセルプレート電極２５ｂにそれぞれ接続するプ
ラグ２９、３０が形成される（図１０）。次に、全面に
金属配線膜３１を形成してパターニングした（図１参
照）後、所定の処理を施して半導体装置を完成する。
【００２４】この実施の形態では、ロジック回路内のア
ナログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ
回路内のメモリセルに用いられる容量素子２６ａと同時
に形成され、ゲート電極１４ａと同時形成される第２の
ゲートパターン１４をストレージノード電極２３ｂと接
続して第２の容量素子２６ｂの下部電極取り出し層に用
いるため、第２の容量素子２６ｂを形成するために工程
やマスクを追加する必要はなく、簡易に形成することが
できる。また、メモリセルに用いられる容量素子２６ａ
は少ない占有面積で容量を確保できる構造（この場合抜
き円筒型）で、さらに電圧変動の影響を受けにくいこと
が知られている。このため、同じ構造の第２の容量素子
２６ｂをロジック回路に用いることにより、従来のゲー
ト酸化膜２を誘電体膜とした容量素子を用いた場合に比
して、電圧変動の影響が低減できる信頼性の高い第２の
容量素子２６ｂが形成できると共に、微細化、集積化を
促進できる。
ナログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ
回路内のメモリセルに用いられる容量素子２６ａと同時
に形成され、ゲート電極１４ａと同時形成される第２の
ゲートパターン１４をストレージノード電極２３ｂと接
続して第２の容量素子２６ｂの下部電極取り出し層に用
いるため、第２の容量素子２６ｂを形成するために工程
やマスクを追加する必要はなく、簡易に形成することが
できる。また、メモリセルに用いられる容量素子２６ａ
は少ない占有面積で容量を確保できる構造（この場合抜
き円筒型）で、さらに電圧変動の影響を受けにくいこと
が知られている。このため、同じ構造の第２の容量素子
２６ｂをロジック回路に用いることにより、従来のゲー
ト酸化膜２を誘電体膜とした容量素子を用いた場合に比
して、電圧変動の影響が低減できる信頼性の高い第２の
容量素子２６ｂが形成できると共に、微細化、集積化を
促進できる。
【００２５】なお、上記実施の形態では、第２のゲート
パターン１４から引き出した第２の容量素子２６ｂの下
部電極は金属配線膜３１によりアナログ回路に接続した
が、図１１に示すように、ビット線と同時形成される第
２のビット線パターン２０ａを配線に用いてアナログ回
路に接続しても良く、また、図１２に示すように、下部
電極取り出し層である第２のゲートパターン１４ｂを配
線としてアナログ回路に接続しても良い。
パターン１４から引き出した第２の容量素子２６ｂの下
部電極は金属配線膜３１によりアナログ回路に接続した
が、図１１に示すように、ビット線と同時形成される第
２のビット線パターン２０ａを配線に用いてアナログ回
路に接続しても良く、また、図１２に示すように、下部
電極取り出し層である第２のゲートパターン１４ｂを配
線としてアナログ回路に接続しても良い。
【００２６】実施の形態２．次に、この発明の実施の形
態２を説明する。図１３はこの発明の実施の形態２によ
る半導体装置の構造をｅＲＡＭについて示す断面図であ
り、特に、図１３（ａ）はＤＲＡＭ回路内のメモリセル
部、図１３（ｂ）はロジック回路内のアナログキャパシ
タ部を示すものである。上記実施の形態１では、アナロ
グキャパシタ部の第２の容量素子２６ｂの下部電極取り
出し層として第２のゲートパターン１４を用いたが、こ
の実施の形態では、図１３に示すように、メモリセル内
のパッド１７ａと同時形成された、即ち同一構成膜から
成る第２のパッド１７を第２の容量素子２６ｂの下部電
極取り出し層として用いる。また、図１４に示すよう
に、第２のパッド１７の下層の半導体基板１１に第２の
パッド１７に隣接してメモリセル内の拡散層１３ａと同
時形成された、即ち同一構成層から成る拡散層１３を形
成して、第２のパッド１７および第２の拡散層１３を下
部電極取り出し層としても良い。
態２を説明する。図１３はこの発明の実施の形態２によ
る半導体装置の構造をｅＲＡＭについて示す断面図であ
り、特に、図１３（ａ）はＤＲＡＭ回路内のメモリセル
部、図１３（ｂ）はロジック回路内のアナログキャパシ
タ部を示すものである。上記実施の形態１では、アナロ
グキャパシタ部の第２の容量素子２６ｂの下部電極取り
出し層として第２のゲートパターン１４を用いたが、こ
の実施の形態では、図１３に示すように、メモリセル内
のパッド１７ａと同時形成された、即ち同一構成膜から
成る第２のパッド１７を第２の容量素子２６ｂの下部電
極取り出し層として用いる。また、図１４に示すよう
に、第２のパッド１７の下層の半導体基板１１に第２の
パッド１７に隣接してメモリセル内の拡散層１３ａと同
時形成された、即ち同一構成層から成る拡散層１３を形
成して、第２のパッド１７および第２の拡散層１３を下
部電極取り出し層としても良い。
【００２７】図１４に示す半導体装置の製造方法を図１
５〜図２２に基づいて以下に説明する。なお、図１５
（ａ）〜図２２（ａ）はＤＲＡＭ回路内のメモリセル部
の断面図、図１５（ｂ）〜図２２（ｂ）はアナログキャ
パシタ部の断面図であり、図１５（ｃ）〜図１７（ｃ）
は図１５（ｂ）〜図１７（ｂ）に示すアナログキャパシ
タ部を異なる方向で切断した断面図である。まず、半導
体基板１１に分離領域１２を形成し、ゲート酸化膜を介
してゲート電極膜を形成し、パターニングする。このと
き、メモリセル内では、アクセストランジスタのゲート
電極１４ａを、アナログキャパシタ部では第２のゲート
パターン１４ｃを形成する（図１５）。次に、全面に窒
化膜１５ａを形成し、イオン注入により、メモリセル内
ではアクセストランジスタの拡散層１３ａを、アナログ
キャパシタ部では下部電極取り出し層の下層部分となる
第２の拡散層１３を形成する（図１６）。
５〜図２２に基づいて以下に説明する。なお、図１５
（ａ）〜図２２（ａ）はＤＲＡＭ回路内のメモリセル部
の断面図、図１５（ｂ）〜図２２（ｂ）はアナログキャ
パシタ部の断面図であり、図１５（ｃ）〜図１７（ｃ）
は図１５（ｂ）〜図１７（ｂ）に示すアナログキャパシ
タ部を異なる方向で切断した断面図である。まず、半導
体基板１１に分離領域１２を形成し、ゲート酸化膜を介
してゲート電極膜を形成し、パターニングする。このと
き、メモリセル内では、アクセストランジスタのゲート
電極１４ａを、アナログキャパシタ部では第２のゲート
パターン１４ｃを形成する（図１５）。次に、全面に窒
化膜１５ａを形成し、イオン注入により、メモリセル内
ではアクセストランジスタの拡散層１３ａを、アナログ
キャパシタ部では下部電極取り出し層の下層部分となる
第２の拡散層１３を形成する（図１６）。
【００２８】次に、全面に層間酸化膜１６を形成し、こ
の層間酸化膜１６の所定の領域を窒化膜１５ａと選択性
を有するエッチングにて選択的にエッチング除去するこ
とにより、メモリセル内には、ゲート電極１４ａ間を開
口して拡散層１３ａに到達する開口部を、アナログキャ
パシタ部には、第２のゲートパターン１４ｃ間を開口し
て第２の拡散層１３に到達する開口部を同時形成し、こ
れらの開口部にポリシリコン膜を埋め込んでパッド１７
ａおよび第２のパッド１７を形成する。これによりアナ
ログキャパシタ部では、第２の拡散層１３とその上に形
成された第２のパッド１７とにより、後工程で形成され
る容量素子２６ｂの下部電極取り出し層が形成される
（図１７）。次に、全面に層間絶縁膜１８を形成し、ビ
ット線を接続するための接続孔１９を、メモリセル内で
はパッド１７ａ上に（図示せず）、アナログキャパシタ
部では第２のパッド１７上に形成する（図１８）。次
に、層間絶縁膜１８上にポリシリコン膜を接続孔１９を
埋め込んで全面に形成し、パターニングする。これによ
り、メモリセル内ではビット線（図示せず）をパッド１
７ａに接続形成し、アナログキャパシタ部では第２のビ
ット線パターン２０を第２のパッド１７に接続形成する
（図１９）。
の層間酸化膜１６の所定の領域を窒化膜１５ａと選択性
を有するエッチングにて選択的にエッチング除去するこ
とにより、メモリセル内には、ゲート電極１４ａ間を開
口して拡散層１３ａに到達する開口部を、アナログキャ
パシタ部には、第２のゲートパターン１４ｃ間を開口し
て第２の拡散層１３に到達する開口部を同時形成し、こ
れらの開口部にポリシリコン膜を埋め込んでパッド１７
ａおよび第２のパッド１７を形成する。これによりアナ
ログキャパシタ部では、第２の拡散層１３とその上に形
成された第２のパッド１７とにより、後工程で形成され
る容量素子２６ｂの下部電極取り出し層が形成される
（図１７）。次に、全面に層間絶縁膜１８を形成し、ビ
ット線を接続するための接続孔１９を、メモリセル内で
はパッド１７ａ上に（図示せず）、アナログキャパシタ
部では第２のパッド１７上に形成する（図１８）。次
に、層間絶縁膜１８上にポリシリコン膜を接続孔１９を
埋め込んで全面に形成し、パターニングする。これによ
り、メモリセル内ではビット線（図示せず）をパッド１
７ａに接続形成し、アナログキャパシタ部では第２のビ
ット線パターン２０を第２のパッド１７に接続形成する
（図１９）。
【００２９】この後、上記実施の形態１と同様に、層間
絶縁膜２１を形成し、ストレージノード電極２３ａ、２
３ｂ用の接続孔２２ａ、２２ｂを開口して導電膜を埋め
込み（図２０）、全面に層間絶縁膜２７を形成し、メモ
リセル内およびアナログキャパシタ部において、ストレ
ージノード電極２３ａ、２３ｂ、誘電体膜２４ａ、２４
ｂおよびセルプレート電極２５ａ、２５ｂから成る同一
構造の抜き円筒型容量素子２６ａ、２６ｂを形成する
（図２１、図２２）。さらに、上記実施の形態１と同様
に、全面に層間絶縁膜２８を形成し、金属配線膜３１を
形成して、アナログキャパシタ部では、第２のビット線
パターン２０およびセルプレート電極２５ｂにそれぞれ
接続した後（図１４参照）、所定の処理を施して半導体
装置を完成する。
絶縁膜２１を形成し、ストレージノード電極２３ａ、２
３ｂ用の接続孔２２ａ、２２ｂを開口して導電膜を埋め
込み（図２０）、全面に層間絶縁膜２７を形成し、メモ
リセル内およびアナログキャパシタ部において、ストレ
ージノード電極２３ａ、２３ｂ、誘電体膜２４ａ、２４
ｂおよびセルプレート電極２５ａ、２５ｂから成る同一
構造の抜き円筒型容量素子２６ａ、２６ｂを形成する
（図２１、図２２）。さらに、上記実施の形態１と同様
に、全面に層間絶縁膜２８を形成し、金属配線膜３１を
形成して、アナログキャパシタ部では、第２のビット線
パターン２０およびセルプレート電極２５ｂにそれぞれ
接続した後（図１４参照）、所定の処理を施して半導体
装置を完成する。
【００３０】この実施の形態では、ロジック回路内のア
ナログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ
回路内のメモリセルに用いられる容量素子２６ａと同時
に形成され、メモリセル内の接続孔２２を受けるための
パッド１７ａと同時形成される第２のパッド１７を、ス
トレージノード電極２３ｂと接続して第２の容量素子２
６ｂの下部電極取り出し層に用いるため、第２の容量素
子２６ｂを形成するために工程やマスクを追加する必要
はなく、簡易に形成することができる。また、メモリセ
ルに用いられる容量素子２６ａと同じ構造の第２の容量
素子２６ｂをロジック回路に用いることにより、従来の
ゲート酸化膜２を誘電体膜とした容量素子を用いた場合
に比して、電圧変動の影響が低減できる信頼性の高い第
２の容量素子２６ｂが形成できると共に、微細化、集積
化を促進できる。
ナログキャパシタ部の第２の容量素子２６ｂはＤＲＡＭ
回路内のメモリセルに用いられる容量素子２６ａと同時
に形成され、メモリセル内の接続孔２２を受けるための
パッド１７ａと同時形成される第２のパッド１７を、ス
トレージノード電極２３ｂと接続して第２の容量素子２
６ｂの下部電極取り出し層に用いるため、第２の容量素
子２６ｂを形成するために工程やマスクを追加する必要
はなく、簡易に形成することができる。また、メモリセ
ルに用いられる容量素子２６ａと同じ構造の第２の容量
素子２６ｂをロジック回路に用いることにより、従来の
ゲート酸化膜２を誘電体膜とした容量素子を用いた場合
に比して、電圧変動の影響が低減できる信頼性の高い第
２の容量素子２６ｂが形成できると共に、微細化、集積
化を促進できる。
【００３１】また、第２のパッド１７の下層に第２の拡
散層１３を形成することにより、第２の容量素子２６ｂ
の配線抵抗が低減できる。さらに、ゲート電極１４ａと
同時に第２のゲートパターン１４ｃを形成して、この第
２のゲートパターン１４ｃを覆って形成された窒化膜１
５ａを利用して、第２のゲートパターン１４ｃ間に選択
的に第２のパッド１７を形成するため、第２のパッド１
７が寸法制御性良く形成でき、信頼性が向上する。な
お、このような下部電極取り出し層となる第２のパッド
１７は、第２のゲートパターン１４ｃを設けずに形成す
ることもできる。
散層１３を形成することにより、第２の容量素子２６ｂ
の配線抵抗が低減できる。さらに、ゲート電極１４ａと
同時に第２のゲートパターン１４ｃを形成して、この第
２のゲートパターン１４ｃを覆って形成された窒化膜１
５ａを利用して、第２のゲートパターン１４ｃ間に選択
的に第２のパッド１７を形成するため、第２のパッド１
７が寸法制御性良く形成でき、信頼性が向上する。な
お、このような下部電極取り出し層となる第２のパッド
１７は、第２のゲートパターン１４ｃを設けずに形成す
ることもできる。
【００３２】さらに、上記実施の形態では、第２のパッ
ド１７から引き出した第２の容量素子２６ｂの下部電極
は金属配線膜３１によりアナログ回路に接続したが、図
２３に示すようにビット線と同時形成される第２のビッ
ト線パターン２０ａを配線に用いてアナログ回路に接続
しても良く、また、図２４に示すように、下部電極取り
出し層である第２のパッド１７ｃおよび第２の拡散層１
３ｃを配線としてアナログ回路に接続しても良い。
ド１７から引き出した第２の容量素子２６ｂの下部電極
は金属配線膜３１によりアナログ回路に接続したが、図
２３に示すようにビット線と同時形成される第２のビッ
ト線パターン２０ａを配線に用いてアナログ回路に接続
しても良く、また、図２４に示すように、下部電極取り
出し層である第２のパッド１７ｃおよび第２の拡散層１
３ｃを配線としてアナログ回路に接続しても良い。
【００３３】実施の形態３．次に、上記実施の形態１、
２で示した第２の容量素子２６ｂを直列に接続してアナ
ログ回路に用いる場合を、図２５に基づいて以下に説明
する。図２５（ａ）は、上記実施の形態１で示したよう
に、第２の容量素子２６ｂの下部電極取り出し層として
第２のゲートパターン１４を用いた場合を示す断面図で
ある。なお、ストレージノード電極２３ｂ、誘電体膜２
４ｂ、セルプレート電極２５ｂのそれぞれの図示は便宜
上省略する。図に示すように、２個の第２の容量素子２
６ｂを、セルプレート電極２５ｂは互いに分離し、下部
電極取り出し層である第２のゲートパターン１４を共通
とすることで、ストレージノード電極２３ｂを互いに接
続して、２個の第２の容量素子２６ｂを直列接続する。
また、分離されたセルプレート電極２５ｂを介して直列
接続された容量素子はアナログ回路に接続される。ロジ
ック回路内のアナログ回路では、一般にＤＲＡＭ回路の
メモリセル部よりも高い電源電圧を用いるものである。
アナログ回路の容量素子にメモリセルと同一構造の第２
の容量素子２６ｂを用いると、必然的に耐圧が低いもの
となるが、上述したように下部電極取り出し層１４を共
通とすることで容易に第２の容量素子２６ｂを直列接続
でき、高い電源電圧に対応できる。
２で示した第２の容量素子２６ｂを直列に接続してアナ
ログ回路に用いる場合を、図２５に基づいて以下に説明
する。図２５（ａ）は、上記実施の形態１で示したよう
に、第２の容量素子２６ｂの下部電極取り出し層として
第２のゲートパターン１４を用いた場合を示す断面図で
ある。なお、ストレージノード電極２３ｂ、誘電体膜２
４ｂ、セルプレート電極２５ｂのそれぞれの図示は便宜
上省略する。図に示すように、２個の第２の容量素子２
６ｂを、セルプレート電極２５ｂは互いに分離し、下部
電極取り出し層である第２のゲートパターン１４を共通
とすることで、ストレージノード電極２３ｂを互いに接
続して、２個の第２の容量素子２６ｂを直列接続する。
また、分離されたセルプレート電極２５ｂを介して直列
接続された容量素子はアナログ回路に接続される。ロジ
ック回路内のアナログ回路では、一般にＤＲＡＭ回路の
メモリセル部よりも高い電源電圧を用いるものである。
アナログ回路の容量素子にメモリセルと同一構造の第２
の容量素子２６ｂを用いると、必然的に耐圧が低いもの
となるが、上述したように下部電極取り出し層１４を共
通とすることで容易に第２の容量素子２６ｂを直列接続
でき、高い電源電圧に対応できる。
【００３４】なお、図２５（ｂ）に示すように、下部電
極取り出し層として上記実施の形態２で示したように第
２のパッド１７およびその下層の第２の拡散層１３を用
い、この下部電極取り出し層１７、１３を共通とするこ
とでも、同様に容易に２個の第２の容量素子２６ｂを直
列接続でき、高い電源電圧に対応できる。また、図２５
（ｃ）に示すように、下部電極取り出し層として第２の
拡散層１３のみを用いて、第２のパッド１７ｄおよび接
続孔２２ｂを介してストレージノード電極２３ｂを第２
の拡散層１３に接続し、この下部電極取り出し層１３を
共通として直列接続しても良い。
極取り出し層として上記実施の形態２で示したように第
２のパッド１７およびその下層の第２の拡散層１３を用
い、この下部電極取り出し層１７、１３を共通とするこ
とでも、同様に容易に２個の第２の容量素子２６ｂを直
列接続でき、高い電源電圧に対応できる。また、図２５
（ｃ）に示すように、下部電極取り出し層として第２の
拡散層１３のみを用いて、第２のパッド１７ｄおよび接
続孔２２ｂを介してストレージノード電極２３ｂを第２
の拡散層１３に接続し、この下部電極取り出し層１３を
共通として直列接続しても良い。
【００３５】実施の形態４．上記実施の形態３では、ス
トレージノード電極２３ｂを互いに接続して２個の第２
の容量素子２６ｂを直列接続したが、セルプレート電極
２５ｂを互いに接続する場合を、図２６に基づいて以下
に示す。図２６（ａ）は、上記実施の形態１で示したよ
うに、第２の容量素子２６ｂの下部電極取り出し層とし
て第２のゲートパターン１４を用いた場合を示す断面図
である。なお、ストレージノード電極２３ｂ、誘電体膜
２４ｂ、セルプレート電極２５ｂのそれぞれの図示は便
宜上省略する。図に示すように、２個の第２の容量素子
２６ｂの下部電極取り出し層１４を互いに分離し、セル
プレート電極２５ｂを共通とすることで、２個の第２の
容量素子２６ｂを直列接続する。また、分離された下部
電極取り出し層１４を介して直列接続された容量素子は
アナログ回路に接続される。これにより、２個の第２の
容量素子２６ｂを容易に直列接続でき、高い電源電圧に
対応できる。また、この場合、下部電極取り出し層１４
の間の領域の半導体基板１１に分離領域１２を形成する
ことで下部電極取り出し層１４間の分離が信頼性良く実
現できる。
トレージノード電極２３ｂを互いに接続して２個の第２
の容量素子２６ｂを直列接続したが、セルプレート電極
２５ｂを互いに接続する場合を、図２６に基づいて以下
に示す。図２６（ａ）は、上記実施の形態１で示したよ
うに、第２の容量素子２６ｂの下部電極取り出し層とし
て第２のゲートパターン１４を用いた場合を示す断面図
である。なお、ストレージノード電極２３ｂ、誘電体膜
２４ｂ、セルプレート電極２５ｂのそれぞれの図示は便
宜上省略する。図に示すように、２個の第２の容量素子
２６ｂの下部電極取り出し層１４を互いに分離し、セル
プレート電極２５ｂを共通とすることで、２個の第２の
容量素子２６ｂを直列接続する。また、分離された下部
電極取り出し層１４を介して直列接続された容量素子は
アナログ回路に接続される。これにより、２個の第２の
容量素子２６ｂを容易に直列接続でき、高い電源電圧に
対応できる。また、この場合、下部電極取り出し層１４
の間の領域の半導体基板１１に分離領域１２を形成する
ことで下部電極取り出し層１４間の分離が信頼性良く実
現できる。
【００３６】なお、図２６（ｂ）に示すように、下部電
極取り出し層として上記実施の形態２で示したように第
２のパッド１７およびその下層の第２の拡散層１３を用
いた場合にも同様に適用でき、セルプレート電極２５ｂ
を共通とすることで、同様に容易に２個の第２の容量素
子２６ｂを直列接続でき、高い電源電圧に対応できる。
また、図２６（ｃ）に示すように、下部電極取り出し層
として第２の拡散層１３のみを用いて、第２のパッド１
７ｄおよび接続孔２２ｂを介してストレージノード電極
２３ｂを第２の拡散層１３に接続した場合にも同様に適
用でき、容易に２個の第２の容量素子２６ｂを直列接続
でき、高い電源電圧に対応できる。
極取り出し層として上記実施の形態２で示したように第
２のパッド１７およびその下層の第２の拡散層１３を用
いた場合にも同様に適用でき、セルプレート電極２５ｂ
を共通とすることで、同様に容易に２個の第２の容量素
子２６ｂを直列接続でき、高い電源電圧に対応できる。
また、図２６（ｃ）に示すように、下部電極取り出し層
として第２の拡散層１３のみを用いて、第２のパッド１
７ｄおよび接続孔２２ｂを介してストレージノード電極
２３ｂを第２の拡散層１３に接続した場合にも同様に適
用でき、容易に２個の第２の容量素子２６ｂを直列接続
でき、高い電源電圧に対応できる。
【００３７】また、図２７に示すように、図２６（ｃ）
に示す第２のパッド１７ｄ形成時に、ゲート電極１４ａ
と同時形成される第２のゲートパターン１４ｄを、第２
のパッド１７ｄ形成予定領域の間に予め形成しておくこ
とで、寸法制御性良く第２の２のパッド１７ｄが形成で
き、第２のパッド１７ｄ間の寸法を低減でき、微細化、
集積化が促進できる。また、第２のゲートパターン１４
ｄをマスクとして第２の拡散層１３形成のためのイオン
注入ができ、第２のゲートパターン１４ｄを接地するこ
とで、分離領域１２を省略することができる。なお、図
２７（ａ）は分離領域１２がない場合、図２７（ｂ）は
分離領域１２を形成した場合を示す。
に示す第２のパッド１７ｄ形成時に、ゲート電極１４ａ
と同時形成される第２のゲートパターン１４ｄを、第２
のパッド１７ｄ形成予定領域の間に予め形成しておくこ
とで、寸法制御性良く第２の２のパッド１７ｄが形成で
き、第２のパッド１７ｄ間の寸法を低減でき、微細化、
集積化が促進できる。また、第２のゲートパターン１４
ｄをマスクとして第２の拡散層１３形成のためのイオン
注入ができ、第２のゲートパターン１４ｄを接地するこ
とで、分離領域１２を省略することができる。なお、図
２７（ａ）は分離領域１２がない場合、図２７（ｂ）は
分離領域１２を形成した場合を示す。
【００３８】また、図２８に示すように、図２６（ａ）
に示す第２のゲートパターン１４を分離領域１２上に形
成することで、第２のゲートパターン１４間の寸法を低
減でき、微細化、集積化が促進できる。さらに、図２９
（ａ）に示すように、図２６（ｂ）に示す第２のパッド
１７形成時にも、図２７で示した場合と同様に、ゲート
電極１４ａと同時形成される第２のゲートパターン１４
ｄを、第２のパッド１７形成予定領域の間に予め形成し
ておくことで、寸法制御性良く第２のパッド１７が形成
でき、第２のパッド１７間の寸法を低減でき、微細化、
集積化が促進できる。なお、図２７および図２９で示す
第２のパッド１７ｄ、１７の形成は、上述したように第
２のゲートパターン１４ｄを用いて行うもので、上記実
施の形態２で示した、第２のゲートパターン１４ｃを用
いて第２のパッド１７の形成を寸法制御性良く行う方法
と同様であるが、この場合、図２９（ｂ）の平面図で示
すように、第２のゲートパターン１４ｄを第２のパッド
１７の両側だけでなく、２つの第２のパッド１７の間の
領域Ａにも形成することで、実現できる。
に示す第２のゲートパターン１４を分離領域１２上に形
成することで、第２のゲートパターン１４間の寸法を低
減でき、微細化、集積化が促進できる。さらに、図２９
（ａ）に示すように、図２６（ｂ）に示す第２のパッド
１７形成時にも、図２７で示した場合と同様に、ゲート
電極１４ａと同時形成される第２のゲートパターン１４
ｄを、第２のパッド１７形成予定領域の間に予め形成し
ておくことで、寸法制御性良く第２のパッド１７が形成
でき、第２のパッド１７間の寸法を低減でき、微細化、
集積化が促進できる。なお、図２７および図２９で示す
第２のパッド１７ｄ、１７の形成は、上述したように第
２のゲートパターン１４ｄを用いて行うもので、上記実
施の形態２で示した、第２のゲートパターン１４ｃを用
いて第２のパッド１７の形成を寸法制御性良く行う方法
と同様であるが、この場合、図２９（ｂ）の平面図で示
すように、第２のゲートパターン１４ｄを第２のパッド
１７の両側だけでなく、２つの第２のパッド１７の間の
領域Ａにも形成することで、実現できる。
【００３９】実施の形態５．次に、上記実施の形態１で
示した第２の容量素子２６ｂを並列に接続してアナログ
回路に用いる場合を、図３０に基づいて以下に説明す
る。図３０は、上記実施の形態１で示したように、第２
の容量素子２６ｂの下部電極取り出し層として第２のゲ
ートパターン１４を用いた場合を示す断面図である。な
お、ストレージノード電極２３ｂ、誘電体膜２４ｂ、セ
ルプレート電極２５ｂのそれぞれの図示は便宜上省略す
る。図に示すように、複数の第２の容量素子２６ｂを、
セルプレート電極２５ｂおよび下部電極取り出し層であ
る第２のゲートパターン１４をそれぞれ共通とすること
で容易に並列に接続できる。これによりアナログ回路に
用いる容量素子の容量を増大でき、所望の容量を確保で
できる。なお、図３１に示すように、第２の容量素子２
６ｂの下部電極取り出し層として第２のパッド１７を用
いた上記実施の形態２の場合にも同様に適用でき、複数
の第２の容量素子２６ｂを容易に並列に接続でき、所望
の容量を確保できる。このとき、第２のパッド１７は上
記実施の形態２で示した同様の方法で形成するが、第２
のパッド１７および第２のゲートパターン１４ｃのパタ
ーン形状は、例えば、図３１（ｂ）の平面図に示す形状
となる。
示した第２の容量素子２６ｂを並列に接続してアナログ
回路に用いる場合を、図３０に基づいて以下に説明す
る。図３０は、上記実施の形態１で示したように、第２
の容量素子２６ｂの下部電極取り出し層として第２のゲ
ートパターン１４を用いた場合を示す断面図である。な
お、ストレージノード電極２３ｂ、誘電体膜２４ｂ、セ
ルプレート電極２５ｂのそれぞれの図示は便宜上省略す
る。図に示すように、複数の第２の容量素子２６ｂを、
セルプレート電極２５ｂおよび下部電極取り出し層であ
る第２のゲートパターン１４をそれぞれ共通とすること
で容易に並列に接続できる。これによりアナログ回路に
用いる容量素子の容量を増大でき、所望の容量を確保で
できる。なお、図３１に示すように、第２の容量素子２
６ｂの下部電極取り出し層として第２のパッド１７を用
いた上記実施の形態２の場合にも同様に適用でき、複数
の第２の容量素子２６ｂを容易に並列に接続でき、所望
の容量を確保できる。このとき、第２のパッド１７は上
記実施の形態２で示した同様の方法で形成するが、第２
のパッド１７および第２のゲートパターン１４ｃのパタ
ーン形状は、例えば、図３１（ｂ）の平面図に示す形状
となる。
【００４０】また、このような第２の容量素子２６ｂの
容量を増大するには、抜き円筒型の場合、容量素子を構
成する円筒型の開口部の寸法を、短辺方向に固定して、
長辺方向に増大させることにより、ストレージノード形
成時にレジスト膜の埋め込み特性を劣化させることな
く、信頼性良く容量を確保することができる。
容量を増大するには、抜き円筒型の場合、容量素子を構
成する円筒型の開口部の寸法を、短辺方向に固定して、
長辺方向に増大させることにより、ストレージノード形
成時にレジスト膜の埋め込み特性を劣化させることな
く、信頼性良く容量を確保することができる。
【００４１】
【発明の効果】以上のように、この発明に係る請求項１
記載の半導体装置は、ゲート電極および拡散層から成る
アクセストランジスタと、ストレージノード電極および
この上に誘電体膜を介して配設されたセルプレート電極
から成る容量素子と、ビット線とで構成されるメモリセ
ルを有するダイナミック型ランダムアクセスメモリ回路
（ＤＲＡＭ回路）と、ロジック回路とが同一半導体基板
上に混載された装置構成であって、上記ロジック回路内
に、上記メモリセルの上記容量素子と同一構造の第２の
容量素子、および該第２の容量素子の下層に配設され上
記メモリセル内の上記ゲート電極と同時形成された第２
のゲートパターンを有するアナログ回路を備え、上記第
２の容量素子のストレージノード電極を上記第２のゲー
トパターン上に接続孔を介して接続し、上記第２のゲー
トパターンを上記第２の容量素子の下部電極取り出し層
に用いて上記第２の容量素子を上記アナログ回路に接続
するため、ロジック回路内に、電圧変動の影響が低減で
きる信頼性の高い第２の容量素子を簡易に形成できると
共に、微細化、集積化を促進できる。
記載の半導体装置は、ゲート電極および拡散層から成る
アクセストランジスタと、ストレージノード電極および
この上に誘電体膜を介して配設されたセルプレート電極
から成る容量素子と、ビット線とで構成されるメモリセ
ルを有するダイナミック型ランダムアクセスメモリ回路
（ＤＲＡＭ回路）と、ロジック回路とが同一半導体基板
上に混載された装置構成であって、上記ロジック回路内
に、上記メモリセルの上記容量素子と同一構造の第２の
容量素子、および該第２の容量素子の下層に配設され上
記メモリセル内の上記ゲート電極と同時形成された第２
のゲートパターンを有するアナログ回路を備え、上記第
２の容量素子のストレージノード電極を上記第２のゲー
トパターン上に接続孔を介して接続し、上記第２のゲー
トパターンを上記第２の容量素子の下部電極取り出し層
に用いて上記第２の容量素子を上記アナログ回路に接続
するため、ロジック回路内に、電圧変動の影響が低減で
きる信頼性の高い第２の容量素子を簡易に形成できると
共に、微細化、集積化を促進できる。
【００４２】またこの発明に係る請求項２記載の半導体
装置は、請求項１において、メモリセル内のゲート電極
が窒化膜に覆われ、その上に層間酸化膜が形成され、該
ゲート電極間が選択的に開口され導電膜が埋め込まれて
下層の拡散層に接続されるパッドを有して、該パッド上
にビット線およびストレージノード電極をそれぞれ接続
する接続孔が形成され、アナログ回路における第２のゲ
ートパターン上に上記メモリセル内の上記パッドと同時
形成される第２のパッドを有して、該第２のパッド上に
第２の容量素子のストレージノード電極を接続する接続
孔が形成されたため、ロジック回路内にメモリセルの容
量素子と同一構造の第２の容量素子を工程数の増大なく
確実に簡易に形成できる。
装置は、請求項１において、メモリセル内のゲート電極
が窒化膜に覆われ、その上に層間酸化膜が形成され、該
ゲート電極間が選択的に開口され導電膜が埋め込まれて
下層の拡散層に接続されるパッドを有して、該パッド上
にビット線およびストレージノード電極をそれぞれ接続
する接続孔が形成され、アナログ回路における第２のゲ
ートパターン上に上記メモリセル内の上記パッドと同時
形成される第２のパッドを有して、該第２のパッド上に
第２の容量素子のストレージノード電極を接続する接続
孔が形成されたため、ロジック回路内にメモリセルの容
量素子と同一構造の第２の容量素子を工程数の増大なく
確実に簡易に形成できる。
【００４３】またこの発明に係る請求項３記載の半導体
装置は、ゲート電極および拡散層から成るアクセストラ
ンジスタと、ストレージノード電極およびこの上に誘電
体膜を介して配設されたセルプレート電極から成る容量
素子と、ビット線とで構成されるメモリセルを有するダ
イナミック型ランダムアクセスメモリ回路（ＤＲＡＭ回
路）と、ロジック回路とが同一半導体基板上に混載され
た装置構成であって、上記メモリセル内の上記ゲート電
極が窒化膜に覆われ、その上に層間酸化膜が形成され、
該ゲート電極間が選択的に開口され導電膜が埋め込まれ
て下層の上記拡散層に接続されるパッドを有して、該パ
ッド上に上記ビット線および上記ストレージノード電極
をそれぞれ接続する接続孔が形成され、上記ロジック回
路内に、上記メモリセル内の上記容量素子と同一構造の
第２の容量素子、および該第２の容量素子の下層に配設
され上記メモリセル内の上記パッドと同時形成された第
２のパッドを有するアナログ回路を備え、上記第２の容
量素子のストレージノード電極を上記第２のパッド上に
接続孔を介して接続し、上記第２のパッドを上記第２の
容量素子の下部電極取り出し層に用いて上記第２の容量
素子を上記アナログ回路に接続するため、ロジック回路
内に、電圧変動の影響が低減できる信頼性の高い第２の
容量素子を簡易に形成できると共に、微細化、集積化を
促進できる。
装置は、ゲート電極および拡散層から成るアクセストラ
ンジスタと、ストレージノード電極およびこの上に誘電
体膜を介して配設されたセルプレート電極から成る容量
素子と、ビット線とで構成されるメモリセルを有するダ
イナミック型ランダムアクセスメモリ回路（ＤＲＡＭ回
路）と、ロジック回路とが同一半導体基板上に混載され
た装置構成であって、上記メモリセル内の上記ゲート電
極が窒化膜に覆われ、その上に層間酸化膜が形成され、
該ゲート電極間が選択的に開口され導電膜が埋め込まれ
て下層の上記拡散層に接続されるパッドを有して、該パ
ッド上に上記ビット線および上記ストレージノード電極
をそれぞれ接続する接続孔が形成され、上記ロジック回
路内に、上記メモリセル内の上記容量素子と同一構造の
第２の容量素子、および該第２の容量素子の下層に配設
され上記メモリセル内の上記パッドと同時形成された第
２のパッドを有するアナログ回路を備え、上記第２の容
量素子のストレージノード電極を上記第２のパッド上に
接続孔を介して接続し、上記第２のパッドを上記第２の
容量素子の下部電極取り出し層に用いて上記第２の容量
素子を上記アナログ回路に接続するため、ロジック回路
内に、電圧変動の影響が低減できる信頼性の高い第２の
容量素子を簡易に形成できると共に、微細化、集積化を
促進できる。
【００４４】またこの発明に係る請求項４記載の半導体
装置は、請求項３において、アナログ回路の第２のパッ
ド下層の半導体基板に、該第２のパッドに隣接して、メ
モリセル内の拡散層と同時形成された第２の拡散層を備
えたため、第２の容量素子の配線抵抗が低減できる。
装置は、請求項３において、アナログ回路の第２のパッ
ド下層の半導体基板に、該第２のパッドに隣接して、メ
モリセル内の拡散層と同時形成された第２の拡散層を備
えたため、第２の容量素子の配線抵抗が低減できる。
【００４５】またこの発明に係る請求項５記載の半導体
装置は、請求項１〜４のいずれかにおいて、アナログ回
路に、メモリセル内のビット線と同時形成された第２の
ビット線パターンを備え、該第２のビット線パターンを
接続孔を介して下部電極取り出し層と接続し、該第２の
ビット線パターンを配線に用いて第２の容量素子をアナ
ログ回路に接続するため、ロジック回路内に、微細化、
集積化の促進した第２の容量素子を簡易に形成できてア
ナログ回路に容易で確実に接続できる。
装置は、請求項１〜４のいずれかにおいて、アナログ回
路に、メモリセル内のビット線と同時形成された第２の
ビット線パターンを備え、該第２のビット線パターンを
接続孔を介して下部電極取り出し層と接続し、該第２の
ビット線パターンを配線に用いて第２の容量素子をアナ
ログ回路に接続するため、ロジック回路内に、微細化、
集積化の促進した第２の容量素子を簡易に形成できてア
ナログ回路に容易で確実に接続できる。
【００４６】またこの発明に係る請求項６記載の半導体
装置は、請求項１〜４のいずれかにおいて、下部電極取
り出し層で配線パターンを形成して、該配線パターンに
より第２の容量素子をアナログ回路に接続するため、ロ
ジック回路内に、微細化、集積化の促進した第２の容量
素子を簡易に形成できてアナログ回路に容易で確実に接
続できる。
装置は、請求項１〜４のいずれかにおいて、下部電極取
り出し層で配線パターンを形成して、該配線パターンに
より第２の容量素子をアナログ回路に接続するため、ロ
ジック回路内に、微細化、集積化の促進した第２の容量
素子を簡易に形成できてアナログ回路に容易で確実に接
続できる。
【００４７】またこの発明に係る請求項７記載の半導体
装置は、請求項１〜４のいずれかにおいて、２個の第２
の容量素子を、各セルプレート電極を互いに分離し、下
部電極取り出し層を共通として互いのストレージノード
電極を接続することで直列接続して、アナログ回路に用
いるため、第２の容量素子を容易に直列接続できると共
に、高い電源電圧に適用できる。
装置は、請求項１〜４のいずれかにおいて、２個の第２
の容量素子を、各セルプレート電極を互いに分離し、下
部電極取り出し層を共通として互いのストレージノード
電極を接続することで直列接続して、アナログ回路に用
いるため、第２の容量素子を容易に直列接続できると共
に、高い電源電圧に適用できる。
【００４８】またこの発明に係る請求項８記載の半導体
装置は、請求項１〜６のいずれかにおいて、２個の第２
の容量素子を、各ストレージノード電極が接続する下部
電極取り出し層を互いに分離し、セルプレート電極を共
通として直列接続して、アナログ回路に用いるため、第
２の容量素子を容易に直列接続できると共に、高い電源
電圧に適用できる。
装置は、請求項１〜６のいずれかにおいて、２個の第２
の容量素子を、各ストレージノード電極が接続する下部
電極取り出し層を互いに分離し、セルプレート電極を共
通として直列接続して、アナログ回路に用いるため、第
２の容量素子を容易に直列接続できると共に、高い電源
電圧に適用できる。
【００４９】またこの発明に係る請求項９記載の半導体
装置は、請求項８において、互いに分離された下部電極
取り出し層の間の半導体基板に、分離領域が形成された
ため、下部電極取り出し層の分離の信頼性が向上し、直
列接続された第２の容量素子の信頼性が向上する。
装置は、請求項８において、互いに分離された下部電極
取り出し層の間の半導体基板に、分離領域が形成された
ため、下部電極取り出し層の分離の信頼性が向上し、直
列接続された第２の容量素子の信頼性が向上する。
【００５０】またこの発明に係る請求項１０記載の半導
体装置は、請求項１〜６のいずれかにおいて、複数の第
２の容量素子を、セルプレート電極および下部電極取り
出し層をそれぞれ共通として並列に接続して、アナログ
回路に用いるため、複数の第２の容量素子を容易に並列
接続できると共に、所望の容量を容易に確保できる。
体装置は、請求項１〜６のいずれかにおいて、複数の第
２の容量素子を、セルプレート電極および下部電極取り
出し層をそれぞれ共通として並列に接続して、アナログ
回路に用いるため、複数の第２の容量素子を容易に並列
接続できると共に、所望の容量を容易に確保できる。
【００５１】またこの発明に係る請求項１１記載の半導
体装置の製造方法は、請求項２記載の半導体装置の製造
方法であって、半導体基板上にゲート電極膜を成膜後、
該ゲート電極膜をパターニングしてゲート電極および第
２のゲートパターンを形成し、続いて全面に窒化膜を形
成する工程と、所定の領域における上記窒化膜をエッチ
バックしてＰ型ＭＯＳトランジスタの上記ゲート電極に
サイドウォールを形成する第１のエッチバック工程と、
所定の第２の領域における上記窒化膜をエッチバックし
てＮ型ＭＯＳトランジスタの上記ゲート電極にサイドウ
ォールを形成する第２のエッチバック工程とを有し、メ
モリセル内の上記ゲート電極上の上記窒化膜には上記第
１および第２のエッチバックは施さず、アナログ回路に
おける上記第２のゲートパターン上の上記窒化膜には上
記第１および第２のエッチバック工程により２回のエッ
チバックを施して上記サイドウォールを形成し、その後
全面に層間酸化膜を形成し、続いてパッドおよび第２の
パッド形成のために該層間酸化膜を選択的に開口するた
め、第２のゲートパターンに第２のパッドを介してスト
レージノード電極を信頼性良く接続できる。
体装置の製造方法は、請求項２記載の半導体装置の製造
方法であって、半導体基板上にゲート電極膜を成膜後、
該ゲート電極膜をパターニングしてゲート電極および第
２のゲートパターンを形成し、続いて全面に窒化膜を形
成する工程と、所定の領域における上記窒化膜をエッチ
バックしてＰ型ＭＯＳトランジスタの上記ゲート電極に
サイドウォールを形成する第１のエッチバック工程と、
所定の第２の領域における上記窒化膜をエッチバックし
てＮ型ＭＯＳトランジスタの上記ゲート電極にサイドウ
ォールを形成する第２のエッチバック工程とを有し、メ
モリセル内の上記ゲート電極上の上記窒化膜には上記第
１および第２のエッチバックは施さず、アナログ回路に
おける上記第２のゲートパターン上の上記窒化膜には上
記第１および第２のエッチバック工程により２回のエッ
チバックを施して上記サイドウォールを形成し、その後
全面に層間酸化膜を形成し、続いてパッドおよび第２の
パッド形成のために該層間酸化膜を選択的に開口するた
め、第２のゲートパターンに第２のパッドを介してスト
レージノード電極を信頼性良く接続できる。
【００５２】またこの発明に係る請求項１２記載の半導
体装置の製造方法は、請求項３または４記載の半導体装
置の製造方法であって、半導体基板上にゲート電極膜を
成膜後、該ゲート電極膜をパターニングしてメモリセル
内のゲート電極を形成すると同時にロジック回路内の第
２のゲートパターンを形成する工程と、続いて全面に窒
化膜を形成し、その上の全面に層間酸化膜を形成する工
程と、上記層間酸化膜を選択的に開口して、上記ゲート
電極間に開口されるパッド用開口部、および上記第２の
ゲートパターン間に開口される第２のパッド用開口部を
形成する工程と、上記パッド用開口部および上記第２の
パッド用開口部に導電膜を埋め込んでパッドおよび第２
のパッドを形成する工程とを有するため、下部電極取り
出し層となる第２のパッドを寸法制御性良く形成でき
る。
体装置の製造方法は、請求項３または４記載の半導体装
置の製造方法であって、半導体基板上にゲート電極膜を
成膜後、該ゲート電極膜をパターニングしてメモリセル
内のゲート電極を形成すると同時にロジック回路内の第
２のゲートパターンを形成する工程と、続いて全面に窒
化膜を形成し、その上の全面に層間酸化膜を形成する工
程と、上記層間酸化膜を選択的に開口して、上記ゲート
電極間に開口されるパッド用開口部、および上記第２の
ゲートパターン間に開口される第２のパッド用開口部を
形成する工程と、上記パッド用開口部および上記第２の
パッド用開口部に導電膜を埋め込んでパッドおよび第２
のパッドを形成する工程とを有するため、下部電極取り
出し層となる第２のパッドを寸法制御性良く形成でき
る。
【００５３】またこの発明に係る請求項１３記載の半導
体装置の製造方法は、請求項１２記載の半導体装置の製
造方法を用い、２個の第２の容量素子の各ストレージノ
ード電極が接続する各第２のパッドを、該第２のパッド
間に第２のゲートパターンを配設することで互いに分離
し、セルプレート電極を共通として２個の容量素子をア
ナログ回路内で直列接続するため、第２のパッド間を寸
法制御性良く確実に分離でき、微細化、集積化が促進で
きる。
体装置の製造方法は、請求項１２記載の半導体装置の製
造方法を用い、２個の第２の容量素子の各ストレージノ
ード電極が接続する各第２のパッドを、該第２のパッド
間に第２のゲートパターンを配設することで互いに分離
し、セルプレート電極を共通として２個の容量素子をア
ナログ回路内で直列接続するため、第２のパッド間を寸
法制御性良く確実に分離でき、微細化、集積化が促進で
きる。
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図６】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図７】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図８】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図９】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１０】 この発明の実施の形態１による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１１】 この発明の実施の形態１の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図１２】 この発明の実施の形態１の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図１３】 この発明の実施の形態２による半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図１４】 この発明の実施の形態２の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図１５】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１６】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１７】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１８】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図１９】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２０】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２１】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２２】 この発明の実施の形態２による半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２３】 この発明の実施の形態２の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２４】 この発明の実施の形態２の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２５】 この発明の実施の形態３による半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図２６】 この発明の実施の形態４による半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図２７】 この発明の実施の形態４の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２８】 この発明の実施の形態４の別例による半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２９】 この発明の実施の形態４の別例による半導
体装置の構造を示す断面図および平面図である。
体装置の構造を示す断面図および平面図である。
【図３０】 この発明の実施の形態５による半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図３１】 この発明の実施の形態５の別例による半導
体装置の構造を示す断面図および平面図である。
体装置の構造を示す断面図および平面図である。
【図３２】 従来の容量素子を示す断面図である。
１１ 半導体基板、１２ 分離領域、１３ａ 拡散層、
１３，１３ｃ 第２の拡散層、１４，１４ｂ 下部電極
取り出し層としての第２のゲートパターン、１４ａ ゲ
ート電極、１４ｃ，１４ｄ 第２のゲートパターン、１
５ａ 窒化膜、１５ｂ 窒化膜サイドウォール、１６
層間酸化膜、１７，１７ｃ 下部電極取り出し層として
の第２のパッド、１７ａ パッド、１７ｂ，１７ｄ 第
２のパッド、１９ 接続孔、２０ａ 第２のビット線パ
ターン、２２ａ，２２ｂ 接続孔、２３ａ，２３ｂ ス
トレージノード電極、２４ａ，２４ｂ 誘電体膜、２５
ａ，２５ｂ セルプレート電極、２６ａ 容量素子、２
６ｂ 第２の容量素子。
１３，１３ｃ 第２の拡散層、１４，１４ｂ 下部電極
取り出し層としての第２のゲートパターン、１４ａ ゲ
ート電極、１４ｃ，１４ｄ 第２のゲートパターン、１
５ａ 窒化膜、１５ｂ 窒化膜サイドウォール、１６
層間酸化膜、１７，１７ｃ 下部電極取り出し層として
の第２のパッド、１７ａ パッド、１７ｂ，１７ｄ 第
２のパッド、１９ 接続孔、２０ａ 第２のビット線パ
ターン、２２ａ，２２ｂ 接続孔、２３ａ，２３ｂ ス
トレージノード電極、２４ａ，２４ｂ 誘電体膜、２５
ａ，２５ｂ セルプレート電極、２６ａ 容量素子、２
６ｂ 第２の容量素子。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06
27/108
(72)発明者 泉家 聡
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 添田 真也
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F038 AC02 AC03 AC05 AC10 DF05
DF11 DF12 EZ15 EZ20
5F048 AC10 BA01 BG01 BG13 DA27
5F083 AD24 AD48 GA09 MA06 MA16
MA17 NA01 NA08 PR39 ZA12
Claims (13)
- 【請求項１】 ゲート電極および拡散層から成るアクセ
ストランジスタと、ストレージノード電極およびこの上
に誘電体膜を介して配設されたセルプレート電極から成
る容量素子と、ビット線とで構成されるメモリセルを有
するダイナミック型ランダムアクセスメモリ回路（ＤＲ
ＡＭ回路）と、ロジック回路とが同一半導体基板上に混
載された半導体装置において、上記ロジック回路内に、
上記メモリセルの上記容量素子と同一構造の第２の容量
素子、および該第２の容量素子の下層に配設され上記メ
モリセル内の上記ゲート電極と同時形成された第２のゲ
ートパターンを有するアナログ回路を備え、上記第２の
容量素子のストレージノード電極を上記第２のゲートパ
ターン上に接続孔を介して接続し、上記第２のゲートパ
ターンを上記第２の容量素子の下部電極取り出し層に用
いて上記第２の容量素子を上記アナログ回路に接続する
ことを特徴とする半導体装置。 - 【請求項２】 メモリセル内のゲート電極が窒化膜に覆
われ、その上に層間酸化膜が形成され、該ゲート電極間
が選択的に開口され導電膜が埋め込まれて下層の拡散層
に接続されるパッドを有して、該パッド上にビット線お
よびストレージノード電極をそれぞれ接続する接続孔が
形成され、アナログ回路における第２のゲートパターン
上に上記メモリセル内の上記パッドと同時形成される第
２のパッドを有して、該第２のパッド上に第２の容量素
子のストレージノード電極を接続する接続孔が形成され
たことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ゲート電極および拡散層から成るアクセ
ストランジスタと、ストレージノード電極およびこの上
に誘電体膜を介して配設されたセルプレート電極から成
る容量素子と、ビット線とで構成されるメモリセルを有
するダイナミック型ランダムアクセスメモリ回路（ＤＲ
ＡＭ回路）と、ロジック回路とが同一半導体基板上に混
載された半導体装置において、上記メモリセル内の上記
ゲート電極が窒化膜に覆われ、その上に層間酸化膜が形
成され、該ゲート電極間が選択的に開口され導電膜が埋
め込まれて下層の上記拡散層に接続されるパッドを有し
て、該パッド上に上記ビット線および上記ストレージノ
ード電極をそれぞれ接続する接続孔が形成され、上記ロ
ジック回路内に、上記メモリセル内の上記容量素子と同
一構造の第２の容量素子、および該第２の容量素子の下
層に配設され上記メモリセル内の上記パッドと同時形成
された第２のパッドを有するアナログ回路を備え、上記
第２の容量素子のストレージノード電極を上記第２のパ
ッド上に接続孔を介して接続し、上記第２のパッドを上
記第２の容量素子の下部電極取り出し層に用いて上記第
２の容量素子を上記アナログ回路に接続することを特徴
とする半導体装置。 - 【請求項４】 アナログ回路の第２のパッド下層の半導
体基板に、該第２のパッドに隣接して、メモリセル内の
拡散層と同時形成された第２の拡散層を備えたことを特
徴とする請求項３記載の半導体装置。 - 【請求項５】 アナログ回路に、メモリセル内のビット
線と同時形成された第２のビット線パターンを備え、該
第２のビット線パターンを接続孔を介して下部電極取り
出し層と接続し、該第２のビット線パターンを配線に用
いて第２の容量素子をアナログ回路に接続することを特
徴とする請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 下部電極取り出し層で配線パターンを形
成して、該配線パターンにより第２の容量素子をアナロ
グ回路に接続することを特徴とする請求項１〜４のいず
れかに記載の半導体装置。 - 【請求項７】 ２個の第２の容量素子を、各セルプレー
ト電極を互いに分離し、下部電極取り出し層を共通とし
て互いのストレージノード電極を接続することで直列接
続して、アナログ回路に用いることを特徴とする請求項
１〜４のいずれかに記載の半導体装置。 - 【請求項８】 ２個の第２の容量素子を、各ストレージ
ノード電極が接続する下部電極取り出し層を互いに分離
し、セルプレート電極を共通として直列接続して、アナ
ログ回路に用いることを特徴とする請求項１〜６のいず
れかに記載の半導体装置。 - 【請求項９】 互いに分離された下部電極取り出し層の
間の半導体基板に、分離領域が形成されたことを特徴と
する請求項８記載の半導体装置。 - 【請求項１０】 複数の第２の容量素子を、セルプレー
ト電極および下部電極取り出し層をそれぞれ共通として
並列に接続して、アナログ回路に用いることを特徴とす
る請求項１〜６のいずれかに記載の半導体装置。 - 【請求項１１】 半導体基板上にゲート電極膜を成膜
後、該ゲート電極膜をパターニングしてゲート電極およ
び第２のゲートパターンを形成し、続いて全面に窒化膜
を形成する工程と、所定の領域における上記窒化膜をエ
ッチバックしてＰ型ＭＯＳトランジスタの上記ゲート電
極にサイドウォールを形成する第１のエッチバック工程
と、所定の第２の領域における上記窒化膜をエッチバッ
クしてＮ型ＭＯＳトランジスタの上記ゲート電極にサイ
ドウォールを形成する第２のエッチバック工程とを有
し、メモリセル内の上記ゲート電極上の上記窒化膜には
上記第１および第２のエッチバックは施さず、アナログ
回路における上記第２のゲートパターン上の上記窒化膜
には上記第１および第２のエッチバック工程により２回
のエッチバックを施して上記サイドウォールを形成し、
その後全面に層間酸化膜を形成し、続いてパッドおよび
第２のパッド形成のために該層間酸化膜を選択的に開口
することを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項１２】 半導体基板上にゲート電極膜を成膜
後、該ゲート電極膜をパターニングしてメモリセル内の
ゲート電極を形成すると同時にロジック回路内に第２の
ゲートパターンを形成する工程と、続いて全面に窒化膜
を形成し、その上の全面に層間酸化膜を形成する工程
と、上記層間酸化膜を選択的に開口して、上記ゲート電
極間に開口されるパッド用開口部、および上記第２のゲ
ートパターン間に開口される第２のパッド用開口部を形
成する工程と、上記パッド用開口部および上記第２のパ
ッド用開口部に導電膜を埋め込んでパッドおよび第２の
パッドを形成する工程とを有することを特徴とする請求
項３または４記載の半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法を用い、２個の第２の容量素子の各ストレージノード
電極が接続する各第２のパッドを、該第２のパッド間に
第２のゲートパターンを配設することで互いに分離し、
セルプレート電極を共通として２個の容量素子をアナロ
グ回路内で直列接続することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368067A JP2003168780A (ja) | 2001-12-03 | 2001-12-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368067A JP2003168780A (ja) | 2001-12-03 | 2001-12-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168780A true JP2003168780A (ja) | 2003-06-13 |
Family
ID=19177711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001368067A Pending JP2003168780A (ja) | 2001-12-03 | 2001-12-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003168780A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047811A (ja) * | 2006-08-21 | 2008-02-28 | Nec Electronics Corp | 半導体装置 |
| JP2010199584A (ja) * | 2009-02-25 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ |
| US7952130B2 (en) | 2005-02-17 | 2011-05-31 | Renesas Electronics Corporation | eDRAM-type semiconductor device including logic circuit section featuring large capacitance capacitor, and capacitor DRAM section featuring small capacitance capacitor |
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| US8953262B2 (en) | 2012-10-31 | 2015-02-10 | Genius Electronic Optical Co., Ltd. | Imaging lens |
| US9223113B2 (en) | 2013-10-09 | 2015-12-29 | Genius Electronic Optical Co., Ltd. | Optical lens and electronic apparatus including the lens |
| US9541731B2 (en) | 2012-09-07 | 2017-01-10 | Genius Electronic Optical Co., Ltd. | Mobile device and optical imaging lens thereof |
-
2001
- 2001-12-03 JP JP2001368067A patent/JP2003168780A/ja active Pending
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