JP2010199584A - システムオンチップアプリケーション用二重誘電体mimコンデンサ - Google Patents
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Abstract
【解決手段】集積回路構造は、第1領域と第2領域とを有するチップを含む。第1金属‐絶縁体‐金属(MIM)コンデンサは、第1領域に形成される。第1MIMコンデンサは、第1下部電極と、第1下部電極の上の第1上部電極と、第1下部電極と第1上部電極との間に位置および隣接する第1キャパシタ絶縁体とを有する。第2MIMコンデンサは、第2領域に位置し、第1MIMコンデンサと実質的に同じレベルに位置する。第2MIMコンデンサは、第2下部電極と、第2下部電極の上の第2上部電極と、第2下部電極と第2上部電極との間に位置および隣接する第2キャパシタ絶縁体を有する。第2キャパシタ絶縁体は第1キャパシタ絶縁体と異なる。第1上部電極および第1下部電極は、それぞれ第2上部電極および第2下部電極と同時に形成されることができる。
【選択図】図1
Description
本発明は、一般的にコンデンサに関し、特に、チップの異なる領域において異なるキャパシタ絶縁体を有する金属‐絶縁体‐金属(MIM)コンデンサの構造および製造方法に関するものである。
12 基板
15、17 層間誘電体
22 下部容量電極層
24 上部電極層
301 第1絶縁層
60 マスク
100、200、300 回路領域
102、202、242 コンデンサ
104、204 シャロートレンチアイソレーション(STI)領域
106、206、306 接触プラグ
108 ポリシリコンストリップ
110、210 シリサイド
112 コンタクトエッチストップ層(CESL)
119、219 開口
122、222、248 下部電極
124、224、250 上部電極
130、1301、1302、152、1511、1522、230、2301、252 キャパシタ絶縁体
134 点線
142、242 コンデンサ
144、146 銅層
148 下部電極
150 上部電極
207 トランジスタ
208、308 ゲート
209 ウェル領域
Claims (15)
- 集積回路構造であって、
第1領域と第2領域とを含むチップと、
前記第1領域に位置する第1金属‐絶縁体‐金属(MIM)コンデンサとを含み、前記第1MIMコンデンサは、
第1下部電極と、
前記第1下部電極の上の第1上部電極と、
前記第1下部電極と前記第1上部電極との間に位置および隣接する第1キャパシタ絶縁体とを含み、前記集積回路構造はさらに、
前記第2領域に位置し、前記第1MIMコンデンサと実質的に同じレベルに位置する第2MIMコンデンサを含み、前記第2MIMコンデンサは、
第2下部電極と、
前記第2下部電極の上の第2上部電極と、
前記第2下部電極と前記第2上部電極との間に位置および隣接する第2キャパシタ絶縁体とを含み、前記第2キャパシタ絶縁体は、前記第1キャパシタ絶縁体と異なる、集積回路構造。 - 前記第1キャパシタ絶縁体は前記第2キャパシタ絶縁体と異なる厚さを有する、請求項1に記載の集積回路構造。
- 前記第1キャパシタ絶縁体と前記第2キャパシタ絶縁体とは、異なる材料を含む、請求項1に記載の集積回路構造。
- 前記第1キャパシタ絶縁体は、互いに積層された第1層と第2層とを含み、前記第2キャパシタ絶縁体は、前記第1層と同じ厚さを有し、前記第1層と同じ材料で形成される層を含み、前記第2キャパシタ絶縁体は、前記第2層と同じ厚さを有し、前記第2層と同じ材料で形成されるいかなる誘電体層も含まない、請求項1に記載の集積回路構造。
- 前記第1領域に位置し、前記第1MIMコンデンサに隣接する第3MIMコンデンサを更に含み、前記第3MIMコンデンサは、
前記第1下部電極に接続された第3下部電極と、
前記第3下部電極の上に位置し、前記第1上部電極に接続される第3上部電極と、
前記第3下部電極と前記第3上部電極との間に位置する第3キャパシタ絶縁体とを含み、前記第3キャパシタ絶縁体と前記第1キャパシタ絶縁体の第1層とは連続層を形成する、請求項4に記載の集積回路構造。 - 前記第3MIMコンデンサは、前記第3キャパシタ絶縁体と積層された第4キャパシタ絶縁体を更に含み、前記第4キャパシタ絶縁体は、前記第2層と同じ厚さを有し、前記第2層と同じ材料で形成され、前記第4キャパシタ絶縁体と前記第2キャパシタ絶縁体とは互いに非接続である、請求項5に記載の集積回路構造。
- 前記第3MIMコンデンサは、前記第3キャパシタ絶縁体と積層された第4キャパシタ絶縁体を更に含み、前記第4キャパシタ絶縁体は、前記第2層と同じ厚さを有し、前記第2層と同じ材料で形成され、前記第4キャパシタ絶縁体と前記第2キャパシタ絶縁体とは、互いに接続され、連続層を形成する、請求項5に記載の集積回路構造。
- 前記第1領域は、本質的に混合信号領域と、アナログ領域と、無線周波数領域とから成る群から選択される領域であり、前記第2領域は、前記第2MIMコンデンサを蓄積コンデンサとするダイナミックランダムアクセスメモリ(DRAM)領域である、請求項4に記載の集積回路構造。
- 前記第1MIMコンデンサと前記第2MIMコンデンサとは、層間誘電体(ILD)に位置し、前記集積回路構造は、前記第1MIMコンデンサの真下に位置するとともに実質的に前記第1MIMコンデンサより大きい面積を有するシャロートレンチアイソレーション(STI)領域を更に含む、請求項1に記載の集積回路構造。
- 前記第1MIMコンデンサと前記第2MIMコンデンサとは3次元コンデンサである、請求項1に記載の集積回路構造。
- 前記第1MIMコンデンサと前記第2MIMコンデンサとは2次元コンデンサである、請求項1に記載の集積回路構造。
- 集積回路構造であって、
第1領域と第2領域とを含むチップと、
前記第1領域から前記第2領域に延伸する層間誘電体(ILD)と、
前記第1領域および前記ILDに位置する第1金属‐絶縁体‐金属(MIM)コンデンサとを含み、前記第1MIMコンデンサは、
第1下部電極と、
前記第1下部電極の上の第1上部電極と、
前記第1下部電極と前記第1上部電極との間に位置および隣接する第1キャパシタ絶縁体とを含み、前記集積回路構造はさらに、
前記第2領域と前記ILDとに位置する第2MIMコンデンサを含み、前記第2MIMコンデンサは前記第1MIMコンデンサと実質的に同じレベルに位置し、前記第2MIMコンデンサは、
第2下部電極と、
前記第2下部電極上の第2上部電極と、
前記第2下部電極と前記第2上部電極との間に位置および隣接する第2キャパシタ絶縁体を含み、前記第1キャパシタ絶縁体は、前記第2キャパシタ絶縁体より大きい厚さを有し、前記集積回路構造はさらに、
前記第1MIMコンデンサの真下に位置し、実質的に前記第1MIMコンデンサより大きい面積を有するシャロートレンチアイソレーション(STI)領域を含み、前記第2MIMコンデンサの実質的な部分には、真下に位置するSTI領域がない、集積回路構造。 - 前記第1キャパシタ絶縁体は、互いに積層された第1層と第2層とを含み、前記第2キャパシタ絶縁体は、前記第1層と同じ厚さを有し、前記第1層と同じ材料で形成された層を含み、前記第2キャパシタ絶縁体は、前記第2層と同じ厚さを有し、前記第2層と同じ材料で形成されたいかなる誘電体層も含まない、請求項12に記載の集積回路構造。
- 前記第2MIMコンデンサはダイナミックランダムアクセスメモリセルの蓄積コンデンサである、請求項12に記載の集積回路構造。
- 前記第1MIMコンデンサは減結合コンデンサである、請求項12に記載の集積回路構造。
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