JP4575616B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に半導体装置の製造工程での容量部の帯電破壊を防止する構造とその形成方法に関する。
【０００２】
【従来の技術】
半導体デバイスの中で記憶情報の任意な入出力が可能なものにＤＲＡＭがある。このようなメモリーデバイスであるＤＲＡＭのメモリセルは、１個のトランスファトランジスタと、１個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に最も適するものとして広く用いられている。
【０００３】
また、最近の半導体デバイスではシステムＬＳＩが重要になってきている。このような半導体装置では、ロジック回路とメモリー回路とが半導体チップに搭載されたロジック混載メモリーデバイス、ロジック回路とアナログ回路混載のアナログ混載ロジックデバイス等、種々の混載デバイスが開発検討されている。このような混載デバイスにおいても、メモリセル部は上述したように、１個のトランスファトランジスタと１個のキャパシタとから構成される。
【０００４】
上述したメモリセル部のキャパシタでは、半導体デバイスの更なる高集積化に伴い、３次元構造のものが開発され使用されてきている。このキャパシタの３次元化は次のような理由による。すなわち、半導体素子の微細化及び高密度化に伴いキャパシタの占有面積の縮小化が必須となっている。しかし、半導体デバイスのメモリー部の安定動作及び信頼性確保のためには、一定以上の容量値が必要とされる。そこで、キャパシタの電極を平面構造から３次元構造に変えて、縮小した占有面積の中で下部電極（情報蓄積電極）の表面積を拡大することが必要となる。
【０００５】
このメモリセル部の３次元構造のキャパシタにはスタック構造のものとトレンチ構造のものとがある。これらの構造にはそれぞれ一長一短があるが、スタック構造のものはアルファー線の入射あるいは回路等からのノイズに対する耐性が高く、比較的に容量値の小さい場合でも安定動作する。このために、半導体素子の設計基準が０．１０μｍ程度となる半導体デバイスにおいても、スタック構造のキャパシタは有効であると考えられている。
【０００６】
そして、最近では、このスタック構造のキャパシタ（以下、スタック型キャパシタと呼称する）の場合、微少な面積領域に所定の容量値を確保するために非常に高い誘電率を有する誘電体膜（容量絶縁膜）が必要になってきている。そこで、このような高誘電率膜として、五酸化タンタル（Ｔａ2 Ｏ5 ）膜、ＳｒＴｉＯ3 （以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴ膜という）などの絶縁材料が精力的に検討されている。更には、スタック型キャパシタの下部電極として新しい導電体材料が必要になってきている。これは、上記のような高誘電率の絶縁材料と下部電極との適切な組み合わせを通して、キャパシタの高い信頼性を確保するためである。
【０００７】
以下、図８と図９とを参照して従来の高誘電率膜で構成されるスタック型キャパシタを有するメモリセルの構造とその製造工程について説明する。ここで、図８はメモリセル端部の平面図である。そして、図９は、図８に記したＣ−Ｄで切断したところの断面図である。なお、図８では、課題を明確にするためにメモリセル部のセルプレート電極に斜線を施している。また、図面を簡明にするために、必要な構成物を図示し一部の記載を省略している。
【０００８】
図８に示すように、トレンチ素子分離領域でその周りが囲われた素子活性領域１０１が形成されている。この素子活性領域１０１には２つのメモリセルが形成される。そして、メモリセルのワード線１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０２ｇ等が配設されている。更に、メモリセルのキャパシタ部に容量用コンタクト孔１０３，１０３ａ…がそれぞれ形成され、容量用コンタクト孔１０３，１０３ａ上であって後述する層間絶縁膜に、容量用溝１０４，１０４ａ…がそれぞれのメモリセル部に形成されている。そして、このメモリセル領域の全面を被覆するようにセルプレート電極１１６が形成されるようになる。
【０００９】
次に、図９に基づいて上記メモリセルの製造について概説する。図９（ａ）に示すように、例えば、Ｐ導電型のシリコン基板１０５上に選択的にトレンチ素子分離領域１０６，１０６ａを形成し、上述した素子活性領域１０１を形成する。
そして、メモリセルのトランスファゲートトランジスタになるゲート絶縁膜を介してシリコン基板１０５上と、トレンチ素子分離領域１０６，１０６ａ上に、それぞれワード線１０２，１０２ａ、ワード線１０２ｂ，１０２ｃ，１０２ｄを形成する。更に、これらのワード線およびトレンチ素子分離領域に自己整合的に拡散層を形成し、ビット線用拡散層１０７、容量用拡散層１０８，１０８ａを形成する。
【００１０】
次に、全面に表面を平坦化した第１層間絶縁膜１０９を形成する。そして、この第１層間絶縁膜１０９で上記ビット線用拡散層１０７に達するビット線用コンタクト孔１１０を形成し、このビット線用コンタクト孔１１０にビット線用プラグ１１１を充填する。同様に、上記第１層間絶縁膜１０９であって容量用拡散層１０８，１０８ａに達する容量用コンタクト孔１０３，１０３ａを形成し、この容量用コンタクト孔１０３，１０３ａに容量用プラグ１１２，１１２ａをそれぞれ充填する。ここで、ビット線用プラグ１１１および容量用プラグ１１２，１１２ａは窒化チタン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）膜で構成される。
【００１１】
次に、上記第１層間絶縁膜１０９上に表面を平坦化した第２層間絶縁膜１１３を形成し、所定の領域に容量用溝１０４，１０４ａを形成する。そして、容量用溝１０４，１０４ａの側面および底面にキャパシタの下部電極１１４，１１４ａを形成する。ここで、下部電極１１４，１１４ａはＴｉＮ膜で構成される。
【００１２】
次に、全面に容量絶縁膜１１５を形成し、セルプレート電極１１６を形成するためにセルプレート用の金属膜を被覆させる。ここで、容量絶縁膜１１５は膜厚が１０ｎｍ程度の五酸化タンタル膜であり、セルプレート用金属膜はＴｉＮ膜で構成される。そして、レジストマスク１１７をエッチングマスクにして上記セルプレート用金属膜をドライエッチングしパターニングしてセルプレート用電極１１６を形成する。このドライエッチングでのエッチングガスは、塩素（Ｃｌ2 ）と臭化水素（ＨＢｒ）の混合ガスをプラズマ励起したものである。なお、このドライエッチングで容量絶縁膜１１５の一部はエッチング除去される。
【００１３】
次に、図９（ｂ）に示すように、表面を平坦化した第３層間絶縁膜１１８をセルプレート電極１１６を被覆するように形成する。ここで、第３層間絶縁膜１１８は、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法で成膜したシリコン酸化膜を化学機械研磨（ＣＭＰ）法で平坦化したものである。
【００１４】
次に、図９（ｃ）に示すように、上記第３層間絶縁膜１１８および第２層間絶縁膜１１３をドライエッチングし、ビット線用プラグ１１１に達するスルーホール１１９を形成する。また、上記ドライエッチング工程では、上記第３層間絶縁膜１１８にセルプレート電極１１６の表面に達するセルプレート用開口１２０を形成する。
【００１５】
このようにして、上記スルーホール１１９内と上記セルプレート用開口１２０内にそれぞれスルーホール用プラグ１２１、セルプレート用プラグ１２２を充填させる。そして、上記スルーホール用プラグ１２１に接続するビット線１２３を形成し、上記セルプレート用プラグ１２２に接続するセルプレート配線１２４を配設させる。
【００１６】
【発明が解決しようとする課題】
本発明者は、上述したような高誘電率材料を容量絶縁膜とするＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタについて詳細に検討した。その結果、ＭＩＭ構造のキャパシタにおいて、金属酸化物である五酸化タンタル膜、二酸化ジリコニウム（ＺｒＯ2 ）膜、二酸化ハフニウム（ＨｆＯ2 ）膜、ＳＴＯ膜、ＢＳＴ膜あるいはＰＺＴ膜等を上記の容量絶縁膜とした場合に、半導体装置の製造工程で上記容量絶縁膜の絶縁破壊（帯電破壊）が頻繁に生じることが判明した。そこで、本発明者は半導体装置の製造工程を詳細に調べた。
【００１７】
以下、この容量絶縁膜の帯電破壊について図９を参照して説明する。図９（ａ）で説明したセルプレート用金属膜のドライエッチング工程で、エッチングガスのプラズマ励起で生じる多量のイオンあるいは電子がセルプレート用金属膜に帯電する。このようなドライエッチング工程での帯電により、容量絶縁膜１１５が絶縁破壊する場合が生じる。
【００１８】
また、図９（ｂ）で説明した第３層間絶縁膜１１８の成膜工程では、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）でのプラズマ励起・化学気相成長（ＰＥＣＶＤ）法が用いられる。この場合も、多量のイオンあるいは電子がセルプレート電極１１６に帯電する。このような成膜工程での帯電により、容量絶縁膜１１５の絶縁破壊が生じる。
【００１９】
更には、図９（ｃ）で説明したスルーホール１１９およびセルプレート用開口１２０を形成するためのドライエッチング工程では、エッチングガスとしてフロロカーボン系のハロゲン化合物をプラズマ励起して用いる。この場合でも、プラズマ中のイオンあるいは電子がセルプレート電極１１６に帯電するようになる。
この場合のスルーホール１１９の形成では、第３層間絶縁膜１１８と第２層間絶縁膜１１３をドライエッチングしなければならない。しかし、セルプレート用開口１２０は第３層間絶縁膜１１８のドライエッチングで形成される。このために、上記第３層間絶縁膜１１８のエッチング後の上記第２層間絶縁膜１１３のドライエッチング中において、セルプレート電極１１６は長時間にわたり上記プラズマに曝されることになる。このために、このドライエッチング工程での帯電により、容量絶縁膜１１５が絶縁破壊するようになる。
【００２０】
本発明の主目的は、ＭＩＭ構造のキャパシタを有する半導体装置の製造工程において、帯電による上記キャパシタの容量絶縁膜の絶縁破壊を防止して、キャパシタの信頼性を向上させることにある。また、本発明の他の目的は、簡便な手法でもって、高誘電率である金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い歩留まりで量産できるようにすることにある。
【００２１】
【課題を解決するための手段】
このために本発明の半導体装置では、半導体基板上の層間絶縁膜上に順に積層する下部電極、容量絶縁膜および上部電極で構成された容量部と、前記容量絶縁膜と前記上部電極を共有する帯電保護部とを有し、前記帯電保護部には前記容量絶縁膜下部で接着する導電体層が設けられ、前記下部電極は第１の導電体材料で形成され前記導電体層は前記第１の導電体材料とは別種の第２の導電体材料で形成され、前記上部電極に帯電する電荷が前記帯電保護部の容量絶縁膜を通して前記導電体層に放電されるようになっている。
【００２２】
あるいは、本発明の半導体装置では、半導体基板上の層間絶縁膜上に順に積層する下部電極、容量絶縁膜および上部電極で構成された容量部と、前記容量絶縁膜と前記上部電極を共有する帯電保護部とを有し、前記下部電極が前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、前記帯電保護部の容量絶縁膜が前記層間絶縁膜に設けられた第２のコンタクトプラグに接着し且つ前記第２のコンタクトプラグは最終的に半導体基板表面の第２の拡散層に電気接続され、前記下部電極は第１の導電体材料で形成され、前記第１および第２のコンタクトプラグは前記第１の導電体材料とは別種の第２の導電体材料で形成されている。ここで、前記容量部および前記帯電保護部は前記層間絶縁膜に設けられたそれぞれ別の容量用溝内に形成される。あるいは、前記第２のコンタクトプラグにおいて、前記第２のコンタクトプラグの上部は第３の導電体材料で置き換えられている。
【００２３】
あるいは、本発明の半導体装置では、半導体基板上の層間絶縁膜上に第１の下部電極と第２の下部電極とがこの順に積層接続して形成された容量部下部電極と、容量絶縁膜と上部電極とで構成された容量部と、前記容量絶縁膜と前記上部電極を共有し別の第１の下部電極で形成された帯電保護部下部電極を具備する帯電保護部とを有し、前記容量部の第１の下部電極は前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、前記帯電保護部の別の第１の下部電極は前記層間絶縁膜に設けられた第２のコンタクトプラグを通して最終的に半導体基板表面の第２の拡散層に電気接続され、前記第２の下部電極は第１の導電体材料で形成され、前記第１の下部電極は前記第１の導電体材料とは別種の第２の導電体材料で形成されている。そして、前記容量部は半導体装置のメモリセルを構成している。
【００２４】
そして、前記第２の導電体材料および前記第３の導電体材料の導電体材料の仕事関数（Φｍ）は、前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されている。ここで、前記第１の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、ＰｔあるいはＰｄであり、前記第２、第３の導電体材料はＷ，Ｔｉ、ＴａあるいはＴａＮである。また、前記容量絶縁膜は金属酸化膜で構成され、前記金属酸化膜はＴａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜である。また、前記第１の拡散層は前記半導体基板表面と逆導電型の不純物で形成され、前記第２の拡散層は前記半導体基板表面と同導電型あるいは逆導電型の不純物で形成されている。
【００２５】
本発明では、帯電保護部の容量絶縁膜のリーク電流が増大するように、容量絶縁膜に接する導電体層、コンタクトプラグあるいは下部電極の材料が選択されている。このために、半導体装置の製造工程において、半導体装置の容量部の上部電極（セルプレート電極）が帯電しても、イオンあるいは電子は、上記共通の上部電極から帯電保護部の容量絶縁膜を容易に通過し最終的に半導体基板あるいは拡散層に放電される。このようにして、容量部の容量絶縁膜の帯電破壊は完全に防止される。
【００２６】
あるいは、本発明の半導体装置の製造方法は、半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に第１の層間絶縁膜を形成する工程と、前記第１の拡散層と第２の拡散層にそれぞれ達するコンタクト孔を前記第１の層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、全面に第２の層間絶縁膜を形成し前記第１のコンタクトプラグおよび第２のコンタクトプラグにそれぞれ達する第１の容量用溝および第２の容量用溝を形成する工程と、全面に導電体膜を成膜した後に感光性樹脂膜を全面に形成する工程と、前記感光性樹脂膜を全面露光した後に現像し前記第１の容量用溝内にのみ前記感光性樹脂膜を残存させ露出した導電体膜をエッチング除去し前記第２の容量用溝の底面の第２のコンタクトプラグを露出される工程と、前記残存する感光性樹脂膜を除去し前記第１の容量用溝の側面および底面に残存する導電体膜を下部電極とし露出させる工程と、前記露出した下部電極および第２のコンタクトプラグを被覆するように容量絶縁膜を成膜する工程と、前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程とを含む。
【００２７】
上記の製造方法では、フォトリソグラフィ工程のマスク合わせ工程を省いて、帯電保護部の容量用溝の底面にあった導電体膜を簡便に除去できる。また、本発明では、帯電保護キャパシタ部の容量絶縁膜を除去する必要は無く、半導体装置の製造工程が簡便になるという効果が生じる。
【００２８】
あるいは、本発明の半導体装置の製造方法は、半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に層間絶縁膜を形成する工程と、前記第１の拡散層と第２の拡散層にそれぞれ達するコンタクト孔を前記層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、前記第１のコンタクトプラグと第２のコンタクトプラグとにそれぞれ接続し積層した第１の下部電極と第２の下部電極とを形成する工程と、前記第２のコンタクトプラグ上にある前記第２の下部電極を選択的に除去する工程と、前記第１のコンタクトプラグ上にある第２の下部電極と前記第２のコンタクトプラグ上にある第１の下部電極を被覆するように容量絶縁膜を成膜する工程と、前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程とを含む。
【００２９】
上記の半導体装置の製造方法では、前記下部電極あるいは前記第２の下部電極の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、ＰｔあるいはＰｄにし、前記第２のコンタクトプラグあるいは前記第１の下部電極の導電体材料はＷ，Ｔｉ、ＴａあるいはＴａＮにする。
【００３０】
上述したように、本発明のような帯電保護部の構造であると、半導体装置の製造工程でセルプレート電極が帯電しても、従来の技術で説明したイオンあるいは電子は、上記セルプレート電極から容量絶縁膜を通り半導体基板あるいは拡散層帯へと放電する。そして、ＭＩＭ構造のキャパシタのような容量部の容量絶縁膜の帯電破壊は防止されると共に、キャパシタの信頼性は大幅に向上する。
【００３１】
そして、本発明では、帯電保護部の容量絶縁膜を選択的に除去する必要はない。このために、容量絶縁膜を選択的に除去するために容量絶縁膜上にレジスト膜を塗布しレジストマスクを形成する工程および上記容量絶縁膜の選択的なエッチング工程は不要になる。通常、容量絶縁膜上にレジスト膜を塗布すると、容量絶縁膜の品質が劣化する。そして、この劣化は容量絶縁膜の膜厚が薄くなるほど顕著になる。本発明では上述した理由からこのような劣化は皆無となる。このようにして、本発明では、簡便な製造工程でもって、高誘電率である金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い品質および歩留まりで量産できるようになる。
【００３２】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図４で説明する。ここで、図１はメモリセル端部の平面図である。そして、図２は、図１に記したＡ−Ｂで切断したところの断面図である。なお、図１では、図面を簡明にするために、必要な構成物を図示し一部の記載を省略している。
【００３３】
図１に示すように、従来の技術で説明したように、トレンチ素子分離領域で囲われた素子活性領域１が形成されている。素子活性領域１には２つのメモリセルが形成される。そして、メモリセルのワード線２，２ａ，２ｂ…が配設され、メモリセルのキャパシタ部に容量用コンタクト孔３，３ａがそれぞれ形成され、容量用コンタクト孔３，３ａ上であって後述する層間絶縁膜に、容量用溝４，４ａがメモリセル部に形成されている。このような構造のものがメモリセル部に多数配列されている。
【００３４】
そして、本発明では、帯電保護キャパシタ部が設けられている。すなわち、上述したメモリセル部と同様に、帯電保護用コンタクト孔５が形成され、帯電保護用コンタクト孔５上であって後述する層間絶縁膜に、帯電保護用溝６が形成されている。ここで、帯電保護用溝６は叙述した容量用溝４よりもその専有面積は大きい。そして、セルプレート電極７が上記メモリセル領域の全面および帯電保護キャパシタ部を被覆するように形成されるようになる。なお、この帯電保護キャパシタ部にはダミーワード線８，８ａが形成されていてもよい。そして、この帯電保護キャパシタ部は、メモリセル部の周辺に亘って複数備え付けられていてもよい。
【００３５】
次に、図２に基づいてメモリセル部と本発明の帯電保護部となる帯電保護キャパシタ部の構造について説明する。図２に示すように、シリコン基板９上に選択的にトレンチ素子分離領域１０，１０ａが形成され、上述した素子活性領域１が形成されている。そして、メモリセル部のトランスファゲートトランジスタになるゲート絶縁膜を介してシリコン基板９上と、トレンチ素子分離領域１０，１０ａ上に、それぞれワード線２，２ａ、ワード線２ｂ等が設けられ、ビット線用拡散層１１、容量用拡散層１２，１２ａが形成されている。この容量用拡散層１２，１２ａが第１の拡散層となる。
【００３６】
同様に、帯電保護キャパシタ部では、ダミーワード線８，８ａ、帯電保護用拡散層１３が形成されている。帯電保護用拡散層１３が第２の拡散層となる。
【００３７】
そして、全面に表面を平坦化した第１層間絶縁膜１４が形成され、メモリセル部では、第１層間絶縁膜１４で上記ビット線用拡散層１１に達するビット線用コンタクト孔１５が形成され、このビット線用コンタクト孔１５にビット線用プグ１６が埋め込まれている。同様に、上記第１層間絶縁膜１４であって容量用拡散層１２，１２ａに達する容量用コンタクト孔３，３ａが設けられ、この容量用コンタクト孔３，３ａに容量用プラグ１７，１７ａが埋め込まれている。ここで、ビット線用プラグ１６および容量用プラグ１７，１７ａは窒化チタン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）膜で構成される。この容量用プラグ１７，１７ａが第１のコンタクトプラグとなる。
【００３８】
同様に、帯電保護キャパシタ部では、第１層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保護用コンタクト孔５が形成され、この帯電保護用コンタクト孔５に帯電保護用プラグ１８が埋め込まれている。ここで、帯電保護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成される。この帯電保護用プラグ１８が第２のコンタクトプラグとなる。
【００３９】
そして、上記第１層間絶縁膜１４上に第２層間絶縁膜１９が形成され、メモリセル部では、容量用溝４，４ａが形成され、容量用溝４，４ａの側面および底面に下部電極２０，２０ａが設けられている。ここで、下部電極２０，２０ａはＴｉＮ膜で構成される。この容量用溝４，４ａが第１の容量用溝となる。
【００４０】
これに対して、帯電保護キャパシタ部では、上記メモリセルのキャパシタより専有面積の大きな帯電保護用溝６が形成され、帯電保護用溝６の側面にのみ側壁電極２１，２１ａが形成され底面には電極は全く形成されていない。この帯電保護用溝６が第２の容量用溝となる。
【００４１】
そして、全面に容量絶縁膜２２が成膜されており、その上に上部電極となるセルプレート電極７が設けられている。そして、第３層間絶縁膜２３がセルプレート電極７を被覆するように形成され、メモリセル部では、第３層間絶縁膜２３および第２層間絶縁膜１９にスルーホール２４が設けられている。更に、スルーホール２４内にスルーホール用プラグ２５が充填され、上記スルーホール用プラグ２５に接続するビット線２６が設けられている。
【００４２】
本発明では、上述したように、メモリセルキャパシタは、上部電極（セルプレート電極７）／容量絶縁膜２２／下部電極２０の構造となり、下部電極２０は容量用プラグ１７に接続する。これに対して、帯電保護キャパシタは、上部電極（セルプレート電極７）／容量絶縁膜２２の構造となり容量絶縁膜２２は帯電保護用プラグ１８に接着することになる。
【００４３】
帯電保護キャパシタが上記のような構造であると、半導体装置の製造工程でセルプレート電極が帯電しても、従来の技術で説明したイオンあるいは電子は、上記セルプレート電極７から容量絶縁膜２２を通り帯電保護用プラグ１８を通り帯電保護用拡散層１３へと放電する。このようにして、容量絶縁膜２２の帯電破壊は完全に防止される。
【００４４】
次に、本発明の帯電保護キャパシタ部とメモリセル部の製造方法を図３と図４に基づいて説明する。ここで、図２と同じものは同一符号で記し、重要でないものの説明は省略する。
【００４５】
図３（ａ）に示すように、Ｐ導電型のシリコン基板９上に選択的にトレンチ素子分離領域１０，１０ａを形成する。そして、メモリセル部のワード線２，２ａを形成し、Ｎ導電型のビット線用拡散層１１、容量用拡散層１２，１２ａを形成する。同様に、帯電保護キャパシタ部に、ダミーワード線８，８ａ、Ｎ導電型の帯電保護用拡散層１３を形成する。
【００４６】
次に、図３（ｂ）に示すように、全面に膜厚が５００ｎｍ程度のシリコン酸化膜で第１層間絶縁膜１４を形成し、メモリセル部では、第１層間絶縁膜１４で上記ビット線用拡散層１１に達するビット線用コンタクト孔１５を形成し、このビット線用コンタクト孔１５にビット線用プラグ１６を充填する。同様に、上記第１層間絶縁膜１４であって容量用拡散層１２，１２ａに達する容量用コンタクト孔３，３ａを設け、この容量用コンタクト孔３，３ａに容量用プラグ１７，１７ａを充填する。同様に、帯電保護キャパシタ部では、第１層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保護用コンタクト孔５を形成し、この帯電保護用コンタクト孔５に帯電保護用プラグ１８を充填する。ここで、ビット線用プラグ１６、容量用プラグ１７，１７ａおよび帯電保護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成される。
【００４７】
次に、図３（ｃ）に示すように、上記第１層間絶縁膜１４上に膜厚が１μｍのシリコン酸化膜で第２層間絶縁膜１９を形成し、メモリセル部では、間口寸法が０．２μｍ程度の容量用溝４，４ａを設け、帯電保護キャパシタ部では、間口寸法が２μｍ程度の帯電保護用溝６を設け、全面に下部電極用金属膜２７を膜厚が２０ｎｍ程度のＴｉＮ膜で形成する。
【００４８】
次に、膜厚が０．４μｍ程度でポジ形のレジスト膜２８を塗布する。そして、全面露光した後に現像する。このようにすると、図３（ｄ）に示すように容量用溝４，４ａに充填レジスト膜２９，２９ａがそれぞれ残存するようになる。これに対して、帯電保護用溝６内のレジスト膜２８は全て除去されるようになる。
【００４９】
次に、上記下部電極用金属膜２７に異方性の全面ドライエッチング（エッチバック)を施す。このエッチバック工程で、図４（ａ）に示すように、容量用溝４，４ａ内には上記充填レジスト膜２９，２９ａによりエッチングされないで下部電極２０，２０ａが形成されるようになる。これに対して、上記エッチング工程で、帯電保護キャパシタ部ではレジスト膜が残存しないために、帯電保護用溝６のの側面に側壁電極２１，２１ａが残存するが底面の下部電極用金属膜２７はエッチングされて、帯電保護用プラグ１８が露出するようになる。
【００５０】
次に、図４（ｂ）に示すように、膜厚が１０ｎｍ程度の五酸化タンタル膜で容量絶縁膜２２を全面に成膜する。そして、膜厚が２００ｎｍ程度のＴｉＮ膜あるいはＷ／ＴｉＮの積層膜でセルプレート用金属膜を形成し、公知のフォトリソグラフィ技術とドライエッチング技術とで上記セルプレート用金属膜をパターニングしてセルプレート電極７を形成する。
【００５１】
ここで、上記容量絶縁膜２２である五酸化タンタル膜と帯電保護用プラグ１８であるＷ膜との接着（密着）性は非常に高い。また、上記五酸化タンタル膜と下部電極２０，２０ａであるＴｉＮ膜との接着性も非常によい。
【００５２】
次に、図４（ｃ）に示すように、ＨＤＰのＰＥＣＶＤ法により成膜した膜厚が５００ｎｍ程度のシリコン酸化膜で第３層間絶縁膜２３を形成する。そして、メモリセル部では、第３層間絶縁膜２３および第２層間絶縁膜１９にドライエッチングによりスルーホール２４を形成し、スルーホール２４内にスルーホール用プラグ２５を充填して、上記スルーホール用プラグ２５に接続するビット線２６を設ける。
【００５３】
本発明では、図４（ｂ）で説明したセルプレート電極７を形成するためのセルプレート用金属膜のドライエッチング工程、および、図４（ｃ）で説明した第３層間絶縁膜２３を成膜するためのＰＥＣＶＤ工程、においてセルプレート電極７に帯電するイオンあるいは電子は、帯電保護キャパシタ部の上記セルプレート電極７から容量絶縁膜２２を通り帯電保護用プラグ１８を通り帯電保護用拡散層１３へと放電する。この理由については後で図５に基づいて詳述する。いずれにしろこのようにして、容量絶縁膜２２の帯電破壊は完全に防止されるようになる。
また、従来の技術の課題で説明したスルーホール２４等の形成のためのドライエッチング工程での帯電も同様にして放電できるようになる。
【００５４】
上記の製造方法では、図４（ａ）で説明したようにフォトリソグラフィ工程のマスク合わせ工程を省いて、帯電保護キャパシタ部の帯電保護用溝６の底面にあった下部電極用金属膜を除去できる。また、本発明では、半導体装置の製造工程でセルプレート電極７に生じる電荷は、帯電保護キャパシタ部の容量絶縁膜を通り抜け帯電保護用プラグ１８を通って帯電保護用拡散層１３あるいはシリコン基板９へと放電される。このために、本発明では、帯電保護キャパシタ部の容量絶縁膜を除去する必要は無く、半導体装置の製造工程が簡便になるという効果が生じることになる。
【００５５】
次に、図５を参照して上記放電が可能になる理由を説明する。上述したように帯電保護キャパシタでは、上部電極（セルプレート電極７）／容量絶縁膜２２／帯電保護用プラグ１８の構造は、材料としてはＴｉＮ／Ｔａ2 Ｏ5 ／Ｗのようになる。そして、メモリセルキャパシタでは、上部電極（セルプレート電極７）／容量絶縁膜２２／下部電極２０の構造は、材料としてはＴｉＮ／Ｔａ2 Ｏ5 ／ＴｉＮのようになる。
【００５６】
図５では、横軸に示すセルプレート電極の電圧を変えた時、縦軸に示す容量絶縁膜を流れる単位面積あたりのリーク電流の変化が示されている。ここで、対向電極となる帯電保護用プラグおよび下部電極は接地電位に固定されている。
【００５７】
図５から判るように、帯電保護キャパシタのところでは、メモリセルキャパシタのところに比べて容量絶縁膜中の単位面積あたりのリーク電流値は大きい。このリーク電流値の増加は、セルプレート電極の極性に無関係である。このセルプレート電極の電圧は、上述した製造工程で帯電するイオン量あるいは電子量に対応するものである。このように帯電保護キャパシタが上記のような構造であると、イオンあるいは電子は、上記セルプレート電極から容量絶縁膜を通り帯電保護用プラグを通り帯電保護用拡散層へと容易に放電し、容量絶縁膜の帯電破壊は完全に防止されることになる。
【００５８】
次に、本発明の第２の実施の形態について図６と図７に基づいて説明する。図６（ａ）は、メモリセルキャパシタの模式的断面図であり、図６（ｂ）は帯電保護キャパシタ部の略断面図である。ここで、これらのキャパシタは高誘電率材料を容量絶縁膜としたＭＩＭ構造のものとなっている。
【００５９】
図６（ａ）に示すように、メモリセルキャパシタでは、シリコン基板３１上の所定の領域に容量用拡散層３２が形成され、層間絶縁膜３３を貫通し上記容量用拡散層３２に達する容量用コンタクト孔３４が形成されている。そして、この容量用コンタクト孔３４には容量用プラグ３５が充填されている。
【００６０】
更に、この場合には、下部電極は積層する２種類以上の導電体材料で形成されている。図６（ａ）では、第１下部電極３６と第２下部電極３７でもって下部電極が構成される。そして、第２下部電極３７表面および層間絶縁膜３３表面を被覆するように容量絶縁膜３８が形成され、上記容量絶縁膜３８上にセルプレート電極３９が形成されている。
【００６１】
これに対して、帯電保護キャパシタ部では、上記メモリセル部のキャパシタ構造で第２下部電極３７が除去された構造になっている。すなわち、図６（ｂ）に示すように、シリコン基板３１上に帯電保護用拡散層４０が形成され、層間絶縁膜３３を貫通し上記帯電保護用拡散層４０に達する帯電保護用コンタクト孔４１が形成され、帯電保護用コンタクト孔４１に帯電保護用プラグ４２が充填されている。そして、この帯電保護用プラグ４２に接続する第１下部電極３６が形成され、第１下部電極３６表面と層間絶縁膜３３表面に容量絶縁膜３８が形成され、上記容量絶縁膜３８上にセルプレート電極３９が形成されている。
【００６２】
以上のような構造を有するメモリセルキャパシタと帯電保護キャパシタとが、第１の実施の形態で説明した図１のように半導体チップ上にレイアウトされることになる。
【００６３】
上記のメモリセルキャパシタと帯電保護キャパシタとを構成する電極部の製造方法を概説すると次のようである。すなわち、図６に示しているような容量用コンタクト孔３４および帯電保護用コンタクト孔４１に、ＴｉＮ膜をバリア層としＷ膜を充填して容量用プラグ３５および帯電保護用プラグ４２を充填する。そして、初めに、メモリセルキャパシタ部および帯電保護キャパシタ部に第１下部電極３６と第２下部電極３７とを積層して形成する。ここで、第１下部電極３６にはＷ膜を第２下部電極３７にはＴｉＮ膜を用いる。
【００６４】
次に、帯電保護キャパシタ部の第２下部電極３７のみを選択的にエッチング除去し第１下部電極３６を残存させる。そして、全面に容量絶縁膜３８を成膜し、セルプレート電極３９をＷ膜／ＴｉＮ膜の積層膜で形成する。ここで、上記容量絶縁膜３８の成膜では原子層化学気相成長（ＡＬＣＶＤ）法が非常に効果的である。この方法は、１原子層あるいは数原子層づつ成膜する手法であるために、形成された容量絶縁膜の絶縁性が非常に向上する。
【００６５】
ここで、上述したように、五酸化タンタル膜である容量絶縁膜と第１下部電極および第２下部電極との接着（密着）性は良好である。
【００６６】
この実施の形態の場合も、第１の実施の形態で説明したように、製造工程で帯電するセルプレート電極３９に帯電する電荷は、容量絶縁膜３８を通過し第１下部電極３６および帯電保護用プラグ４２を通って帯電保護用拡散層４０あるいはシリコン基板３１に放電することになる。このために、第１下部電極３６を構成する導電体材料として、容量絶縁膜３８のリーク電流が大きくなるものを選択する必要がある。これに対し、メモリセルキャパシタでは容量絶縁膜３８のリーク電流を低減させる必要がある。このような導電体材料を上記第２下部電極として選択する必要がある。
【００６７】
そこで、本発明者は、上記第１下部電極および第２下部電極を構成する導電体材料について詳細に検討した。その結果、容量絶縁膜中のリーク電流は、下部電極を構成する導電体材料の仕事関数（Φｍ）値に大きく依存することを見いだした。すなわち、下部電極のΦｍ値が小さくなると容量絶縁膜中のリーク電流が増加し、Φｍ値が大きくなると容量絶縁膜中のリーク電流は減少しその絶縁性が向上する。なお、このような容量絶縁膜中のリーク電流は、成膜方法に強く依存する。
【００６８】
次に、上記のリーク電流とΦｍとの関係の概略を図７で説明する。図７はＭＩＭ構造（セルプレート電極／容量絶縁膜／下部電極）でセルプレート電極が正帯電したときのバンドダイヤグラムである。図７に示すように、容量絶縁膜は伝導帯、禁制帯、価電子帯とを有する。ここで、容量絶縁膜のリーク電流は、下部電極のフェルミレベルと上記伝導帯との間のバリア高さΦｂに大きく依存する。すなわち、Φｂ値が小さくなると容量絶縁膜中のリーク電流が増加し、Φｂ値が大きくなると容量絶縁膜中のリーク電流は減少する。そして、このΦｂ値は、容量絶縁膜に依存しているが、Φｍ値が大きくなると増加し逆に小さくなると減少する。以上のことから、本発明の第１下部電極３６には、Φｍ値の小さな導電体材料を用い、第２下部電極３７にはΦｍ値の大きな導電体材料を用いるとよいことが判った。また、本発明では、上記第１下部電極と容量絶縁膜との接着性が高くなるようにすることも重要である。上述したようなことは第１の実施の形態で説明した場合でも同様に当てはまることである。
【００６９】
本発明では、帯電保護キャパシタの下部電極あるいは帯電保護用プラグの導電体材料を上述したように選択し、この領域の容量絶縁膜中のリーク電流が増加するようにしている。このようにすることで、帯電保護部となる帯電保護キャパシタの容量絶縁膜を選択的に除去することは全く不要になる。そして、容量絶縁膜を選択的に除去するために容量絶縁膜上にレジスト膜を塗布しレジストマスクを形成する工程、上記容量絶縁膜の選択的なエッチング工程等は必要なくなる。ここで、容量絶縁膜上にレジスト膜を塗布すると容量絶縁膜の品質は劣化する。本発明では上述した理由からこのような劣化は皆無になる。このようにして、本発明では、高誘電率である金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い品質および歩留まりで量産できるようになる。
【００７０】
次に、この第１および第２下部電極の導電体材料について下記の表１で具体的に説明する。
【００７１】
【表１】
【００７２】
表１では、容量絶縁膜の種類によりメモリセル部のキャパシタ（Ｉ）とキャパシタ（ＩＩ）に分けている。キャパシタ（Ｉ）では、容量絶縁膜の比誘電率は数十程度であり、キャパシタ（ＩＩ）では、容量絶縁膜の比誘電率は１００以上である。ここで、帯電保護キャパシタの電極構造は、図６で説明したように表１で第２下部電極が除かれたものになる。
【００７３】
表１に示すように、どのような種類の容量絶縁膜でも、第１下部電極にはチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはＷ膜のような導電体材料を使用する。ここで、容量絶縁膜はＡＬＤ法で成膜するとよい。このようにして、帯電保護キャパシタのリーク電流を増加させることができるようになる。
【００７４】
これに対して、キャパシタ（Ｉ）を構成する容量絶縁膜の場合には、第２下部電極にＴｉＮ膜、モリブデン（Ｍｏ）膜、窒化モリブデン（ＭｏＮ）膜あるいは窒化タングステン（ＷＮ）膜のような導電体材料を使用する。そして、キャパシタ（ＩＩ）を構成する容量絶縁膜の場合には、第２下部電極にルテニウム（Ｒｕ）膜、二酸化ルテニウム（ＲｕＯ2 ）膜、イリジウム（Ｉｒ）膜、二酸化イリジウム（ＩｒＯ2 ）膜、白金（Ｐｔ）膜あるいはパラジウム（Ｐｄ）膜のような導電体材料を使用する。このような材料を選択することで、メモリセルキャパシタのリーク電流を大幅に低減させることができる。
【００７５】
ここで、上記容量絶縁膜としては、表１に示すものをそれぞれ積層して用いてもよい。あるいは、極薄のシリコン酸化膜あるいはシリコン窒化膜との積層膜であってもよい。また、上記第１下部電極あるいは第２下部電極においては、それぞれ積層したものであってもよい。このように積層電極にする場合には、上記第１下部電極の上部、第２下部電極の上部に上述したような導電体材料を選択することになる。
【００７６】
また、上述したように、特に容量絶縁膜と第１下部電極との接着性を高くすることが重要になる。ここで、接着性が悪いとリーク電流が低下するからである。
そこで、上述した第１下部電極を構成する導電体材料と容量絶縁膜を構成する高誘電率材料との組み合わせを考える必要がある。
【００７７】
以上に説明したように、第２の実施の形態では、メモリセルキャパシタと帯電保護キャパシタの下部電極を互いに異なる導電体材料とすることで、第１の実施の形態で説明したのと同様な効果が生じるようになる。
【００７８】
上記の実施の形態では、製造工程での帯電破壊からメモリセルキャパシタを保護する場合について説明した。本発明はこの場合に限定されるものではない。アナログ回路を構成するような面積の大きな容量部を製造工程での帯電破壊から保護する場合にも同様に本発明は適用できるものである。このような場合には、上述したようなコンタクトプラグは必ずしも必要ではない。また、本発明は、ＦｅＲＡＭに使用するような、強誘電体材料を容量部に使用する半導体装置にも同様に適用できるものである。この場合には、コンタクトプラグは配線層等に接続されてから最終的に半導体基板表面の拡散層に電気接続されるようになる。
【００７９】
また、上記の実施の形態では、帯電保護用拡散層１３，４０はシリコン基板と逆導電型となるようにした。本発明では、帯電保護用拡散層１３，４０の導電型がシリコン基板と同じ導電型となるようにしてもよい。
【００８０】
また、第１の実施の形態では、メモリセルキャパシタの下部電極と帯電保護キャパシタの帯電用プラグとの導電体材料が互いに異なるようにした。そして、下部電極をＴｉＮ膜とし帯電用プラグをＷ膜とした。しかし、第１の実施の形態においては、第２の実施の形態で説明した理由から、メモリセルキャパシタの下部電極を構成する導電体材料として、Ｍｏ膜、ＭｏＮ膜あるいはＷＮ膜等を用い、上記帯電用プラグの導電体材料として、Ｔｉ膜、ＴａＮ膜あるいはＴａＮ膜を用いても同様の効果が生じることに言及しておく。
【００８１】
また、上記第１の実施の形態では、メモリセルキャパシタ部の容量用プラグと帯電保護キャパシタ部の帯電保護用プラグとは同一材料であった。本発明は、これに限定されることはない。すなわち、上記容量用プラグと帯電保護用プラグとで異なる導電体材料を使用してもよい。例えば、帯電保護用プラグの下部では容量用プラグの導電体材料と同じにし、帯電保護用プラグの上部のみ容量用プラグの導電体材料と異なるものにする。このようにすることで、セルプレート電極の帯電時での帯電保護キャパシタ部のリーク電流を大きくすることができ、メモリセルキャパシタの保護能力が向上する。
【００８２】
また、上記の実施の形態では、層間絶縁膜をシリコン酸化膜で形成する場合について説明した。本発明はこれに限定されるものではない。その他、層間絶縁膜として、シルセスキオキサン類の絶縁膜、あるいは、Ｓｉ−Ｈ結合、Ｓｉ−ＣＨ3 結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜で形成してもよい。ここで、シルセスキオキサン類の絶縁膜は、Ｓｉ−Ｏベースの誘電体膜であり、そのような絶縁膜としては、シルセスキオキサン類であるハイドロゲンシルセスキオキサン（Hydrogen Silsesquioxane）、メチルシルセスキオキサン（Methyl Silsesquioxane）、メチレーテッドハイドロゲンシルセスキオキサン（Methylated Hydrogen Silsesquioxane）あるいはフルオリネーテッドシルセスキオキサン（Furuorinated Silsesquioxane）のような低誘電率膜がある。
【００８３】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【００８４】
【発明の効果】
以上に説明したように、本発明では、帯電保護キャパシタ部の容量絶縁膜のリーク電流が増加し易くなるように、この領域の容量絶縁膜に接するコンタクトプラグあるいは下部電極が形成され、そして、これらを構成する導電体材料が選択される。
【００８５】
このために、半導体装置の製造工程において、半導体装置のメモリセルキャパシタのような容量部のセルプレート電極（上部電極）がイオンあるいは電子で帯電しても、イオンあるいは電子は、上記帯電保護キャパシタ部上に共通に配設された上記セルプレート電極から帯電保護キャパシタ部の容量絶縁膜を容易に通過し、半導体基板あるいは拡散層に放電される。このようにして、容量部の容量絶縁膜の帯電破壊は完全に防止される。
【００８６】
また、本発明では、簡便な手法でもって、高誘電率である金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い歩留まりで量産できるようになる。そして、半導体装置の超高集積化および高密度化が大幅に促進される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の平面図である。
【図２】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の断面図である。
【図３】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の製造工程順の断面図である。
【図４】上記製造工程の続きを示すメモリセル部と帯電保護キャパシタ部の製造工程順の断面図である。
【図５】本発明の帯電保護キャパシタ部とメモリセルキャパシタ部の容量絶縁膜の絶縁性を示すグラフである。
【図６】本発明の第２の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の断面図である。
【図７】本発明を説明するためのＭＩＭ構造キャパシタのバンドダイヤグラムである。
【図８】従来の技術を説明するためのメモリセル部と平面図である。
【図９】従来の技術を説明するためのメモリセル部の製造工程順の断面図である。
【符号の説明】
１ 素子活性領域
２，２ａ，２ｂ ワード線
３，３ａ 容量用コンタクト孔
４，４ａ 容量用溝
５，４１ 帯電保護用コンタクト孔
６ 帯電保護用溝
７，３９ セルプレート電極
８，８ａ ダミーワード線
９，３１ シリコン基板
１０ トレンチ素子分離領域
１１ ビット線用拡散層
１２，１２ａ，３２ 容量用拡散層
１３，４０ 帯電保護用拡散層
１４ 第１層間絶縁膜
１５ ビット線用コンタクト孔
１６ ビット線用プラグ
１７，１７ａ，３５ 容量用プラグ
１８，４２ 帯電保護用プラグ
１９ 第２層間絶縁膜
２０，２０ａ 下部電極
２１，２１ａ 側壁電極
２２，３８ 容量絶縁膜
２３ 第３層間絶縁膜
２４ スルーホール
２５ スルーホール用プラグ
２６ ビット線
２７ 下部電極用金属膜
２８ レジスト膜
２９ 充填レジスト膜
３３ 層間絶縁膜
３６ 第１下部電極
３７ 第２下部電極
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に半導体装置の製造工程での容量部の帯電破壊を防止する構造とその形成方法に関する。
【０００２】
【従来の技術】
半導体デバイスの中で記憶情報の任意な入出力が可能なものにＤＲＡＭがある。このようなメモリーデバイスであるＤＲＡＭのメモリセルは、１個のトランスファトランジスタと、１個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に最も適するものとして広く用いられている。
【０００３】
また、最近の半導体デバイスではシステムＬＳＩが重要になってきている。このような半導体装置では、ロジック回路とメモリー回路とが半導体チップに搭載されたロジック混載メモリーデバイス、ロジック回路とアナログ回路混載のアナログ混載ロジックデバイス等、種々の混載デバイスが開発検討されている。このような混載デバイスにおいても、メモリセル部は上述したように、１個のトランスファトランジスタと１個のキャパシタとから構成される。
【０００４】
上述したメモリセル部のキャパシタでは、半導体デバイスの更なる高集積化に伴い、３次元構造のものが開発され使用されてきている。このキャパシタの３次元化は次のような理由による。すなわち、半導体素子の微細化及び高密度化に伴いキャパシタの占有面積の縮小化が必須となっている。しかし、半導体デバイスのメモリー部の安定動作及び信頼性確保のためには、一定以上の容量値が必要とされる。そこで、キャパシタの電極を平面構造から３次元構造に変えて、縮小した占有面積の中で下部電極（情報蓄積電極）の表面積を拡大することが必要となる。
【０００５】
このメモリセル部の３次元構造のキャパシタにはスタック構造のものとトレンチ構造のものとがある。これらの構造にはそれぞれ一長一短があるが、スタック構造のものはアルファー線の入射あるいは回路等からのノイズに対する耐性が高く、比較的に容量値の小さい場合でも安定動作する。このために、半導体素子の設計基準が０．１０μｍ程度となる半導体デバイスにおいても、スタック構造のキャパシタは有効であると考えられている。
【０００６】
そして、最近では、このスタック構造のキャパシタ（以下、スタック型キャパシタと呼称する）の場合、微少な面積領域に所定の容量値を確保するために非常に高い誘電率を有する誘電体膜（容量絶縁膜）が必要になってきている。そこで、このような高誘電率膜として、五酸化タンタル（Ｔａ2 Ｏ5 ）膜、ＳｒＴｉＯ3 （以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴ膜という）などの絶縁材料が精力的に検討されている。更には、スタック型キャパシタの下部電極として新しい導電体材料が必要になってきている。これは、上記のような高誘電率の絶縁材料と下部電極との適切な組み合わせを通して、キャパシタの高い信頼性を確保するためである。
【０００７】
以下、図８と図９とを参照して従来の高誘電率膜で構成されるスタック型キャパシタを有するメモリセルの構造とその製造工程について説明する。ここで、図８はメモリセル端部の平面図である。そして、図９は、図８に記したＣ−Ｄで切断したところの断面図である。なお、図８では、課題を明確にするためにメモリセル部のセルプレート電極に斜線を施している。また、図面を簡明にするために、必要な構成物を図示し一部の記載を省略している。
【０００８】
図８に示すように、トレンチ素子分離領域でその周りが囲われた素子活性領域１０１が形成されている。この素子活性領域１０１には２つのメモリセルが形成される。そして、メモリセルのワード線１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０２ｇ等が配設されている。更に、メモリセルのキャパシタ部に容量用コンタクト孔１０３，１０３ａ…がそれぞれ形成され、容量用コンタクト孔１０３，１０３ａ上であって後述する層間絶縁膜に、容量用溝１０４，１０４ａ…がそれぞれのメモリセル部に形成されている。そして、このメモリセル領域の全面を被覆するようにセルプレート電極１１６が形成されるようになる。
【０００９】
次に、図９に基づいて上記メモリセルの製造について概説する。図９（ａ）に示すように、例えば、Ｐ導電型のシリコン基板１０５上に選択的にトレンチ素子分離領域１０６，１０６ａを形成し、上述した素子活性領域１０１を形成する。
そして、メモリセルのトランスファゲートトランジスタになるゲート絶縁膜を介してシリコン基板１０５上と、トレンチ素子分離領域１０６，１０６ａ上に、それぞれワード線１０２，１０２ａ、ワード線１０２ｂ，１０２ｃ，１０２ｄを形成する。更に、これらのワード線およびトレンチ素子分離領域に自己整合的に拡散層を形成し、ビット線用拡散層１０７、容量用拡散層１０８，１０８ａを形成する。
【００１０】
次に、全面に表面を平坦化した第１層間絶縁膜１０９を形成する。そして、この第１層間絶縁膜１０９で上記ビット線用拡散層１０７に達するビット線用コンタクト孔１１０を形成し、このビット線用コンタクト孔１１０にビット線用プラグ１１１を充填する。同様に、上記第１層間絶縁膜１０９であって容量用拡散層１０８，１０８ａに達する容量用コンタクト孔１０３，１０３ａを形成し、この容量用コンタクト孔１０３，１０３ａに容量用プラグ１１２，１１２ａをそれぞれ充填する。ここで、ビット線用プラグ１１１および容量用プラグ１１２，１１２ａは窒化チタン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）膜で構成される。
【００１１】
次に、上記第１層間絶縁膜１０９上に表面を平坦化した第２層間絶縁膜１１３を形成し、所定の領域に容量用溝１０４，１０４ａを形成する。そして、容量用溝１０４，１０４ａの側面および底面にキャパシタの下部電極１１４，１１４ａを形成する。ここで、下部電極１１４，１１４ａはＴｉＮ膜で構成される。
【００１２】
次に、全面に容量絶縁膜１１５を形成し、セルプレート電極１１６を形成するためにセルプレート用の金属膜を被覆させる。ここで、容量絶縁膜１１５は膜厚が１０ｎｍ程度の五酸化タンタル膜であり、セルプレート用金属膜はＴｉＮ膜で構成される。そして、レジストマスク１１７をエッチングマスクにして上記セルプレート用金属膜をドライエッチングしパターニングしてセルプレート用電極１１６を形成する。このドライエッチングでのエッチングガスは、塩素（Ｃｌ2 ）と臭化水素（ＨＢｒ）の混合ガスをプラズマ励起したものである。なお、このドライエッチングで容量絶縁膜１１５の一部はエッチング除去される。
【００１３】
次に、図９（ｂ）に示すように、表面を平坦化した第３層間絶縁膜１１８をセルプレート電極１１６を被覆するように形成する。ここで、第３層間絶縁膜１１８は、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法で成膜したシリコン酸化膜を化学機械研磨（ＣＭＰ）法で平坦化したものである。
【００１４】
次に、図９（ｃ）に示すように、上記第３層間絶縁膜１１８および第２層間絶縁膜１１３をドライエッチングし、ビット線用プラグ１１１に達するスルーホール１１９を形成する。また、上記ドライエッチング工程では、上記第３層間絶縁膜１１８にセルプレート電極１１６の表面に達するセルプレート用開口１２０を形成する。
【００１５】
このようにして、上記スルーホール１１９内と上記セルプレート用開口１２０内にそれぞれスルーホール用プラグ１２１、セルプレート用プラグ１２２を充填させる。そして、上記スルーホール用プラグ１２１に接続するビット線１２３を形成し、上記セルプレート用プラグ１２２に接続するセルプレート配線１２４を配設させる。
【００１６】
【発明が解決しようとする課題】
本発明者は、上述したような高誘電率材料を容量絶縁膜とするＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタについて詳細に検討した。その結果、ＭＩＭ構造のキャパシタにおいて、金属酸化物である五酸化タンタル膜、二酸化ジリコニウム（ＺｒＯ2 ）膜、二酸化ハフニウム（ＨｆＯ2 ）膜、ＳＴＯ膜、ＢＳＴ膜あるいはＰＺＴ膜等を上記の容量絶縁膜とした場合に、半導体装置の製造工程で上記容量絶縁膜の絶縁破壊（帯電破壊）が頻繁に生じることが判明した。そこで、本発明者は半導体装置の製造工程を詳細に調べた。
【００１７】
以下、この容量絶縁膜の帯電破壊について図９を参照して説明する。図９（ａ）で説明したセルプレート用金属膜のドライエッチング工程で、エッチングガスのプラズマ励起で生じる多量のイオンあるいは電子がセルプレート用金属膜に帯電する。このようなドライエッチング工程での帯電により、容量絶縁膜１１５が絶縁破壊する場合が生じる。
【００１８】
また、図９（ｂ）で説明した第３層間絶縁膜１１８の成膜工程では、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）でのプラズマ励起・化学気相成長（ＰＥＣＶＤ）法が用いられる。この場合も、多量のイオンあるいは電子がセルプレート電極１１６に帯電する。このような成膜工程での帯電により、容量絶縁膜１１５の絶縁破壊が生じる。
【００１９】
更には、図９（ｃ）で説明したスルーホール１１９およびセルプレート用開口１２０を形成するためのドライエッチング工程では、エッチングガスとしてフロロカーボン系のハロゲン化合物をプラズマ励起して用いる。この場合でも、プラズマ中のイオンあるいは電子がセルプレート電極１１６に帯電するようになる。
この場合のスルーホール１１９の形成では、第３層間絶縁膜１１８と第２層間絶縁膜１１３をドライエッチングしなければならない。しかし、セルプレート用開口１２０は第３層間絶縁膜１１８のドライエッチングで形成される。このために、上記第３層間絶縁膜１１８のエッチング後の上記第２層間絶縁膜１１３のドライエッチング中において、セルプレート電極１１６は長時間にわたり上記プラズマに曝されることになる。このために、このドライエッチング工程での帯電により、容量絶縁膜１１５が絶縁破壊するようになる。
【００２０】
本発明の主目的は、ＭＩＭ構造のキャパシタを有する半導体装置の製造工程において、帯電による上記キャパシタの容量絶縁膜の絶縁破壊を防止して、キャパシタの信頼性を向上させることにある。また、本発明の他の目的は、簡便な手法でもって、高誘電率である金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い歩留まりで量産できるようにすることにある。
【００２１】
【課題を解決するための手段】
このために本発明の半導体装置では、半導体基板上の層間絶縁膜上に順に積層する下部電極、容量絶縁膜および上部電極で構成された容量部と、前記容量絶縁膜と前記上部電極を共有する帯電保護部とを有し、前記帯電保護部には前記容量絶縁膜下部で接着する導電体層が設けられ、前記下部電極は第１の導電体材料で形成され前記導電体層は前記第１の導電体材料とは別種の第２の導電体材料で形成され、前記上部電極に帯電する電荷が前記帯電保護部の容量絶縁膜を通して前記導電体層に放電されるようになっている。
【００２２】
あるいは、本発明の半導体装置では、半導体基板上の層間絶縁膜上に順に積層する下部電極、容量絶縁膜および上部電極で構成された容量部と、前記容量絶縁膜と前記上部電極を共有する帯電保護部とを有し、前記下部電極が前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、前記帯電保護部の容量絶縁膜が前記層間絶縁膜に設けられた第２のコンタクトプラグに接着し且つ前記第２のコンタクトプラグは最終的に半導体基板表面の第２の拡散層に電気接続され、前記下部電極は第１の導電体材料で形成され、前記第１および第２のコンタクトプラグは前記第１の導電体材料とは別種の第２の導電体材料で形成されている。ここで、前記容量部および前記帯電保護部は前記層間絶縁膜に設けられたそれぞれ別の容量用溝内に形成される。あるいは、前記第２のコンタクトプラグにおいて、前記第２のコンタクトプラグの上部は第３の導電体材料で置き換えられている。
【００２３】
あるいは、本発明の半導体装置では、半導体基板上の層間絶縁膜上に第１の下部電極と第２の下部電極とがこの順に積層接続して形成された容量部下部電極と、容量絶縁膜と上部電極とで構成された容量部と、前記容量絶縁膜と前記上部電極を共有し別の第１の下部電極で形成された帯電保護部下部電極を具備する帯電保護部とを有し、前記容量部の第１の下部電極は前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、前記帯電保護部の別の第１の下部電極は前記層間絶縁膜に設けられた第２のコンタクトプラグを通して最終的に半導体基板表面の第２の拡散層に電気接続され、前記第２の下部電極は第１の導電体材料で形成され、前記第１の下部電極は前記第１の導電体材料とは別種の第２の導電体材料で形成されている。そして、前記容量部は半導体装置のメモリセルを構成している。
【００２４】
そして、前記第２の導電体材料および前記第３の導電体材料の導電体材料の仕事関数（Φｍ）は、前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されている。ここで、前記第１の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、ＰｔあるいはＰｄであり、前記第２、第３の導電体材料はＷ，Ｔｉ、ＴａあるいはＴａＮである。また、前記容量絶縁膜は金属酸化膜で構成され、前記金属酸化膜はＴａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜である。また、前記第１の拡散層は前記半導体基板表面と逆導電型の不純物で形成され、前記第２の拡散層は前記半導体基板表面と同導電型あるいは逆導電型の不純物で形成されている。
【００２５】
本発明では、帯電保護部の容量絶縁膜のリーク電流が増大するように、容量絶縁膜に接する導電体層、コンタクトプラグあるいは下部電極の材料が選択されている。このために、半導体装置の製造工程において、半導体装置の容量部の上部電極（セルプレート電極）が帯電しても、イオンあるいは電子は、上記共通の上部電極から帯電保護部の容量絶縁膜を容易に通過し最終的に半導体基板あるいは拡散層に放電される。このようにして、容量部の容量絶縁膜の帯電破壊は完全に防止される。
【００２６】
あるいは、本発明の半導体装置の製造方法は、半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に第１の層間絶縁膜を形成する工程と、前記第１の拡散層と第２の拡散層にそれぞれ達するコンタクト孔を前記第１の層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、全面に第２の層間絶縁膜を形成し前記第１のコンタクトプラグおよび第２のコンタクトプラグにそれぞれ達する第１の容量用溝および第２の容量用溝を形成する工程と、全面に導電体膜を成膜した後に感光性樹脂膜を全面に形成する工程と、前記感光性樹脂膜を全面露光した後に現像し前記第１の容量用溝内にのみ前記感光性樹脂膜を残存させ露出した導電体膜をエッチング除去し前記第２の容量用溝の底面の第２のコンタクトプラグを露出される工程と、前記残存する感光性樹脂膜を除去し前記第１の容量用溝の側面および底面に残存する導電体膜を下部電極とし露出させる工程と、前記露出した下部電極および第２のコンタクトプラグを被覆するように容量絶縁膜を成膜する工程と、前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程とを含む。
【００２７】
上記の製造方法では、フォトリソグラフィ工程のマスク合わせ工程を省いて、帯電保護部の容量用溝の底面にあった導電体膜を簡便に除去できる。また、本発明では、帯電保護キャパシタ部の容量絶縁膜を除去する必要は無く、半導体装置の製造工程が簡便になるという効果が生じる。
【００２８】
あるいは、本発明の半導体装置の製造方法は、半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に層間絶縁膜を形成する工程と、前記第１の拡散層と第２の拡散層にそれぞれ達するコンタクト孔を前記層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、前記第１のコンタクトプラグと第２のコンタクトプラグとにそれぞれ接続し積層した第１の下部電極と第２の下部電極とを形成する工程と、前記第２のコンタクトプラグ上にある前記第２の下部電極を選択的に除去する工程と、前記第１のコンタクトプラグ上にある第２の下部電極と前記第２のコンタクトプラグ上にある第１の下部電極を被覆するように容量絶縁膜を成膜する工程と、前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程とを含む。
【００２９】
上記の半導体装置の製造方法では、前記下部電極あるいは前記第２の下部電極の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、ＰｔあるいはＰｄにし、前記第２のコンタクトプラグあるいは前記第１の下部電極の導電体材料はＷ，Ｔｉ、ＴａあるいはＴａＮにする。
【００３０】
上述したように、本発明のような帯電保護部の構造であると、半導体装置の製造工程でセルプレート電極が帯電しても、従来の技術で説明したイオンあるいは電子は、上記セルプレート電極から容量絶縁膜を通り半導体基板あるいは拡散層帯へと放電する。そして、ＭＩＭ構造のキャパシタのような容量部の容量絶縁膜の帯電破壊は防止されると共に、キャパシタの信頼性は大幅に向上する。
【００３１】
そして、本発明では、帯電保護部の容量絶縁膜を選択的に除去する必要はない。このために、容量絶縁膜を選択的に除去するために容量絶縁膜上にレジスト膜を塗布しレジストマスクを形成する工程および上記容量絶縁膜の選択的なエッチング工程は不要になる。通常、容量絶縁膜上にレジスト膜を塗布すると、容量絶縁膜の品質が劣化する。そして、この劣化は容量絶縁膜の膜厚が薄くなるほど顕著になる。本発明では上述した理由からこのような劣化は皆無となる。このようにして、本発明では、簡便な製造工程でもって、高誘電率である金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い品質および歩留まりで量産できるようになる。
【００３２】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図４で説明する。ここで、図１はメモリセル端部の平面図である。そして、図２は、図１に記したＡ−Ｂで切断したところの断面図である。なお、図１では、図面を簡明にするために、必要な構成物を図示し一部の記載を省略している。
【００３３】
図１に示すように、従来の技術で説明したように、トレンチ素子分離領域で囲われた素子活性領域１が形成されている。素子活性領域１には２つのメモリセルが形成される。そして、メモリセルのワード線２，２ａ，２ｂ…が配設され、メモリセルのキャパシタ部に容量用コンタクト孔３，３ａがそれぞれ形成され、容量用コンタクト孔３，３ａ上であって後述する層間絶縁膜に、容量用溝４，４ａがメモリセル部に形成されている。このような構造のものがメモリセル部に多数配列されている。
【００３４】
そして、本発明では、帯電保護キャパシタ部が設けられている。すなわち、上述したメモリセル部と同様に、帯電保護用コンタクト孔５が形成され、帯電保護用コンタクト孔５上であって後述する層間絶縁膜に、帯電保護用溝６が形成されている。ここで、帯電保護用溝６は叙述した容量用溝４よりもその専有面積は大きい。そして、セルプレート電極７が上記メモリセル領域の全面および帯電保護キャパシタ部を被覆するように形成されるようになる。なお、この帯電保護キャパシタ部にはダミーワード線８，８ａが形成されていてもよい。そして、この帯電保護キャパシタ部は、メモリセル部の周辺に亘って複数備え付けられていてもよい。
【００３５】
次に、図２に基づいてメモリセル部と本発明の帯電保護部となる帯電保護キャパシタ部の構造について説明する。図２に示すように、シリコン基板９上に選択的にトレンチ素子分離領域１０，１０ａが形成され、上述した素子活性領域１が形成されている。そして、メモリセル部のトランスファゲートトランジスタになるゲート絶縁膜を介してシリコン基板９上と、トレンチ素子分離領域１０，１０ａ上に、それぞれワード線２，２ａ、ワード線２ｂ等が設けられ、ビット線用拡散層１１、容量用拡散層１２，１２ａが形成されている。この容量用拡散層１２，１２ａが第１の拡散層となる。
【００３６】
同様に、帯電保護キャパシタ部では、ダミーワード線８，８ａ、帯電保護用拡散層１３が形成されている。帯電保護用拡散層１３が第２の拡散層となる。
【００３７】
そして、全面に表面を平坦化した第１層間絶縁膜１４が形成され、メモリセル部では、第１層間絶縁膜１４で上記ビット線用拡散層１１に達するビット線用コンタクト孔１５が形成され、このビット線用コンタクト孔１５にビット線用プグ１６が埋め込まれている。同様に、上記第１層間絶縁膜１４であって容量用拡散層１２，１２ａに達する容量用コンタクト孔３，３ａが設けられ、この容量用コンタクト孔３，３ａに容量用プラグ１７，１７ａが埋め込まれている。ここで、ビット線用プラグ１６および容量用プラグ１７，１７ａは窒化チタン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）膜で構成される。この容量用プラグ１７，１７ａが第１のコンタクトプラグとなる。
【００３８】
同様に、帯電保護キャパシタ部では、第１層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保護用コンタクト孔５が形成され、この帯電保護用コンタクト孔５に帯電保護用プラグ１８が埋め込まれている。ここで、帯電保護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成される。この帯電保護用プラグ１８が第２のコンタクトプラグとなる。
【００３９】
そして、上記第１層間絶縁膜１４上に第２層間絶縁膜１９が形成され、メモリセル部では、容量用溝４，４ａが形成され、容量用溝４，４ａの側面および底面に下部電極２０，２０ａが設けられている。ここで、下部電極２０，２０ａはＴｉＮ膜で構成される。この容量用溝４，４ａが第１の容量用溝となる。
【００４０】
これに対して、帯電保護キャパシタ部では、上記メモリセルのキャパシタより専有面積の大きな帯電保護用溝６が形成され、帯電保護用溝６の側面にのみ側壁電極２１，２１ａが形成され底面には電極は全く形成されていない。この帯電保護用溝６が第２の容量用溝となる。
【００４１】
そして、全面に容量絶縁膜２２が成膜されており、その上に上部電極となるセルプレート電極７が設けられている。そして、第３層間絶縁膜２３がセルプレート電極７を被覆するように形成され、メモリセル部では、第３層間絶縁膜２３および第２層間絶縁膜１９にスルーホール２４が設けられている。更に、スルーホール２４内にスルーホール用プラグ２５が充填され、上記スルーホール用プラグ２５に接続するビット線２６が設けられている。
【００４２】
本発明では、上述したように、メモリセルキャパシタは、上部電極（セルプレート電極７）／容量絶縁膜２２／下部電極２０の構造となり、下部電極２０は容量用プラグ１７に接続する。これに対して、帯電保護キャパシタは、上部電極（セルプレート電極７）／容量絶縁膜２２の構造となり容量絶縁膜２２は帯電保護用プラグ１８に接着することになる。
【００４３】
帯電保護キャパシタが上記のような構造であると、半導体装置の製造工程でセルプレート電極が帯電しても、従来の技術で説明したイオンあるいは電子は、上記セルプレート電極７から容量絶縁膜２２を通り帯電保護用プラグ１８を通り帯電保護用拡散層１３へと放電する。このようにして、容量絶縁膜２２の帯電破壊は完全に防止される。
【００４４】
次に、本発明の帯電保護キャパシタ部とメモリセル部の製造方法を図３と図４に基づいて説明する。ここで、図２と同じものは同一符号で記し、重要でないものの説明は省略する。
【００４５】
図３（ａ）に示すように、Ｐ導電型のシリコン基板９上に選択的にトレンチ素子分離領域１０，１０ａを形成する。そして、メモリセル部のワード線２，２ａを形成し、Ｎ導電型のビット線用拡散層１１、容量用拡散層１２，１２ａを形成する。同様に、帯電保護キャパシタ部に、ダミーワード線８，８ａ、Ｎ導電型の帯電保護用拡散層１３を形成する。
【００４６】
次に、図３（ｂ）に示すように、全面に膜厚が５００ｎｍ程度のシリコン酸化膜で第１層間絶縁膜１４を形成し、メモリセル部では、第１層間絶縁膜１４で上記ビット線用拡散層１１に達するビット線用コンタクト孔１５を形成し、このビット線用コンタクト孔１５にビット線用プラグ１６を充填する。同様に、上記第１層間絶縁膜１４であって容量用拡散層１２，１２ａに達する容量用コンタクト孔３，３ａを設け、この容量用コンタクト孔３，３ａに容量用プラグ１７，１７ａを充填する。同様に、帯電保護キャパシタ部では、第１層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保護用コンタクト孔５を形成し、この帯電保護用コンタクト孔５に帯電保護用プラグ１８を充填する。ここで、ビット線用プラグ１６、容量用プラグ１７，１７ａおよび帯電保護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成される。
【００４７】
次に、図３（ｃ）に示すように、上記第１層間絶縁膜１４上に膜厚が１μｍのシリコン酸化膜で第２層間絶縁膜１９を形成し、メモリセル部では、間口寸法が０．２μｍ程度の容量用溝４，４ａを設け、帯電保護キャパシタ部では、間口寸法が２μｍ程度の帯電保護用溝６を設け、全面に下部電極用金属膜２７を膜厚が２０ｎｍ程度のＴｉＮ膜で形成する。
【００４８】
次に、膜厚が０．４μｍ程度でポジ形のレジスト膜２８を塗布する。そして、全面露光した後に現像する。このようにすると、図３（ｄ）に示すように容量用溝４，４ａに充填レジスト膜２９，２９ａがそれぞれ残存するようになる。これに対して、帯電保護用溝６内のレジスト膜２８は全て除去されるようになる。
【００４９】
次に、上記下部電極用金属膜２７に異方性の全面ドライエッチング（エッチバック)を施す。このエッチバック工程で、図４（ａ）に示すように、容量用溝４，４ａ内には上記充填レジスト膜２９，２９ａによりエッチングされないで下部電極２０，２０ａが形成されるようになる。これに対して、上記エッチング工程で、帯電保護キャパシタ部ではレジスト膜が残存しないために、帯電保護用溝６のの側面に側壁電極２１，２１ａが残存するが底面の下部電極用金属膜２７はエッチングされて、帯電保護用プラグ１８が露出するようになる。
【００５０】
次に、図４（ｂ）に示すように、膜厚が１０ｎｍ程度の五酸化タンタル膜で容量絶縁膜２２を全面に成膜する。そして、膜厚が２００ｎｍ程度のＴｉＮ膜あるいはＷ／ＴｉＮの積層膜でセルプレート用金属膜を形成し、公知のフォトリソグラフィ技術とドライエッチング技術とで上記セルプレート用金属膜をパターニングしてセルプレート電極７を形成する。
【００５１】
ここで、上記容量絶縁膜２２である五酸化タンタル膜と帯電保護用プラグ１８であるＷ膜との接着（密着）性は非常に高い。また、上記五酸化タンタル膜と下部電極２０，２０ａであるＴｉＮ膜との接着性も非常によい。
【００５２】
次に、図４（ｃ）に示すように、ＨＤＰのＰＥＣＶＤ法により成膜した膜厚が５００ｎｍ程度のシリコン酸化膜で第３層間絶縁膜２３を形成する。そして、メモリセル部では、第３層間絶縁膜２３および第２層間絶縁膜１９にドライエッチングによりスルーホール２４を形成し、スルーホール２４内にスルーホール用プラグ２５を充填して、上記スルーホール用プラグ２５に接続するビット線２６を設ける。
【００５３】
本発明では、図４（ｂ）で説明したセルプレート電極７を形成するためのセルプレート用金属膜のドライエッチング工程、および、図４（ｃ）で説明した第３層間絶縁膜２３を成膜するためのＰＥＣＶＤ工程、においてセルプレート電極７に帯電するイオンあるいは電子は、帯電保護キャパシタ部の上記セルプレート電極７から容量絶縁膜２２を通り帯電保護用プラグ１８を通り帯電保護用拡散層１３へと放電する。この理由については後で図５に基づいて詳述する。いずれにしろこのようにして、容量絶縁膜２２の帯電破壊は完全に防止されるようになる。
また、従来の技術の課題で説明したスルーホール２４等の形成のためのドライエッチング工程での帯電も同様にして放電できるようになる。
【００５４】
上記の製造方法では、図４（ａ）で説明したようにフォトリソグラフィ工程のマスク合わせ工程を省いて、帯電保護キャパシタ部の帯電保護用溝６の底面にあった下部電極用金属膜を除去できる。また、本発明では、半導体装置の製造工程でセルプレート電極７に生じる電荷は、帯電保護キャパシタ部の容量絶縁膜を通り抜け帯電保護用プラグ１８を通って帯電保護用拡散層１３あるいはシリコン基板９へと放電される。このために、本発明では、帯電保護キャパシタ部の容量絶縁膜を除去する必要は無く、半導体装置の製造工程が簡便になるという効果が生じることになる。
【００５５】
次に、図５を参照して上記放電が可能になる理由を説明する。上述したように帯電保護キャパシタでは、上部電極（セルプレート電極７）／容量絶縁膜２２／帯電保護用プラグ１８の構造は、材料としてはＴｉＮ／Ｔａ2 Ｏ5 ／Ｗのようになる。そして、メモリセルキャパシタでは、上部電極（セルプレート電極７）／容量絶縁膜２２／下部電極２０の構造は、材料としてはＴｉＮ／Ｔａ2 Ｏ5 ／ＴｉＮのようになる。
【００５６】
図５では、横軸に示すセルプレート電極の電圧を変えた時、縦軸に示す容量絶縁膜を流れる単位面積あたりのリーク電流の変化が示されている。ここで、対向電極となる帯電保護用プラグおよび下部電極は接地電位に固定されている。
【００５７】
図５から判るように、帯電保護キャパシタのところでは、メモリセルキャパシタのところに比べて容量絶縁膜中の単位面積あたりのリーク電流値は大きい。このリーク電流値の増加は、セルプレート電極の極性に無関係である。このセルプレート電極の電圧は、上述した製造工程で帯電するイオン量あるいは電子量に対応するものである。このように帯電保護キャパシタが上記のような構造であると、イオンあるいは電子は、上記セルプレート電極から容量絶縁膜を通り帯電保護用プラグを通り帯電保護用拡散層へと容易に放電し、容量絶縁膜の帯電破壊は完全に防止されることになる。
【００５８】
次に、本発明の第２の実施の形態について図６と図７に基づいて説明する。図６（ａ）は、メモリセルキャパシタの模式的断面図であり、図６（ｂ）は帯電保護キャパシタ部の略断面図である。ここで、これらのキャパシタは高誘電率材料を容量絶縁膜としたＭＩＭ構造のものとなっている。
【００５９】
図６（ａ）に示すように、メモリセルキャパシタでは、シリコン基板３１上の所定の領域に容量用拡散層３２が形成され、層間絶縁膜３３を貫通し上記容量用拡散層３２に達する容量用コンタクト孔３４が形成されている。そして、この容量用コンタクト孔３４には容量用プラグ３５が充填されている。
【００６０】
更に、この場合には、下部電極は積層する２種類以上の導電体材料で形成されている。図６（ａ）では、第１下部電極３６と第２下部電極３７でもって下部電極が構成される。そして、第２下部電極３７表面および層間絶縁膜３３表面を被覆するように容量絶縁膜３８が形成され、上記容量絶縁膜３８上にセルプレート電極３９が形成されている。
【００６１】
これに対して、帯電保護キャパシタ部では、上記メモリセル部のキャパシタ構造で第２下部電極３７が除去された構造になっている。すなわち、図６（ｂ）に示すように、シリコン基板３１上に帯電保護用拡散層４０が形成され、層間絶縁膜３３を貫通し上記帯電保護用拡散層４０に達する帯電保護用コンタクト孔４１が形成され、帯電保護用コンタクト孔４１に帯電保護用プラグ４２が充填されている。そして、この帯電保護用プラグ４２に接続する第１下部電極３６が形成され、第１下部電極３６表面と層間絶縁膜３３表面に容量絶縁膜３８が形成され、上記容量絶縁膜３８上にセルプレート電極３９が形成されている。
【００６２】
以上のような構造を有するメモリセルキャパシタと帯電保護キャパシタとが、第１の実施の形態で説明した図１のように半導体チップ上にレイアウトされることになる。
【００６３】
上記のメモリセルキャパシタと帯電保護キャパシタとを構成する電極部の製造方法を概説すると次のようである。すなわち、図６に示しているような容量用コンタクト孔３４および帯電保護用コンタクト孔４１に、ＴｉＮ膜をバリア層としＷ膜を充填して容量用プラグ３５および帯電保護用プラグ４２を充填する。そして、初めに、メモリセルキャパシタ部および帯電保護キャパシタ部に第１下部電極３６と第２下部電極３７とを積層して形成する。ここで、第１下部電極３６にはＷ膜を第２下部電極３７にはＴｉＮ膜を用いる。
【００６４】
次に、帯電保護キャパシタ部の第２下部電極３７のみを選択的にエッチング除去し第１下部電極３６を残存させる。そして、全面に容量絶縁膜３８を成膜し、セルプレート電極３９をＷ膜／ＴｉＮ膜の積層膜で形成する。ここで、上記容量絶縁膜３８の成膜では原子層化学気相成長（ＡＬＣＶＤ）法が非常に効果的である。この方法は、１原子層あるいは数原子層づつ成膜する手法であるために、形成された容量絶縁膜の絶縁性が非常に向上する。
【００６５】
ここで、上述したように、五酸化タンタル膜である容量絶縁膜と第１下部電極および第２下部電極との接着（密着）性は良好である。
【００６６】
この実施の形態の場合も、第１の実施の形態で説明したように、製造工程で帯電するセルプレート電極３９に帯電する電荷は、容量絶縁膜３８を通過し第１下部電極３６および帯電保護用プラグ４２を通って帯電保護用拡散層４０あるいはシリコン基板３１に放電することになる。このために、第１下部電極３６を構成する導電体材料として、容量絶縁膜３８のリーク電流が大きくなるものを選択する必要がある。これに対し、メモリセルキャパシタでは容量絶縁膜３８のリーク電流を低減させる必要がある。このような導電体材料を上記第２下部電極として選択する必要がある。
【００６７】
そこで、本発明者は、上記第１下部電極および第２下部電極を構成する導電体材料について詳細に検討した。その結果、容量絶縁膜中のリーク電流は、下部電極を構成する導電体材料の仕事関数（Φｍ）値に大きく依存することを見いだした。すなわち、下部電極のΦｍ値が小さくなると容量絶縁膜中のリーク電流が増加し、Φｍ値が大きくなると容量絶縁膜中のリーク電流は減少しその絶縁性が向上する。なお、このような容量絶縁膜中のリーク電流は、成膜方法に強く依存する。
【００６８】
次に、上記のリーク電流とΦｍとの関係の概略を図７で説明する。図７はＭＩＭ構造（セルプレート電極／容量絶縁膜／下部電極）でセルプレート電極が正帯電したときのバンドダイヤグラムである。図７に示すように、容量絶縁膜は伝導帯、禁制帯、価電子帯とを有する。ここで、容量絶縁膜のリーク電流は、下部電極のフェルミレベルと上記伝導帯との間のバリア高さΦｂに大きく依存する。すなわち、Φｂ値が小さくなると容量絶縁膜中のリーク電流が増加し、Φｂ値が大きくなると容量絶縁膜中のリーク電流は減少する。そして、このΦｂ値は、容量絶縁膜に依存しているが、Φｍ値が大きくなると増加し逆に小さくなると減少する。以上のことから、本発明の第１下部電極３６には、Φｍ値の小さな導電体材料を用い、第２下部電極３７にはΦｍ値の大きな導電体材料を用いるとよいことが判った。また、本発明では、上記第１下部電極と容量絶縁膜との接着性が高くなるようにすることも重要である。上述したようなことは第１の実施の形態で説明した場合でも同様に当てはまることである。
【００６９】
本発明では、帯電保護キャパシタの下部電極あるいは帯電保護用プラグの導電体材料を上述したように選択し、この領域の容量絶縁膜中のリーク電流が増加するようにしている。このようにすることで、帯電保護部となる帯電保護キャパシタの容量絶縁膜を選択的に除去することは全く不要になる。そして、容量絶縁膜を選択的に除去するために容量絶縁膜上にレジスト膜を塗布しレジストマスクを形成する工程、上記容量絶縁膜の選択的なエッチング工程等は必要なくなる。ここで、容量絶縁膜上にレジスト膜を塗布すると容量絶縁膜の品質は劣化する。本発明では上述した理由からこのような劣化は皆無になる。このようにして、本発明では、高誘電率である金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い品質および歩留まりで量産できるようになる。
【００７０】
次に、この第１および第２下部電極の導電体材料について下記の表１で具体的に説明する。
【００７１】
【表１】
表１では、容量絶縁膜の種類によりメモリセル部のキャパシタ（Ｉ）とキャパシタ（ＩＩ）に分けている。キャパシタ（Ｉ）では、容量絶縁膜の比誘電率は数十程度であり、キャパシタ（ＩＩ）では、容量絶縁膜の比誘電率は１００以上である。ここで、帯電保護キャパシタの電極構造は、図６で説明したように表１で第２下部電極が除かれたものになる。
【００７３】
表１に示すように、どのような種類の容量絶縁膜でも、第１下部電極にはチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはＷ膜のような導電体材料を使用する。ここで、容量絶縁膜はＡＬＤ法で成膜するとよい。このようにして、帯電保護キャパシタのリーク電流を増加させることができるようになる。
【００７４】
これに対して、キャパシタ（Ｉ）を構成する容量絶縁膜の場合には、第２下部電極にＴｉＮ膜、モリブデン（Ｍｏ）膜、窒化モリブデン（ＭｏＮ）膜あるいは窒化タングステン（ＷＮ）膜のような導電体材料を使用する。そして、キャパシタ（ＩＩ）を構成する容量絶縁膜の場合には、第２下部電極にルテニウム（Ｒｕ）膜、二酸化ルテニウム（ＲｕＯ2 ）膜、イリジウム（Ｉｒ）膜、二酸化イリジウム（ＩｒＯ2 ）膜、白金（Ｐｔ）膜あるいはパラジウム（Ｐｄ）膜のような導電体材料を使用する。このような材料を選択することで、メモリセルキャパシタのリーク電流を大幅に低減させることができる。
【００７５】
ここで、上記容量絶縁膜としては、表１に示すものをそれぞれ積層して用いてもよい。あるいは、極薄のシリコン酸化膜あるいはシリコン窒化膜との積層膜であってもよい。また、上記第１下部電極あるいは第２下部電極においては、それぞれ積層したものであってもよい。このように積層電極にする場合には、上記第１下部電極の上部、第２下部電極の上部に上述したような導電体材料を選択することになる。
【００７６】
また、上述したように、特に容量絶縁膜と第１下部電極との接着性を高くすることが重要になる。ここで、接着性が悪いとリーク電流が低下するからである。
そこで、上述した第１下部電極を構成する導電体材料と容量絶縁膜を構成する高誘電率材料との組み合わせを考える必要がある。
【００７７】
以上に説明したように、第２の実施の形態では、メモリセルキャパシタと帯電保護キャパシタの下部電極を互いに異なる導電体材料とすることで、第１の実施の形態で説明したのと同様な効果が生じるようになる。
【００７８】
上記の実施の形態では、製造工程での帯電破壊からメモリセルキャパシタを保護する場合について説明した。本発明はこの場合に限定されるものではない。アナログ回路を構成するような面積の大きな容量部を製造工程での帯電破壊から保護する場合にも同様に本発明は適用できるものである。このような場合には、上述したようなコンタクトプラグは必ずしも必要ではない。また、本発明は、ＦｅＲＡＭに使用するような、強誘電体材料を容量部に使用する半導体装置にも同様に適用できるものである。この場合には、コンタクトプラグは配線層等に接続されてから最終的に半導体基板表面の拡散層に電気接続されるようになる。
【００７９】
また、上記の実施の形態では、帯電保護用拡散層１３，４０はシリコン基板と逆導電型となるようにした。本発明では、帯電保護用拡散層１３，４０の導電型がシリコン基板と同じ導電型となるようにしてもよい。
【００８０】
また、第１の実施の形態では、メモリセルキャパシタの下部電極と帯電保護キャパシタの帯電用プラグとの導電体材料が互いに異なるようにした。そして、下部電極をＴｉＮ膜とし帯電用プラグをＷ膜とした。しかし、第１の実施の形態においては、第２の実施の形態で説明した理由から、メモリセルキャパシタの下部電極を構成する導電体材料として、Ｍｏ膜、ＭｏＮ膜あるいはＷＮ膜等を用い、上記帯電用プラグの導電体材料として、Ｔｉ膜、ＴａＮ膜あるいはＴａＮ膜を用いても同様の効果が生じることに言及しておく。
【００８１】
また、上記第１の実施の形態では、メモリセルキャパシタ部の容量用プラグと帯電保護キャパシタ部の帯電保護用プラグとは同一材料であった。本発明は、これに限定されることはない。すなわち、上記容量用プラグと帯電保護用プラグとで異なる導電体材料を使用してもよい。例えば、帯電保護用プラグの下部では容量用プラグの導電体材料と同じにし、帯電保護用プラグの上部のみ容量用プラグの導電体材料と異なるものにする。このようにすることで、セルプレート電極の帯電時での帯電保護キャパシタ部のリーク電流を大きくすることができ、メモリセルキャパシタの保護能力が向上する。
【００８２】
また、上記の実施の形態では、層間絶縁膜をシリコン酸化膜で形成する場合について説明した。本発明はこれに限定されるものではない。その他、層間絶縁膜として、シルセスキオキサン類の絶縁膜、あるいは、Ｓｉ−Ｈ結合、Ｓｉ−ＣＨ3 結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜で形成してもよい。ここで、シルセスキオキサン類の絶縁膜は、Ｓｉ−Ｏベースの誘電体膜であり、そのような絶縁膜としては、シルセスキオキサン類であるハイドロゲンシルセスキオキサン（Hydrogen Silsesquioxane）、メチルシルセスキオキサン（Methyl Silsesquioxane）、メチレーテッドハイドロゲンシルセスキオキサン（Methylated Hydrogen Silsesquioxane）あるいはフルオリネーテッドシルセスキオキサン（Furuorinated Silsesquioxane）のような低誘電率膜がある。
【００８３】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【００８４】
【発明の効果】
以上に説明したように、本発明では、帯電保護キャパシタ部の容量絶縁膜のリーク電流が増加し易くなるように、この領域の容量絶縁膜に接するコンタクトプラグあるいは下部電極が形成され、そして、これらを構成する導電体材料が選択される。
【００８５】
このために、半導体装置の製造工程において、半導体装置のメモリセルキャパシタのような容量部のセルプレート電極（上部電極）がイオンあるいは電子で帯電しても、イオンあるいは電子は、上記帯電保護キャパシタ部上に共通に配設された上記セルプレート電極から帯電保護キャパシタ部の容量絶縁膜を容易に通過し、半導体基板あるいは拡散層に放電される。このようにして、容量部の容量絶縁膜の帯電破壊は完全に防止される。
【００８６】
また、本発明では、簡便な手法でもって、高誘電率である金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャパシタを高い歩留まりで量産できるようになる。そして、半導体装置の超高集積化および高密度化が大幅に促進される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の平面図である。
【図２】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の断面図である。
【図３】本発明の第１の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の製造工程順の断面図である。
【図４】上記製造工程の続きを示すメモリセル部と帯電保護キャパシタ部の製造工程順の断面図である。
【図５】本発明の帯電保護キャパシタ部とメモリセルキャパシタ部の容量絶縁膜の絶縁性を示すグラフである。
【図６】本発明の第２の実施の形態を説明するためのメモリセル部と帯電保護キャパシタ部の断面図である。
【図７】本発明を説明するためのＭＩＭ構造キャパシタのバンドダイヤグラムである。
【図８】従来の技術を説明するためのメモリセル部と平面図である。
【図９】従来の技術を説明するためのメモリセル部の製造工程順の断面図である。
【符号の説明】
１ 素子活性領域
２，２ａ，２ｂ ワード線
３，３ａ 容量用コンタクト孔
４，４ａ 容量用溝
５，４１ 帯電保護用コンタクト孔
６ 帯電保護用溝
７，３９ セルプレート電極
８，８ａ ダミーワード線
９，３１ シリコン基板
１０ トレンチ素子分離領域
１１ ビット線用拡散層
１２，１２ａ，３２ 容量用拡散層
１３，４０ 帯電保護用拡散層
１４ 第１層間絶縁膜
１５ ビット線用コンタクト孔
１６ ビット線用プラグ
１７，１７ａ，３５ 容量用プラグ
１８，４２ 帯電保護用プラグ
１９ 第２層間絶縁膜
２０，２０ａ 下部電極
２１，２１ａ 側壁電極
２２，３８ 容量絶縁膜
２３ 第３層間絶縁膜
２４ スルーホール
２５ スルーホール用プラグ
２６ ビット線
２７ 下部電極用金属膜
２８ レジスト膜
２９ 充填レジスト膜
３３ 層間絶縁膜
３６ 第１下部電極
３７ 第２下部電極
Claims (13)
- 半導体基板上の層間絶縁膜上に位置し、下部電極、容量絶縁膜および上部電極を下からこの順に積層した容量部と、
前記層間絶縁膜上に位置し、前記容量絶縁膜および前記上部電極を前記容量部と共有する帯電保護部と、
を有し、
前記帯電保護部には、前記容量絶縁膜の下部に位置し、前記容量絶縁膜と接着する導電体層が設けられ、
前記下部電極は第１の導電体材料で形成され、前記導電体層は前記第１の導電体材料とは別種の第２の導電体材料で形成され、
前記第２の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする半導体装置。 - 半導体基板上の層間絶縁膜上に位置し、下部電極、容量絶縁膜および上部電極を下からこの順に積層した容量部と、
前記層間絶縁膜上に位置し、前記容量絶縁膜および前記上部電極を前記容量部と共有する帯電保護部と、
を有し、
前記下部電極は、前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、
前記帯電保護部の前記容量絶縁膜は前記層間絶縁膜に設けられた第２のコンタクトプラグに接着し、前記第２のコンタクトプラグは最終的に半導体基板表面の第２の拡散層に電気接続され、
前記下部電極は第１の導電体材料で形成され、前記第２のコンタクトプラグは前記第１の導電体材料とは別種の第２の導電体材料で形成され、
前記第２の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする半導体装置。 - 前記容量部および前記帯電保護部は前記層間絶縁膜に設けられたそれぞれ別の容量用溝内に形成されていることを特徴とする請求項２記載の半導体装置。
- 前記第２のコンタクトプラグにおいて、前記第２のコンタクトプラグの上部が第３の導電体材料で置き換えられており、
前記第３の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする請求項２または３に記載の半導体装置。 - 半導体基板上の層間絶縁膜上に位置し、第１の下部電極と第２の下部電極とがこの順に積層接続して形成された容量部下部電極、容量絶縁膜、および、上部電極を下からこの順に積層した容量部と、
前記層間絶縁膜上に位置し、前記容量絶縁膜および前記上部電極を前記容量部と共有し、さらに、前記容量絶縁膜の下部に、前記容量絶縁膜と接着する前記第１の下部電極を有する帯電保護部と、
を有し、
前記容量部の前記第１の下部電極は、前記層間絶縁膜に設けられた第１のコンタクトプラグを通して最終的に半導体基板表面の第１の拡散層に電気接続され、
前記帯電保護部の前記第１の下部電極は、前記層間絶縁膜に設けられた第２のコンタクトプラグを通して最終的に半導体基板表面の第２の拡散層に電気接続され、
前記第２の下部電極は第１の導電体材料で形成され、前記第１の下部電極は前記第１の導電体材料とは別種の第２の導電体材料で形成され、
前記第２の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする半導体装置。 - 前記容量部が半導体装置のメモリセルを構成していることを特徴とする請求項２から５のうちの１つの請求項に記載の半導体装置。
- 前記第１の拡散層の導電型は前記半導体基板表面とは逆の導電型であり、前記第２の拡散層の導電型は前記半導体基板表面と同導電型あるいは逆導電型であることを特徴とする請求項２から６のうちの１つの請求項に記載の半導体装置。
- 前記第１の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔあるいはＰｄであり、前記第２の導電体材料はＷ、Ｔｉ、ＴａあるいはＴａＮであることを特徴とする請求項１から７のうちの１つの請求項に記載の半導体装置。
- 前記第１の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔあるいはＰｄであり、前記第２、第３の導電体材料はＷ、Ｔｉ、ＴａあるいはＴａＮであることを特徴とする請求項４、または、請求項４に従属する請求項６あるいは請求項７に記載の半導体装置。
- 前記容量絶縁膜は金属酸化膜で構成され、前記金属酸化膜はＴａ2Ｏ5膜、ＺｒＯ2膜、ＨｆＯ2膜、ＳｒＴｉＯ3膜、（Ｂａ，Ｓｒ）ＴｉＯ3膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜であることを特徴とする請求項１から９のうち１つの請求項に記載の半導体装置。
- 半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に第１の層間絶縁膜を形成する工程と、
前記第１の拡散層と前記第２の拡散層にそれぞれ達するコンタクト孔を前記第１の層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、
全面に第２の層間絶縁膜を形成し前記第１のコンタクトプラグおよび第２のコンタクトプラグにそれぞれ達する第１の容量用溝および第２の容量用溝を形成する工程と、
全面に導電体膜を成膜した後に感光性樹脂膜を全面に形成する工程と、
前記感光性樹脂膜を全面露光した後に現像し前記第１の容量用溝内にのみ前記感光性樹脂膜を残存させ露出した導電体膜をエッチング除去し前記第２の容量用溝の底面の第２のコンタクトプラグを露出させる工程と、
前記残存する感光性樹脂膜を除去し前記第１の容量用溝の側面および底面に残存する導電体膜を下部電極とし露出させる工程と、
前記露出した下部電極および第２のコンタクトプラグを被覆するように容量絶縁膜を成膜する工程と、
前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程と、
を含み、
前記下部電極の上部に形成された前記上部電極と、前記第２のコンタクトプラグの上部に形成された前記上部電極とは繋がっており、
前記下部電極は第１の導電体材料で形成され、前記第２のコンタクトプラグは前記第１の導電体材料とは別種の第２の導電体材料で形成され、
前記第２の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする半導体装置の製造方法。 - 半導体基板表面の所定の領域に第１の拡散層と第２の拡散層とを設け全面に第１の層間絶縁膜を形成する工程と、
前記第１の拡散層と前記第２の拡散層にそれぞれ達するコンタクト孔を前記層間絶縁膜に設け前記コンタクト孔に導電体材料を充填し第１のコンタクトプラグと第２のコンタクトプラグとをそれぞれ形成する工程と、
前記第１のコンタクトプラグと第２のコンタクトプラグとにそれぞれ接続した第１の下部電極を形成し、前記第１の下部電極の上に第２の下部電極を形成する工程と、
前記第２のコンタクトプラグ上にある前記第２の下部電極を選択的に除去する工程と、
前記第１のコンタクトプラグ上に露出してある第２の下部電極と前記第２のコンタクトプラグ上に露出してある第１の下部電極とを被覆するように容量絶縁膜を成膜する工程と、
前記容量絶縁膜を被覆するように容量の対向電極である上部電極を形成する工程と、
を含み、
前記第１のコンタクトプラグ上にある前記第２の下部電極の上部に形成された前記上部電極と、前記第２のコンタクトプラグ上にある前記第１の下部電極の上部に形成された前記上部電極とは繋がっており、
前記第２の下部電極は第１の導電体材料で形成され、前記第１の下部電極は前記第１の導電体材料とは別種の第２の導電体材料で形成され、
前記第２の導電体材料の仕事関数（Φｍ）が前記第１の導電体材料の仕事関数（Φｍ）よりも小さく設定されていることを特徴とする半導体装置の製造方法。 - 前記第１の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔあるいはＰｄであり、前記第２の導電体材料はＷ、Ｔｉ、ＴａあるいはＴａＮであることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
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