KR20220167542A - 콘택 플러그를 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택; 상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체; 상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물; 상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체; 상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들; 상기 하부 배선층들 상에 배치되는 상부 배선층들; 상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및 상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함한다.

Description

콘택 플러그를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING CONTACT PLUGS}
본 개시의 기술적 사상은 콘택 플러그를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화 되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 예를 들어, 코어/페리 영역에서 좁은 공간 내에 배선들을 배치하여 소자의 크기를 줄이는 기술이 요구된다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 상부 배선층 및 상부 콘택 플러그를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택; 상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체; 상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물; 상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체; 상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들; 상기 하부 배선층들 상에 배치되는 상부 배선층들; 상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및 상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택; 상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체; 상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물; 상기 커패시터 구조물을 덮는 플레이트 층; 상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체; 상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들; 상기 하부 배선층들 상에 배치되는 상부 배선층들; 상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및 상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함할 수 있다. 상기 플레이트 층은 상기 상부 배선층들과 동일한 물질을 포함할 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택; 상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체; 상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물, 상기 커패시터 구조물은 하부 전극, 상기 하부 전극을 덮는 커패시터 유전층 및 상기 커패시터 유전층을 덮는 상부 전극을 포함하며; 상기 상부 전극을 덮는 플레이트 층; 상기 플레이트 층과 연결되는 커패시터 콘택 플러그; 상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체; 상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들; 상기 하부 배선층들 상에 배치되는 상부 배선층들; 상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및 상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함할 수 있다.
본 개시의 실시 예들에 따르면 반도체 소자는 하부 배선층 상의 상부 배선층을 포함하므로, 배선의 설계 자유도가 향상될 수 있으며 소자의 크기를 줄일 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I' 및 II-II'을 따른 수직 단면도들이다.
도 3은 도 2에 도시된 반도체 소자의 일부 확대도이다.
도 4 내지 도 7은 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 8은 본 개시의 일 실시 예에 따른 배선층의 레이아웃이다.
도 9 내지 도 27은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 28 및 29는 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I' 및 II-II'을 따른 수직 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(102), 게이트 전극(WL), 비트 라인 구조체(BL), 게이트 구조체(GS), 절연 스페이서(132), 베리드 콘택(BC), 랜딩 패드(LP), 하부 콘택 플러그(CL), 하부 배선층(LL), 하부 전극(162), 커패시터 유전층(164), 상부 전극(166), 배선 절연층(IL), 상부 배선층(LU), 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)를 포함할 수 있다.
기판(102)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA)을 포함할 수 있다. 셀 영역(MCA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 인터페이스 영역(IA)은 셀 영역(MCA)과 주변 회로 영역(CPA) 사이에 배치될 수 있으며, 셀 영역(MCA)을 둘러쌀 수 있다. 주변 회로 영역(CPA)은 코어/페리 영역일 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(102)은 제1 활성 영역(AR1), 제2 활성 영역(AR2), 소자 분리층(104) 및 영역 분리층(106)을 포함할 수 있다. 소자 분리층(104)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 셀 영역(MCA) 내에서 제1 활성 영역들(AR1)을 정의할 수 있다. 예를 들어, 제1 활성 영역들(AR1)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 제1 활성 영역들(AR1)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(104)은 주변 회로 영역(CPA) 내에서 제2 활성 영역들(AR2)을 정의할 수 있다. 영역 분리층(106)은 인터페이스 영역(IA)에 배치될 수 있다. 영역 분리층(106)은 제1 활성 영역(AR1)을 인터페이스 영역(IA) 내의 기판(102)의 부분과 전기적으로 절연시킬 수 있다.
평면도에서, 게이트 전극들(WL)은 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 또한, 게이트 전극들(WL)은 제1 활성 영역(AR1)을 가로지를 수 있다. 예를 들어, 하나의 제1 활성 영역(AR1)에는 두 개의 게이트 전극들(WL)이 교차될 수 있다. 게이트 전극들(WL)은 기판(102) 내에 매립될 수 있으며, 예를 들어 게이트 전극들(WL)은 기판(102) 내에 형성된 트렌치의 내부에 배치될 수 있다. 게이트 전극(WL)의 상면은 소자 분리층(104) 및 영역 분리층(106)의 상면과 공면을 이룰 수 있다.
반도체 소자(100)는 기판(102)과 비트 라인 구조체(BL) 사이의 버퍼층(110)을 더 포함할 수 있다. 버퍼층(110)은 소자 분리층(104) 및 영역 분리층(106)의 상면을 덮을 수 있다. 일 실시 예에서, 버퍼층(110)은 실리콘 질화물을 포함할 수 있다.
평면도에서, 비트 라인 구조체들(BL)은 y방향으로 연장되며, 서로 x방향으로 이격될 수 있다. 비트 라인 구조체(BL)는 y방향으로 연장되는 바 형상을 가질 수 있다. 단면도에서, 비트 라인 구조체(BL)는 버퍼층(110) 상에 순차적으로 적층되는 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C), 제1 캡핑층(118C), 절연 라이너(122) 및 제2 캡핑층(130C)을 포함할 수 있다. 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)은 y방향으로 연장될 수 있으며, 단면도에서, 실질적으로 동일한 폭을 가질 수 있다. 절연 라이너(122)는 셀 영역(MCA) 내에서 제1 캡핑층(118C)을 덮을 수 있으며, 인터페이스 영역(IA) 및 주변 회로 영역(CPA)으로 연장될 수 있다. 예를 들어, 절연 라이너(122)는 기판(102) 및 영역 분리층(106)의 상면을 덮을 수 있다. 제2 캡핑층(130C)은 셀 영역(MCA) 내에서 절연 라이너(122)를 덮을 수 있다. 제2 캡핑층(130)은 제2 캡핑층(130C)과 동일한 레벨에 위치할 수 있으며 인터페이스 영역(IA) 및 주변 회로 영역(CPA)으로 연장될 수 있다.
제1 도전층(112C)은 폴리실리콘을 포함할 수 있으며, 제2 도전층(114C) 및 제3 도전층(116C)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(118C), 절연 라이너(122) 및 제2 캡핑층(130C)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제1 캡핑층(118C), 절연 라이너(122) 및 제2 캡핑층(130C)은 실리콘 질화물을 포함할 수 있다.
버퍼층(110), 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)은 인터페이스 영역(IA)으로 더 연장될 수 있다. 예를 들어, 버퍼층(110), 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)의 단부는 영역 분리층(106) 상에 위치할 수 있다.
반도체 소자(100)는 비트 라인 구조체(BL)가 제1 활성 영역(AR1)과 접하는 부분에서, 비트 라인 구조체(BL)의 하부에 배치되는 다이렉트 콘택(DC)을 더 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 기판(102)의 상면에 형성된 리세스의 내부를 채울 수 있다. 평면도에서, 다이렉트 콘택(DC)은 활성 영역의 중앙부와 접할 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(112C)의 상면과 동일한 레벨에 위치할 수 있다. 다이렉트 콘택(DC)은 제1 활성 영역(AR1)을 비트 라인 구조체(BL)와 전기적으로 연결시킬 수 있다. 예를 들어, 다이렉트 콘택(DC)은 비트 라인 구조체(BL)의 제1 도전층(112C)을 관통할 수 있으며, 제2 도전층(114C) 및 제3 도전층(116C)과 전기적으로 연결될 수 있다. 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다.
게이트 구조체(GS)는 주변 회로 영역(CPA) 내에서 제2 활성 영역(AR2) 상에 배치될 수 있다. 도시되지는 않았으나, 제2 활성 영역(AR2)의 상면에 게이트 구조체(GS)와 인접하게 소스/드레인 영역이 배치될 수 있다. 게이트 구조체(GS)는 순차적으로 적층되는 게이트 유전층(111), 제1 도전층(112P), 제2 도전층(114P), 제3 도전층(116P) 및 제1 캡핑층(118P)을 포함할 수 있다. 제1 도전층(112P), 제2 도전층(114P), 제3 도전층(116P) 및 제1 캡핑층(118P)은 각각 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)과 동일한 물질을 포함할 수 있다.
반도체 소자(100)는 에지 스페이서(120C) 및 게이트 스페이서(120P)를 더 포함할 수 있다. 에지 스페이서(120C)는 버퍼층(110), 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)의 단부를 덮을 수 있다. 에지 스페이서(120C)는 인터페이스 영역(IA) 내에 배치될 수 있으며, 예를 들어 영역 분리층(106) 상에 배치될 수 있다. 에지 스페이서(120C)는 셀 영역(MCA)으로부터 연장되는 절연 라이너(122)에 의해 덮일 수 있다.
게이트 스페이서(120P)는 게이트 구조체(GS)의 측면을 덮을 수 있다. 예를 들어, 평면도에서, 게이트 스페이서(120P)는 게이트 구조체(GS)를 둘러쌀 수 있다. 게이트 구조체(GS) 및 게이트 스페이서(120P)는 셀 영역(MCA)으로부터 연장되는 절연 라이너(122)에 의해 덮일 수 있다. 게이트 스페이서(120P)는 에지 스페이서(120C)와 동일한 물질을 포함할 수 있다. 예를 들어, 에지 스페이서(120C) 및 게이트 스페이서(120P)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는 층간 절연층(124)을 더 포함할 수 있다. 층간 절연층(124)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에서 절연 라이너(122) 상에 배치될 수 있으며, 제2 캡핑층(130)의 하면과 접할 수 있다. 또한, 층간 절연층(124)은 에지 스페이서(120C) 및 게이트 스페이서(120P)의 측면에 배치될 수 있다. 층간 절연층(124)의 상면은 셀 영역(MCA)에서의 절연 라이너(122)의 상면과 공면을 이룰 수 있다. 층간 절연층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
절연 스페이서들(132)은 비트 라인 구조체들(BL)의 양 측면에 각각 배치될 수 있으며, y방향으로 연장될 수 있다. 일부 절연 스페이서들(132)은 기판(102)의 리세스 내부로 연장될 수 있으며 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(132)은 단일층 또는 다중층으로 이루어질 수 있다.
베리드 콘택(BC)은 비트 라인 구조체들(BL) 사이에 배치될 수 있다. 베리드 콘택(BC)의 상면은 제2 캡핑층(130C)의 상면보다 낮은 레벨에 위치할 수 있으며, 베리드 콘택(BC)의 하부는 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 제1 활성 영역(AR1)과 접할 수 있다. 반도체 소자(100)는 평면도에서 y방향을 따라 베리드 콘택(BC)과 교대로 배치되는 펜스 절연층들(미도시)을 더 포함할 수 있다. 상기 펜스 절연층들은 게이트 전극들(WL)과 중첩될 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
랜딩 패드(LP)는 비트 라인 구조체(BL) 상에 배치될 수 있으며, 베리드 콘택(BC)과 접할 수 있다. 랜딩 패드(LP)는 배리어 패턴(151) 및 도전성 패턴(153)을 포함할 수 있다. 배리어 패턴(151)은 비트 라인 구조체(BL) 및 베리드 콘택(BC)의 상면들을 따라 컨포멀하게 형성될 수 있으며, 도전성 패턴(153)은 배리어 패턴(151) 상에 배치될 수 있다. 예를 들어, 도전성 패턴(153)의 하면은 제2 캡핑층(130C)의 상면보다 낮은 레벨에 위치하며 베리드 콘택(BC)과 대응할 수 있다. 랜딩 패드(LP)의 상면은 제2 캡핑층(130C)보다 높은 레벨에 위치할 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 활성 영역과 전기적으로 연결될 수 있다.
반도체 소자(100)는 랜딩 패드들(LP) 사이에 배치되는 절연 구조물(155)을 더 포함할 수 있다. 절연 구조물(155)은 랜딩 패드들(LP)을 서로 전기적으로 절연시킬 수 있다. 절연 구조물들(155)의 상면은 랜딩 패드(LP)의 상면과 공면을 이룰 수 있다. 일 실시 예에서, 랜딩 패드(LP)는 텅스텐을 포함할 수 있으며, 절연 구조물(155)은 실리콘 산화물을 포함할 수 있다. 랜딩 패드(LP)의 배리어 패턴(151) 및 도전성 패턴(153)은 인터페이스 영역(IA)으로 연장될 수 있다. 예를 들어, 인터페이스 영역(IA) 내에서 제2 캡핑층(130) 상에 배리어 패턴(151) 및 도전성 패턴(153)이 배치될 수 있다.
주변 회로 영역(CPA) 내에서, 하부 콘택 플러그(CL) 및 하부 배선층(LL)이 게이트 구조체(GS)와 인접하게 배치될 수 있다. 하부 콘택 플러그(CL)는 층간 절연층(124) 및 제2 캡핑층(130)을 관통하여 제2 활성 영역(AR2)과 접할 수 있다. 하부 배선층(LL)은 하부 콘택 플러그(CL) 상에 배치될 수 있으며, 하부 콘택 플러그(CL)를 통해 제2 활성 영역(AR2)과 전기적으로 연결될 수 있다. 하부 배선층(LL)의 상면은 랜딩 패드(LP)의 상면과 동일한 레벨에 위치할 수 있으며, 하부 콘택 플러그(CL) 및 하부 배선층(LL)은 랜딩 패드(LP)와 동일한 물질을 포함할 수 있다. 예를 들어, 하부 콘택 플러그(CL) 및 하부 배선층(LL)은 도전층(152) 및 상기 도전층(152)의 하면을 감싸는 배리어층(150)을 포함할 수 있다. 하부 콘택 플러그(CL)는 하부 배선층(LL)과 물질적으로 연속할 수 있다. 예를 들어, 하부 콘택 플러그(CL)를 구성하는 배리어층(150) 및 도전층(152)은 각각 하부 콘택 플러그(CL)를 구성하는 배리어층(150) 및 도전층(152)과 물질적으로 연속할 수 있다. 일 실시 예에서, 하부 배선층들(LL)은 수평 방향으로 연장되는 라인 형상 또는 서로 이격된 아일랜드 형상을 가질 수 있다. 절연 구조물(155)은 하부 배선층들(LL)을 서로 전기적으로 절연시킬 수 있다.
반도체 소자(100)는 랜딩 패드(LP), 절연 구조물(155) 및 하부 배선층(LL) 상에 배치되는 식각 저지층(160)을 더 포함할 수 있다. 배선 절연층(IL)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에서 식각 저지층(160) 상에 배치될 수 있다. 배선 절연층(IL)은 상면에 리세스를 포함할 수 있다. 일 실시 예에서, 배선 절연층(IL)은 셀 영역(MCA)으로 더 연장될 수 있다. 식각 저지층(160) 및 배선 절연층(IL)은 실리콘 질화물을 포함할 수 있다.
반도체 소자(100)의 커패시터 구조물은 셀 영역(MCA) 내에서 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터 구조물은 하부 전극(162), 커패시터 유전층(164) 및 상부 전극(166)으로 구성될 수 있다. 각 하부 전극(162)은 식각 저지층(160)을 관통하여 대응하는 랜딩 패드(LP)와 접하도록 배치될 수 있으며, 커패시터 유전층(164)은 절연 구조물(155) 및 하부 전극(162)을 따라 컨포멀하게 배치될 수 있다. 상부 전극(166)은 커패시터 유전층(164) 상에 배치될 수 있다. 일 실시 예에서, 커패시터 유전층(164) 및 상부 전극(166)은 배선 절연층(IL)을 부분적으로 덮을 수 있다.
반도체 소자(100)는 수평 방향으로 연장되며 하부 전극(162)과 연결되는 제1 서포터(S1) 및 상기 제1 서포터(S1) 상의 제2 서포터(S2)를 더 포함할 수 있다. 제1 서포터(S1) 및 제2 서포터(S2)는 하부 전극(162)의 쓰러짐을 방지할 수 있으며, 커패시터 유전층(164)에 의해 덮일 수 있다. 제1 서포터(S1) 및 제2 서포터(S2)는 실리콘 질화물을 포함할 수 있다.
반도체 소자(100)는 제1 서포터(S1) 및 제2 서포터(S2)에 의해 지지되며 수직 방향으로 연장되는 더미 전극(163)을 더 포함할 수 있다. 더미 전극(163)은 하부 전극들(162) 중 주변 회로 영역(CPA)과 가장 가까운 것일 수 있다. 일 실시 예에서, 더미 전극(163)은 배선 절연층(IL)의 상면과 접할 수 있으며, 커패시터 유전층(164)에 의해 덮일 수 있다. 더미 전극(163)은 하부 전극(162)과 동일한 물질을 포함할 수 있다.
반도체 소자(100)는 상부 전극(166)을 덮는 플레이트 층(170)을 더 포함할 수 있다. 플레이트 층(170)은 셀 영역(MCA) 내에서 상부 전극(166)의 상면 및 측면을 덮을 수 있다. 일 실시예에서, 플레이트 층(170)은 배선 절연층(IL)의 상면을 부분적으로 덮을 수 있다. 예를 들어, 플레이트 층(170)은 상부 전극(166)의 상면을 덮으며 수평 방향으로 연장되는 제1 수평부(170a), 상부 전극(166)의 측면을 덮으며 수직 방향으로 연장되는 수직부(170b) 및 배선 절연층(IL)의 상면을 덮으며 수평 방향으로 연장되는 제2 수평부(170c)를 포함할 수 있다. 일 실시 예에서, 제2 수평부(170c)는 생략될 수 있다. 플레이트 층(170)은 도전성 물질을 포함할 수 있으며 상부 전극(166)과 전기적으로 연결될 수 있다. 예를 들어, 플레이트 층(170)은 W을 포함할 수 있다.
상부 배선층(LU)은 주변 회로 영역(CPA) 내에서 배선 절연층(IL) 상에 배치될 수 있다. 상부 배선층(LU)은 커패시터 구조물의 상면보다 낮은 레벨에 위치할 수 있으며, 예를 들어, 상부 배선층(LU)의 상면은 상부 전극(166)의 상면보다 낮은 레벨에 위치할 수 있다. 상부 배선층(LU)의 하면은 플레이트 층(170)의 수직부(170b) 및 제2 수평부(170c)의 하면과 동일한 레벨에 위치할 수 있다. 플레이트 층(170) 및 상부 배선층(LU)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에서 상부 전극(166) 및 배선 절연층(IL)을 덮는 도전성 물질을 패터닝하여 형성될 수 있다. 따라서, 상부 배선층(LU)은 플레이트 층(170)과 동일한 물질을 포함할 수 있다. 상부 배선층들(LU)은 서로 이격되어 배치될 수 있다. 일 실시 예에서, 상부 배선층들(LU)은 수평 방향으로 연장되는 라인 형상 또는 서로 이격된 아일랜드 형상을 가질 수 있다.
반도체 소자(100)는 플레이트 층(170) 및 상부 배선층(LU)을 덮는 상부 절연층(172) 및 상기 상부 절연층(172)을 덮는 층간 절연층(174)을 더 포함할 수 있다. 예를 들어, 상부 절연층(172)은 셀 영역(MCA)에서 플레이트 층(170)을 덮을 수 있으며, 상부 절연층(172)은 주변 회로 영역(CPA)에서 상부 배선층(LU)을 덮을 수 있다. 층간 절연층(174)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에 배치될 수 있으며, 층간 절연층(174)의 상면은 상부 절연층(172)의 상면과 공면을 이룰 수 있다. 상부 절연층(172)은 실리콘 산질화물을 포함할 수 있으며, 층간 절연층(174)은 실리콘 산화물을 포함할 수 있다.
제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)는 주변 회로 영역(CPA) 내에서 상부 절연층(172) 및 층간 절연층(174)을 관통하여 상부 배선층들(LU)과 연결될 수 있다. 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)의 상면은 층간 절연층(174)의 상면과 공면을 이룰 수 있다. 또한, 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)는 배선 절연층(IL) 및 식각 저지층(160)을 관통하여 하부 배선층들(LL)과 연결될 수 있다. 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)는 하부 배선층(LL) 및 상부 배선층(LU)과 전기적으로 연결될 수 있다. 다른 실시 예들에서, 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)는 하부 배선층(LL) 및 상부 배선층(LU) 중 하나에만 연결될 수 있다. 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)는 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
반도체 소자(100)는 셀 영역(MCA) 내에서 상부 절연층(172)을 관통하여 플레이트 층(170)과 연결되는 커패시터 콘택 플러그(178)를 더 포함할 수 있다. 커패시터 콘택 플러그(178)는 플레이트 층(170)을 통해 상부 전극(166)과 전기적으로 연결될 수 있다. 커패시터 콘택 플러그(178)의 상면은 상부 절연층(172) 및 층간 절연층(174)의 상면과 공면을 이룰 수 있다. 커패시터 콘택 플러그(178)는 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)와 동일한 물질을 포함할 수 있다.
반도체 소자(100)는 절연층(180), 콘택 플러그들(182, 183) 및 배선 패턴들(184, 185)을 더 포함할 수 있다. 절연층(180)은 상부 절연층(172) 및 층간 절연층(174) 상에 배치될 수 있다. 콘택 플러그들(182)은 주변 회로 영역(CPA) 내에서 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)와 연결될 수 있다. 배선 패턴들(184)은 절연층(180) 상에 배치될 수 있으며 콘택 플러그(182)와 연결될 수 있다. 콘택 플러그(183)는 셀 영역(MCA) 내에서 커패시터 콘택 플러그(178)와 연결될 수 있다. 배선 패턴(185)은 절연층(180) 상에 배치될 수 있으며, 콘택 플러그(183)와 연결될 수 있다.
도 3은 도 2에 도시된 반도체 소자의 일부 확대도이다.
도 3을 참조하면, 제1 상부 콘택 플러그(CU1)는 하부(CU1a), 중간부(CU1b), 상부(CU1c)를 포함할 수 있다. 예를 들어, 배선 절연층(IL)의 상면보다 낮은 부분은 하부(CU1a)로 지칭할 수 있으며, 상부 절연층(172)과 상부 배선층(LU)을 관통하는 부분은 중간부(CU1b)로 지칭될 수 있으며, 중간부(CU1b)의 위에 있는 부분이 상부(CU1c)로 지칭될 수 있다. 일 실시 예에서, 중간부(CU1b)의 수평 폭은 상부(CU1c)의 수평 폭보다 작을 수 있으며, 하부(CU1a)의 수평 폭은 중간 부(CU1b)의 수평 폭보다 작을 수 있다. 그러나, 이에 제한되지 않으며, 일 실시 예에서, 하부(CU1a), 중간부(CU1b) 및 상부(CU1c)의 수평 폭은 실질적으로 동일할 수 있다. 다른 실시 예에서, 중간부(CU1b)의 수평 폭은 상부(CU1c)의 수평 폭보다 크거나, 또는 하부(CU1a)의 수평 폭은 중간부(CU1b)의 수평 폭보다 클 수 있다. 다른 실시 예에서, 제1 상부 콘택 플러그(CU1)의 측면은 단차를 가지지 않을 수 있으며, 제1 상부 콘택 플러그(CU1)의 측면은 상부(CU1c)에서 하부(CU1a)로 갈수록 폭이 줄어드는 테이퍼 형상(tapered shape)을 가질 수 있다.
도 4 내지 도 7은 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 4를 참조하면, 반도체 소자(200)는 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)를 포함할 수 있다. 일 실시 예에서, 제2 상부 콘택 플러그(CU2)는 하부 배선층(LL)에만 연결될 수 있으며, 상부 배선층(LU)과 연결되지 않을 수 있다. 예를 들어, 제2 상부 콘택 플러그(CU2)는 상부 배선층(LU)과 수직 방향으로 중첩되지 않을 수 있으며, 상부 배선층(LU)과 수평 방향으로 이격되어 배치될 수 있다. 제2 상부 콘택 플러그(CU2)는 하부(CU2a), 중간부(CU2b) 및 상부(CU2c)를 포함할 수 있다. 하부(CU2a)는 배선 절연층(IL)을 완전히 관통할 수 있으며, 층간 절연층(174)을 부분적으로 관통할 수 있다. 즉, 하부(CU2a)의 상단은 배선 절연층(IL)의 상면보다 높은 레벨에 위치할 수 있으며, 제2 상부 콘택 플러그(CU2)의 측면은 배선 절연층(IL)의 상면보다 높은 레벨에서 단차를 가질 수 있다.
제3 상부 콘택 플러그(CU3)는 하부 배선층(LL)과 연결되지 않을 수 있으며, 상부 배선층(LU)에만 연결될 수 있다. 일 실시 예에서, 제3 상부 콘택 플러그(CU3)의 하면은 배선 절연층(IL)의 하면보다 높은 레벨에 위치할 수 있다. 예를 들어, 제3 상부 콘택 플러그(CU3)의 하면은 배선 절연층(IL)의 상면과 접할 수 있다. 제3 상부 콘택 플러그(CU3)는 하부(CU3a) 및 상부(CU3b)를 포함할 수 있다. 제3 상부 콘택 플러그(CU3)의 하부(CU3a)는 상부 배선층(LU) 및 상부 절연층(172)을 관통할 수 있다. 제3 상부 콘택 플러그(CU3)의 상부(CU3b)는 층간 절연층(174)을 관통할 수 있다. 도시되지는 않았으나, 제3 상부 콘택 플러그(CU3)와 연결되는 상부 배선층(LU)은 제1 상부 콘택 플러그(CU1)와 연결되어 배선 기능을 할 수 있다.
도 5를 참조하면, 반도체 소자(300)는 하부 배선층(LL)과 연결되는 제2 상부 콘택 플러그(CU2)를 포함할 수 있다. 제2 상부 콘택 플러그(CU2)는 하부(CU2a), 중간부(CU2b) 및 상부(CU2c)를 포함할 수 있다. 일 실시 예에서, 제2 상부 콘택 플러그(CU2)의 하부(CU2a)의 상단은 배선 절연층(IL)의 상면과 동일한 레벨에 위치할 수 있다. 예를 들어, 제2 상부 콘택 플러그(CU2)의 측면은 배선 절연층(IL)의 상면과 동일한 레벨에서 단차를 가질 수 있다.
도 6을 참조하면, 반도체 소자(400)는 상부 배선층(LU)과 연결되는 제3 상부 콘택 플러그(CU3)를 포함할 수 있다. 일 실시 예에서, 제3 상부 콘택 플러그(CU3)의 수평 폭은 제1 상부 콘택 플러그(CU1) 및 제2 상부 콘택 플러그(CU2)의 수평 폭보다 작을 수 있다. 제3 상부 콘택 플러그(CU3)는 상부 배선층(LU)을 완전히 관통하지 않을 수 있다. 예를 들어, 제3 상부 콘택 플러그(CU3)의 하면은 배선 절연층(IL)의 상면보다 높은 레벨에 위치할 수 있다.
도 7을 참조하면, 반도체 소자(500)는 게이트 구조체(GS)와 연결되는 제4 상부 콘택 플러그(CU4)를 포함할 수 있다. 제4 상부 콘택 플러그(CU4)는 층간 절연층(174), 배선 절연층(IL), 식각 저지층(160), 절연 구조물(155), 제2 캡핑층(130), 절연 라이너(122) 및 제1 캡핑층(118P)을 관통하여 제3 도전층(116P)과 연결될 수 있다. 제4 상부 콘택 플러그(CU4)는 하부 배선층(LL) 및 상부 배선층(LU)과 전기적으로 절연될 수 있다. 예를 들어, 절연 구조물(155)은 제4 상부 콘택 플러그(CU4)를 하부 배선층(LL)과 전기적으로 절연시킬 수 있으며, 층간 절연층(174)은 제4 상부 콘택 플러그(CU4)를 상부 배선층(LU)과 전기적으로 절연시킬 수 있다.
도 8은 본 개시의 일 실시 예에 따른 배선층의 레이아웃이다.
도 8을 참조하면, 반도체 소자(600)는 도 5 내지 도 7에 도시된 상부 콘택 플러그들(CU1, CU2, CU3)을 포함할 수 있다. 예를 들어, 반도체 소자(600)는 제1 하부 배선층(LL1), 제2 하부 배선층(LL2), 제3 하부 배선층(LL3), 제1 상부 배선층(LU1), 제2 상부 배선층(LU2), 제3 상부 배선층(LU3), 제4 상부 배선층(LU4), 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)를 포함할 수 있다. 일 실시 예에서, 제1 하부 배선층(LL1), 제2 하부 배선층(LL2) 및 제3 하부 배선층(LL3)은 수평 방향으로 연장되는 라인 형상을 가질 수 있다. 제1 상부 배선층(LU1), 제2 상부 배선층(LU2), 제3 상부 배선층(LU3)은 수평 방향으로 연장되는 라인 형상을 가질 수 있으며, 제4 상부 배선층(LU4)은 다른 상부 배선층들(LU)과 이격되는 아일랜드 형상을 가질 수 있다.
제1 상부 배선층(LU1)과 제2 하부 배선층(LL2)은 제1 상부 콘택 플러그(CU1)에 의해 연결될 수 있다. 또한, 제1 상부 배선층(LU1)은 제3 상부 콘택 플러그(CU3)에 의해 배선 패턴과 연결될 수 있다. 따라서, 제1 상부 배선층(LU1)은 제2 하부 배선층(LL2)과 배선 패턴을 전기적으로 연결하는 배선으로서 기능할 수 있다. 일 실시 예에서, 제1 상부 배선층(LU1)과 연결되는 제1 상부 콘택 플러그(CU1) 중 제1 상부 배선층(LU1)의 상면보다 높은 부분은 배선으로 기능하지 않을 수 있다.
제2 하부 배선층(LL2)은 또한 제4 상부 배선층(LU4) 및 이들을 연결하는 제1 상부 콘택 플러그(CU1)와 연결될 수 있다. 제2 상부 배선층(LU2)과 제1 하부 배선층(LL1)은 제1 상부 콘택 플러그(CU1)에 의해 연결될 수 있다. 제2 상부 배선층(LU2)은 또한 제3 상부 콘택 플러그(CU3)와 연결될 수 있다. 제3 상부 배선층(LU3)은 제3 상부 콘택 플러그(CU3)와 연결될 수 있으며, 제3 하부 배선층(LL3)은 제2 하부 콘택 플러그(CL)와 연결될 수 있다.
도 9 내지 도 27은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 9를 참조하면, 기판(102)에 소자 분리층(104) 및 영역 분리층(106)이 형성될 수 있다. 기판(102)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA)을 포함할 수 있다. 인터페이스 영역(IA)은 셀 영역(MCA)과 주변 회로 영역(CPA) 사이에 배치될 수 있으며, 셀 영역(MCA)을 둘러쌀 수 있다. 소자 분리층(104)은 셀 영역(MCA) 및 주변 회로 영역(CPA)에 배치될 수 있으며, 영역 분리층(106)은 인터페이스 영역(IA)에 배치될 수 있다.
소자 분리층(104) 및 영역 분리층(106)은 기판(102)의 상면에 트렌치를 형성하고, 상기 트렌치에 절연 물질을 채워 형성될 수 있다. 제1 활성 영역들(AR1)은 셀 영역(MCA) 내에서 소자 분리층(104)에 의해 정의될 수 있으며, 제2 활성 영역들(AR2)은 주변 회로 영역(CPA) 내에서 소자 분리층(104)에 의해 정의될 수 있다. 예를 들어, 제1 활성 영역들(AR1) 및 제2 활성 영역들(AR2)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 제1 활성 영역들(AR1)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(104) 및 영역 분리층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소자 분리층(104) 및 영역 분리층(106)은 단일층 또는 복수의 층으로 구성될 수 있다. 소자 분리층(104)은 영역 분리층(106)과 동일한 깊이를 갖는 것으로 도시되어 있으나, 이에 제한되지 않는다. 영역 분리층(106)의 수평 폭은 소자 분리층(104)의 수평 폭보다 클 수 있다.
단면도에 도시되지는 않았으나, 게이트 전극들(WL)은 셀 영역(MCA) 내에서, 활성 영역들을 가로지르도록 형성될 수 있다. 예를 들어, 기판(102)의 상면에 x방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치의 내부에 전극 물질을 형성함으로써, 게이트 전극들(WL)이 형성될 수 있다. 게이트 전극들(WL)은 서로 y방향으로 이격될 수 있다. 게이트 전극들(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 게이트 전극들(WL)을 형성한 후, 각 게이트 전극(WL)의 양측의 기판(102)의 제1 활성 영역(AR1)의 부분에 불순물 이온을 주입하여 소스 영역 및 드레인 영역이 형성될 수 있다. 다른 실시 예에서, 게이트 전극들(WL)이 형성되기 전에 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. 또한, 제2 활성 영역(AR2)에도 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
도 10을 참조하면, 셀 영역(MCA) 및 인터페이스 영역(IA) 내에서, 기판(102) 상에 버퍼층(110), 제1 도전 물질층(112), 다이렉트 콘택(DC), 제2 도전 물질층(114), 제3 도전 물질층(116) 및 제1 캡핑 물질층(118)이 형성될 수 있다. 버퍼층(110)은 소자 분리층(104), 영역 분리층(106), 제1 활성 영역들(AR1) 및 제2 활성 영역들(AR2)을 덮을 수 있다. 제1 도전 물질층(112)은 버퍼층(110)을 덮을 수 있다. 버퍼층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물 또는 이들의 조합을 포함할 수 있다. 제1 도전 물질층(112)은 폴리실리콘을 포함할 수 있다.
이후, 이방성 식각 공정에 의해 기판(102)의 상면에 리세스가 형성될 수 있다. 리세스의 내부에 도전성 물질을 채워 넣고 평탄화 공정을 수행하여 다이렉트 콘택(DC)이 형성될 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전 물질층(112)의 상면과 공면을 이룰 수 있다. 다이렉트 콘택(DC)은 활성 영역에 형성될 수 있으며, 예를 들어, 제1 활성 영역(AR1)의 소스 영역과 접할 수 있다. 또한, 다이렉트 콘택(DC)은 버퍼층(110) 및 제1 도전 물질층(112)을 관통할 수 있으며, 상기 리세스를 채울 수 있다.
제1 도전 물질층(112) 및 다이렉트 콘택(DC) 상에 제2 도전 물질층(114), 제3 도전 물질층(116) 및 제1 캡핑 물질층(118)이 순차적으로 적층될 수 있다. 제1 도전 물질층(112), 제2 도전 물질층(114) 및 제3 도전 물질층(116)은 비트 라인 물질층(BLp)을 구성할 수 있다. 비트 라인 물질층(BLp)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA)을 덮을 수 있다.
다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예들에서, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 제2 도전 물질층(114) 및 제3 도전 물질층(116)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑 물질층(118)은 실리콘 질화물을 포함할 수 있다.
주변 회로 영역(CPA) 내에서, 제2 활성 영역(AR2) 상에 게이트 유전층(111)이 형성될 수 있다. 일 실시 예에서, 게이트 유전층(111)은 제2 활성 영역(AR2)의 상면에 대해 열산화 공정을 수행하여 형성될 수 있으며, 게이트 유전층(111)은 실리콘 산화물을 포함할 수 있다. 제1 도전 물질층(112)은 소자 분리층(104) 및 게이트 유전층(111)을 덮을 수 있다.
도 11을 참조하면, 버퍼층(110), 비트 라인 물질층(BLp) 및 제1 캡핑 물질층(118)이 부분적으로 식각될 수 있다. 제1 도전 물질층(112), 제2 도전 물질층(114), 제3 도전 물질층(116), 제1 캡핑 물질층(118)은 식각되어 각각 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)이 형성될 수 있다. 예를 들어, 비트 라인 물질층(BLp)은 부분적으로 식각될 수 있으며, 비트 라인 물질층(BLp)의 단면은 인터페이스 영역(IA) 내의 영역 분리층(106) 상에 위치할 수 있다.
주변 회로 영역(CPA) 내에서, 게이트 유전층(111), 비트 라인 물질층(BLp) 및 제1 캡핑 물질층(118)이 식각되어 게이트 구조체(GS)가 형성될 수 있다. 제1 도전 물질층(112), 제2 도전 물질층(114), 제3 도전 물질층(116), 제1 캡핑 물질층(118)이 식각되어 각각 제1 도전층(112P), 제2 도전층(114P), 제3 도전층(116P) 및 제1 캡핑층(118P)이 형성될 수 있다. 버퍼층(110), 제1 도전층(112P), 제2 도전층(114P), 제3 도전층(116P) 및 제1 캡핑층(118P)은 게이트 구조체(GS)를 형성할 수 있다. 게이트 구조체(GS)는 제2 활성 영역(AR2)내의 소스/드레인 영역과 인접하게 배치될 수 있다. 예를 들어, 게이트 구조체(GS)의 양측에는 소스/드레인 영역이 배치될 수 있다.
비트 라인 물질층(BLp)이 식각된 후, 에지 스페이서(120C) 및 게이트 스페이서(120P)가 형성될 수 있다. 예를 들어, 에지 스페이서(120C) 및 게이트 스페이서(120P)는 기판(102), 소자 분리층(104), 영역 분리층(106) 및 식각된 비트 라인 물질층(BLp)을 덮도록 절연 물질을 증착한 후, 이방성 식각 공정에 의해 상기 절연 물질을 식각하여 형성될 수 있다. 에지 스페이서(120C)는 인터페이스 영역(IA)에 위치할 수 있으며, 버퍼층(110), 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C) 및 제1 캡핑층(118C)의 측면을 덮을 수 있다. 게이트 스페이서(120P)는 주변 회로 영역(CPA)에 위치할 수 있으며 버퍼층(110), 제1 도전층(112P), 제2 도전층(114P), 제3 도전층(116P) 및 제1 캡핑층(118P)의 측면을 덮을 수 있다.
에지 스페이서(120C) 및 게이트 스페이서(120P)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 에지 스페이서(120C) 및 게이트 스페이서(120P)는 실리콘 산화물을 포함할 수 있다.
이후에, 절연 물질을 증착하여 절연 라이너(122)가 형성될 수 있다. 절연 라이너(122)는 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 절연 라이너(122)는 기판(102), 제1 캡핑층(118C), 에지 스페이서(120C), 게이트 구조체(GS) 및 게이트 스페이서(120P)를 덮을 수 있다. 일 실시 예에서, 절연 라이너(122)는 실리콘 질화물을 포함할 수 있다.
도 12를 참조하면, 층간 절연층(124) 및 제2 캡핑층(130)이 형성될 수 있다. 층간 절연층(124)은 절연 라이너(122) 상에 절연 물질을 증착한 후, 절연 라이너(122)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연층(124)의 상면은 절연 라이너(122)의 상면과 공면을 이룰 수 있으나, 이에 제한되지 않는다. 일 실시 예에서, 상기 평탄화 공정에 의해 제1 캡핑층(118C) 상의 절연 라이너(122)의 부분은 제거될 수 있으며, 층간 절연층(124)의 상면은 제1 캡핑층(118C)의 상면과 공면을 이룰 수 있다. 층간 절연층(124)은 실리콘 산화물을 포함할 수 있다.
제2 캡핑층(130)은 절연 라이너(122) 및 층간 절연층(124) 상에 형성될 수 있다. 제2 캡핑층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 제2 캡핑층(130)은 실리콘 질화물을 포함할 수 있다.
도 13을 참조하면, y방향으로 연장되는 트렌치(T)가 형성되도록 버퍼층(110), 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C), 제1 캡핑층(118C) 및 제2 캡핑층(130)이 식각되어 비트 라인 구조체(BL)가 형성될 수 있다. 제1 도전층(112C), 제2 도전층(114C), 제3 도전층(116C), 제1 캡핑층(118C), 절연 라이너(122) 및 제2 캡핑층(130C)은 비트 라인 구조체(BL)를 이룰 수 있다. 비트 라인 구조체(BL)는 y방향으로 연장되는 바 형상을 가질 수 있다.
비트 라인 구조체(BL)가 형성된 후, 비트 라인 구조체(BL)의 측면에 절연 스페이서들(132)이 형성될 수 있다. 절연 스페이서들(132)은 비트 라인 구조체(BL) 및 트렌치(T)의 내벽을 덮는 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 절연 스페이서들(132)은 비트 라인 구조체(BL)의 측면을 덮을 수 있으며, 또한 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(132)은 단일층 또는 다중층으로 이루어질 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
절연 스페이서(132)가 형성된 후, 비트 라인 구조체(BL)의 측면에 베리드 콘택들(BC)이 형성될 수 있다. 베리드 콘택들(BC)은 비트 라인 구조체(BL)의 측면의 트렌치(T)를 채우며 y방향으로 연장되는 희생층(미도시)을 형성하고, 상기 희생층이 게이트 전극들(WL)과 수직 방향으로 중첩되는 부분에 펜스 절연층들(미도시)을 형성하고, 상기 희생층을 제거한 후 비트 라인 구조체들(BL)의 양측에 도전성 물질을 증착하여 형성될 수 있다.
베리드 콘택(BC)을 형성한 후, 베리드 콘택(BC)의 상부를 식각하기 위한 에치백 공정이 더 수행될 수 있다. 예를 들어, 베리드 콘택(BC)의 상면은 비트 라인 구조체(BL)의 상면보다 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 제1 활성 영역(AR1)의 드레인 영역과 접할 수 있다. 베리드 콘택(BC)과 비트 라인 구조체(BL) 사이에는 절연 스페이서(132)가 배치될 수 있으며, 절연 스페이서(132)는 베리드 콘택(BC)과 비트 라인 구조체(BL)를 전기적으로 절연시킬 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
주변 회로 영역(CPA) 내에서, 제2 활성 영역(AR2)을 노출시키는 제1 콘택 홀(H1)이 형성될 수 있다. 제1 콘택 홀(H1)은 층간 절연층(124) 및 제2 캡핑층(130)을 이방성 식각하여 형성될 수 있으며, 게이트 구조체(GS)와 인접하게 형성될 수 있다.
도 14를 참조하면, 배리어층(150) 및 도전층(152)이 형성될 수 있다. 배리어층(150)은 도 13의 결과물 상에 컨포멀하게 형성될 수 있다. 예를 들어, 배리어층(150)은 비트 라인 구조체(BL), 트렌치, 제2 캡핑층(130) 및 제1 콘택 홀(H1)을 따라 형성될 수 있다. 도전층(152)은 배리어층(150) 상에 증착될 수 있다. 일 실시 예에서, 배리어층(150)을 형성하기 전에, 베리드 콘택(BC) 상에 금속 실리사이드 층을 형성하는 공정이 더 수행될 수 있다.
배리어층(150)은 코발트 실리사이드, 니켈 실리사이드 및 망간 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 도전층(152)은 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 도전층(152)은 텅스텐을 포함할 수 있다.
도 15를 참조하면, 랜딩 패드(LP), 절연 구조물(155), 하부 콘택 플러그(CL), 하부 배선층(LL) 및 식각 저지층(160)이 형성될 수 있다. 셀 영역(MCA) 내에서 도 14의 배리어층(150) 및 도전층(152)이 패터닝되어 배리어 패턴(151) 및 도전성 패턴(153)이 형성될 수 있으며, 배리어 패턴(151) 및 도전성 패턴(153)은 랜딩 패드(LP)를 이룰 수 있다. 랜딩 패드(LP)는 베리드 콘택(BC)을 통해 제1 활성 영역(AR1)과 전기적으로 연결될 수 있다.
절연 구조물(155)은 도 14의 배리어층(150) 및 도전층(152)을 식각한 후, 절연 물질을 채워 넣음으로써 형성될 수 있다. 절연 구조물(155)은 인접하는 랜딩 패드들(LP) 사이에 배치될 수 있으며, 랜딩 패드들(LP)을 전기적으로 절연시킬 수 있다. 절연 구조물(155)의 상면과 랜딩 패드(LP)의 상면은 공면을 이룰 수 있다. 절연 구조물(155)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
절연 구조물(155)은 또한 주변 회로 영역(CPA) 내에도 배치될 수 있다. 예를 들어, 주변 회로 영역(CPA)에 절연 구조물(155)을 형성함으로써, 절연 구조물(155)에 의해 정의되는 하부 콘택 플러그(CL) 및 하부 배선층(LL)이 형성될 수 있다. 하부 콘택 플러그(CL)는 제1 콘택 홀(H1)을 채우며 제2 활성 영역(AR2)과 접할 수 있다. 하부 콘택 플러그(CL)는 도전층(152) 및 상기 도전층(152)의 하면 및 측면을 덮는 배리어층(150)을 포함할 수 있다. 하부 배선층(LL)은 하부 콘택 플러그(CL)의 상면에 위치할 수 있으며 도전층(152) 및 상기 도전층(152)의 하면을 덮는 배리어층(150)을 포함할 수 있다. 하부 배선층(LL)은 하부 콘택 플러그(CL)와 물질적으로 연속할 수 있다. 예를 들어, 하부 배선층(LL)의 도전층(152)과 하부 콘택 플러그(CL)의 도전층(152)은 물질적으로 연속할 수 있으며, 하부 배선층(LL)의 배리어층(150)과 하부 콘택 플러그(CL)의 배리어층(150)은 물질적으로 연속할 수 있다. 하부 배선층(LL)의 상면은 랜딩 패드(LP) 및 절연 구조물(155)의 상면과 동일한 레벨에 위치할 수 있다. 인접하는 하부 배선층들(LL)은 절연 구조물(155)에 의해 전기적으로 절연될 수 있다. 일 실시 예에서, 하부 배선층들(LL)은 수평 방향으로 연장되는 라인 형상 또는 서로 이격된 아일랜드 형상을 가질 수 있다.
식각 저지층(160)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에 걸쳐 형성될 수 있으며, 랜딩 패드(LP), 절연 구조물(155), 하부 배선층(LL)의 상면을 덮을 수 있다. 일 실시 예에서, 식각 저지층(160)은 SiBN을 포함할 수 있다.
도 16을 참조하면, 식각 저지층(160)의 상면에 배선 절연층(IL)이 형성될 수 있다. 배선 절연층(IL)은 식각 저지층(160)을 덮는 절연 물질을 증착한 후, 셀 영역(MCA) 내의 랜딩 패드(LP)에 대응하는 식각 저지층(160)의 부분이 노출되도록 상기 절연 물질을 식각하여 형성될 수 있다. 예를 들어, 배선 절연층(IL)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에 배치될 수 있다. 일 실시 예에서, 배선 절연층(IL)은 셀 영역(MCA) 내에도 배치될 수 있다. 배선 절연층(IL)은 식각 저지층(160)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예에서, 배선 절연층(IL)은 실리콘 질화물을 포함할 수 있다.
도 17을 참조하면, 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에 제1 몰드층(M1), 제1 서포터(S1), 제2 몰드층(M2) 및 제2 서포터(S2)가 형성될 수 있다. 제1 몰드층(M1)은 식각 저지층(160) 및 배선 절연층(IL)을 덮는 절연 물질을 증착한 후, 상기 절연 물질을 평탄화하여 형성될 수 있다. 제1 몰드층(M1) 및 제2 몰드층(M2)은 제1 서포터(S1) 및 제2 서포터(S2)와 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예에서, 제1 몰드층(M1) 및 제2 몰드층(M2)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터(S1) 및 제2 서포터(S2)는 실리콘 질화물을 포함할 수 있다.
도 18을 참조하면, 랜딩 패드(LP)와 접하는 하부 전극(162)이 형성될 수 있다. 하부 전극(162)은 제1 몰드층(M1), 제1 서포터(S1), 제2 몰드층(M2) 및 제2 서포터(S2)를 수직으로 관통하는 관통 홀을 형성한 후, 상기 관통 홀의 내부에 도전성 물질을 채워 넣음으로써 형성될 수 있다. 상기 관통 홀 형성 시 식각 저지층(160)이 제거되어 랜딩 패드(LP)가 노출될 수 있다. 하부 전극(162)은 랜딩 패드(LP)를 통해 베리드 콘택(BC)과 전기적으로 연결될 수 있다.
일 실시 예에서, 하부 전극(162)을 형성하는 것은 더미 전극(163)을 형성하는 것을 포함할 수 있다. 더미 전극(163)은 하부 전극들(162) 중 가장 바깥쪽의 전극으로 정의될 수 있다. 예를 들어, 더미 전극(163)은 하부 전극들(162) 중 주변 회로 영역(CPA)과 가장 가까운 것일 수 있다. 일 실시 예에서, 더미 전극(163)은 배선 절연층(IL)의 상면과 접할 수 있다. 예를 들어, 더미 전극(163)은 배선 절연층(IL)을 부분적으로 관통할 수 있으며, 더미 전극(163)의 하면은 하부 전극(162)의 하면보다 높은 레벨에 위치할 수 있다. 도 18에는 하나의 더미 전극(163)이 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 복수 개의 더미 전극(163)이 형성될 수 있다.
일 실시 예에서, 하부 전극(162) 및 더미 전극(163)은 필라 형상을 가질 수 있으나, 이에 제한되지 않는다. 다른 일시 예에서, 하부 전극(162) 및 더미 전극(163)은 실린더 형상 또는 필라 형상과 실린더 형상의 하이브리드 형상을 가질 수 있다. 하부 전극(162)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시 예에서, 하부 전극(162)은 TiN을 포함할 수 있다.
이후, 제1 서포터(S1) 및 제2 서포터(S2)가 패터닝될 수 있다. 예를 들어, 제1 서포터(S1) 및 제2 서포터(S2)에 서포터 홀(미도시)을 형성할 수 있으며, 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내의 제1 서포터(S1) 및 제2 서포터(S2)의 부분이 제거될 수 있다. 제1 서포터(S1) 및 제2 서포터(S2)가 패터닝된 후, 제1 몰드층(M1) 및 제2 몰드층(M2)이 제거될 수 있다. 제1 몰드층(M1) 및 제2 몰드층(M2)은 습식 식각 공정에 의해 제거될 수 있으며, 제1 몰드층(M1) 및 제2 몰드층(M2)과 식각 선택비를 갖는 제1 서포터(S1) 및 제2 서포터(S2)는 제거되지 않을 수 있다. 제거되지 않은 제1 서포터(S1) 및 제2 서포터(S2)는 하부 전극(162)의 쓰러짐을 방지할 수 있다.
도 19를 참조하면, 커패시터 유전층(164) 및 상부 전극(166)이 형성될 수 있다. 커패시터 유전층(164)은 도 18의 결과물 상에 컨포멀하게 형성될 수 있다. 예를 들어, 커패시터 유전층(164)은 식각 저지층(160), 제1 서포터(S1), 제2 서포터(S2), 배선 절연층(IL), 하부 전극(162) 및 더미 전극(163)을 덮을 수 있다. 커패시터 유전층(164)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상부 전극(166)은 커패시터 유전층(164) 상에 형성될 수 있다. 예를 들어, 상부 전극(166)은 하부 전극들(162) 사이의 공간을 채울 수 있다. 또한, 상부 전극(166)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에도 형성될 수 있다. 하부 전극(162), 커패시터 유전층(164) 및 상부 전극(166)은 반도체 소자의 커패시터 구조물을 구성할 수 있다. 일 실시 예에서, 상부 전극(166)은 실리콘층을 포함할 수 있다. 예를 들어, 상부 전극(166)은 도전성 물질 및 상기 도전성 물질을 덮는 SiGe을 포함할 수 있다. 도전성 물질은 예를 들어, Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
도 20을 참조하면, 커패시터 유전층(164) 및 상부 전극(166)이 부분적으로 식각될 수 있다. 예를 들어, 인터페이스 영역(IA) 및 주변 회로 영역(CPA)을 덮는 커패시터 유전층(164) 및 상부 전극(166)의 부분이 제거될 수 있다. 일 실시 예에서, 커패시터 유전층(164)은 제거되지 않을 수 있다.
도 21을 참조하면, 배선 절연층(IL) 및 상부 전극(166) 상에 플레이트 층(170)이 형성될 수 있다. 플레이트 층(170)은 셀 영역(MCA) 내에서 상부 전극(166)을 덮을 수 있으며, 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에서 배선 절연층(IL)을 덮을 수 있다. 플레이트 층(170)은 물리 기상 증착 (Physical Vapor Deposition; PVD) 공정에 의해 형성될 수 있다. 플레이트 층(170) 형성 시, 배리어 물질 형성 공정이 생략될 수 있으며, 플레이트 층(170)은 상부 전극(166) 및 배선 절연층(IL)과 접할 수 있다. 일 실시 예에서, 플레이트 층(170)은 Ti, W, Ni, Co, Ru와 같은 금속을 포함할 수 있으나, 이에 제한되지 않는다.
도 22를 참조하면, 플레이트 층(170) 상에 상부 절연층(172)이 형성될 수 있다. 상부 절연층(172)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에서 플레이트 층(170)을 덮을 수 있다. 상부 절연층(172)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 상부 절연층(172)은 실리콘 산질화물을 포함할 수 있다.
도 23을 참조하면, 플레이트 층(170) 및 상부 절연층(172)이 패터닝될 수 있다. 예를 들어, 상부 전극(166)을 덮는 플레이트 층(170)의 부분과 배선 절연층(IL) 상에서 수평 방향으로 연장되는 플레이트 층(170)의 부분이 분리될 수 있다. 패터닝 공정은 상부 절연층(172)을 덮는 SOH(spin on hardmask)와 같은 하드 마스크를 형성하고 포토레지스트를 이용하여 상기 하드 마스크를 패터닝하고, 상기 패터닝된 하드 마스크를 식각 마스크로 하는 이방성 식각을 수행하는 것을 포함할 수 있다. 배선 절연층(IL) 상의 패터닝된 플레이트 층(170)은 상부 배선층(LU)으로 지칭될 수 있다. 상부 배선은 상부 전극(166)을 덮는 플레이트 층(170)과 전기적으로 절연될 수 있다. 상부 배선들은 수평 방향으로 연장되는 바 형상 또는 서로 이격된 아일랜드 형상을 가질 수 있다. 상기 패터닝 공정에서, 배선 절연층(IL)이 부분적으로 식각되어 배선 절연층(IL)의 상면에 리세스가 형성될 수 있다. 예를 들어, 상기 리세스는 상부 배선층(LU) 사이에 형성될 수 있다.
도 23에 도시된 바와 같이, 상부 배선층(LU)은 플레이트 층(170)을 패터닝하여 형성될 수 있으며, 상부 배선층(LU)은 배선으로 기능할 수 있으므로 설계 자유도가 향상될 수 있으며, 주변 회로 영역(CPA)의 크기를 줄일 수 있다.
도 24를 참조하면, 층간 절연층(174) 및 절연층(176)이 형성될 수 있다. 층간 절연층(174)은 상부 절연층(172)을 덮는 절연 물질을 증착한 후, 상부 절연층(172)의 상면이 노출되도록 상기 절연 물질을 평탄화하여 형성될 수 있다. 층간 절연층(174)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA)에서 상부 절연층(172)을 덮을 수 있다. 절연층(176)은 상부 절연층(172) 및 층간 절연층(174)을 덮을 수 있다. 층간 절연층(174) 및 절연층(176)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 25를 참조하면, 층간 절연층(174) 및 절연층(176)을 관통하는 제2 콘택 홀(H2) 및 제3 콘택 홀(H3)이 형성될 수 있다. 제2 콘택 홀(H2)은 상부 배선층(LU) 및 상부 절연층(172)의 측면 및 배선 절연층(IL)의 상면을 노출시킬 수 있다. 상부 배선층(LU) 및 상부 절연층(172)에서의 제2 콘택 홀(H2)의 수평 폭은 층간 절연층(174)에서의 수평 폭보다 작을 수 있다. 제2 콘택 홀(H2)을 형성하는 것은, 제2 콘택 홀(H2)에 대응하는 절연층(176)의 부분을 노출시키는 하드 마스크를 식각 마스크로 이용하는 이방성 식각 공정에 의해 수행될 수 있다. 일 실시 예에서, 제2 콘택 홀(H2)을 형성하는 것은 습식 식각 공정에 의해 상부 배선층(LU)을 식각하는 것을 더 포함할 수 있다. 일 실시 예에서, 제2 콘택 홀(H2)들 중 적어도 하나는 나머지 제2 콘택 홀(H2)들 보다 수평 폭이 작을 수 있다. 예를 들어, 도 6에 도시된 제3 상부 콘택 플러그(CU3)와 같이 일부 제2 콘택 홀(H2)은 상대적으로 작은 수평 폭을 가질 수 있으며 상부 배선층(LU)을 완전히 관통하지 않을 수 있다.
제3 콘택 홀(H3)은 플레이트 층(170)을 노출시킬 수 있다. 일 실시 예에서, 제3 콘택 홀(H3)의 수평 폭은 제2 콘택 홀(H2)의 수평 폭과 상이할 수 있다. 예를 들어, 제3 콘택 홀(H3)의 수평 폭은 제2 콘택 홀(H2)의 수평 폭보다 작을 수 있다. 제3 콘택 홀(H3)은 제2 콘택 홀(H2)과 동시에 또는 별도로 형성될 수 있다.
도 26을 참조하면, 이방성 식각 공정에 의해 제2 콘택 홀(H2)이 아래로 더 연장될 수 있으며, 제2 콘택 홀(H2)은 배선 절연층(IL) 및 식각 저지층(160)을 관통하여 하부 배선층(LL)을 노출시킬 수 있다. 제2 콘택 홀(H2)은 하부 배선층(LL) 및 상부 배선층(LU)을 모두 노출시킬 수 있으나, 이에 제한되지 않는다. 일 실시 예에서, 제2 콘택 홀(H2)들 중 적어도 하나를 노출시키지 않는 하드 마스크를 이용하여 상기 식각 공정이 진행되는 경우, 도 4에 도시된 제3 상부 콘택 플러그(CU3)와 같이 일부 제2 콘택 홀(H2)은 배선 절연층(IL)을 관통하지 않을 수 있다.
도 27을 참조하면, 제2 콘택 홀(H2) 및 제3 콘택 홀(H3)에 도전성 물질을 채워 넣어 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2), 제3 상부 콘택 플러그(CU3) 및 커패시터 콘택 플러그(178)가 형성될 수 있다. 상기 도전성 물질은 예를 들어, Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시 예에서, 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2), 제3 상부 콘택 플러그(CU3) 및 커패시터 콘택 플러그(178)는 W을 포함할 수 있다. 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2), 제3 상부 콘택 플러그(CU3) 및 커패시터 콘택 플러그(178)가 형성된 후, 평탄화 공정에 의해 절연층(176)이 제거될 수 있다. 상부 절연층(172)의 일부의 상면은 층간 절연층(174)의 상면과 공면을 이룰 수 있다.
다시 도 2를 참조하면, 상부 절연층(172) 및 층간 절연층(174) 상에 절연층(180)이 형성될 수 있다. 이후에, 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2), 제3 상부 콘택 플러그(CU3) 및 커패시터 콘택 플러그(178)가 노출되도록 절연층을 식각하고 도전성 물질을 채워 넣어 콘택 플러그(182, 183)들 및 배선 패턴들(184, 185)이 형성될 수 있다. 배선 패턴들(184)은 콘택 플러그들(182)을 통해 제1 상부 콘택 플러그(CU1), 제2 상부 콘택 플러그(CU2) 및 제3 상부 콘택 플러그(CU3)와 전기적으로 연결될 수 있다. 배선 패턴(185)은 콘택 플러그(183)를 통해 상부 전극(166) 및 플레이트 층(170)과 전기적으로 연결될 수 있다.
도 28 및 29는 본 개시의 실시 예들에 따른 반도체 소자의 수직 단면도들이다.
도 28을 참조하면, 반도체 소자(700)는 하부 배선층(LL)과 상부 배선층(LU) 사이의 배선 절연층(IL)을 포함할 수 있다. 배선 절연층(IL)은 인터페이스 영역(IA) 및 주변 회로 영역(CPA) 내에 배치될 수 있다. 일 실시 예에서, 배선 절연층(IL)은 더미 전극(163)과 접하지 않을 수 있다. 예를 들어, 배선 절연층(IL)은 더미 전극(163)과 수직 방향으로 중첩되지 않을 수 있으며 수평 방향으로 이격될 수 있다. 배선 절연층(IL)과 더미 전극(163) 사이에는 상부 전극(166)이 채워질 수 있으며, 배선 절연층(IL)은 상부 전극(166)과 수직 방향으로 중첩될 수 있다. 일 실시 예에서, 배선 절연층(IL)은 상부 전극(166)과 수직 방향으로 중첩되지 않을 수 있으며, 수평 방향으로 이격될 수 있다.
도 29를 참조하면, 반도체 소자(800)는 플레이트 층(170), 상부 배선층(LU) 및 층간 절연층(174)을 포함할 수 있다. 일 실시 예에서, 도 2에 도시된 반도체 소자(100)의 상부 절연층(172)은 생략될 수 있다. 플레이트 층(170) 및 상부 배선층(LU)은 층간 절연층(174)과 접할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리층 106 : 영역 분리층
110 : 버퍼층 162 : 하부 전극
163 : 더미 전극 164 : 커패시터 유전층
166 : 상부 전극 170 : 플레이트 층
MCA : 셀 영역 IA : 인터페이스 영역
CPA : 코어/페리 영역 WL : 게이트 전극 DC : 다이렉트 콘택 BL : 비트 라인 구조체
GS : 게이트 구조체 BC : 베리드 콘택
LP : 랜딩 패드 CL : 하부 콘택 플러그
LL : 하부 배선층 IL : 배선 절연층
LU : 상부 배선층 CU1 : 제1 상부 콘택 플러그
CU2 : 제2 상부 콘택 플러그 CU3 : 제3 상부 콘택 플러그

Claims (10)

  1. 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택;
    상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체;
    상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물;
    상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체;
    상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들;
    상기 하부 배선층들 상에 배치되는 상부 배선층들;
    상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및
    상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 배선층들은 제1 하부 배선층을 포함하며,
    상기 상부 배선층들은 제1 상부 배선층을 포함하며,
    상기 상부 콘택 플러그들은 수직 방향으로 연장되며 상기 제1 하부 배선층 및 제1 상부 배선층과 연결되는 제1 상부 콘택 플러그를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 배선층들은 제2 하부 배선층을 포함하며,
    상기 상부 콘택 플러그들은 상기 제2 하부 배선층과 연결되는 제2 상부 콘택 플러그를 포함하며,
    상기 제2 상부 콘택 플러그는 상기 상부 배선층들과 수평 방향으로 이격되는 반도체 소자.
  4. 제2항에 있어서,
    상기 상부 배선층들은 제3 상부 배선층을 포함하며
    상기 상부 콘택 플러그들은 상기 제3 상부 배선층과 연결되는 제3 상부 콘택 플러그를 포함하며,
    상기 제3 상부 콘택 플러그의 하면은 상기 배선 절연층의 하면보다 높은 레벨에 위치하는 반도체 소자.
  5. 제2항에 있어서,
    상기 배선 절연층을 관통하며 상기 게이트 구조체와 연결되는 제4 상부 콘택 플러그를 더 포함하며,
    상기 제4 상부 콘택 플러그는 상기 하부 배선층들 및 상기 상부 배선층들과 전기적으로 절연되는 반도체 소자.
  6. 제1항에 있어서,
    상기 하부 배선층들은 제1 하부 배선층을 포함하며,
    상기 상부 배선층들은 제1 상부 배선층을 포함하며,
    상기 상부 콘택 플러그들은 상기 제1 상부 배선층 및 상기 제1 하부 배선층과 연결되는 제1 상부 콘택 플러그 및 상기 제1 상부 배선층과 연결되는 제2 상부 콘택 플러그를 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 배선 절연층은 상기 셀 영역으로 연장되며,
    상기 커패시터 구조물은 상기 배선 절연층의 상면과 접하는 더미 전극을 포함하는 반도체 소자.
  8. 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택;
    상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체;
    상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물;
    상기 커패시터 구조물을 덮는 플레이트 층;
    상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체;
    상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들;
    상기 하부 배선층들 상에 배치되는 상부 배선층들;
    상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및
    상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함하며,
    상기 플레이트 층은 상기 상부 배선층들과 동일한 물질을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 플레이트 층은 상기 커패시터 구조물의 상면을 덮으며 수평 방향으로 연장되는 제1 수평부 및 상기 커패시터 구조물의 측면을 덮으며 수직 방향으로 연장되는 수직부를 포함하며,
    상기 수직부의 하면은 상기 상부 배선층들의 하면들과 동일한 레벨에 위치하는 반도체 소자.
  10. 제1 활성 영역을 갖는 셀 영역 및 제2 활성 영역을 갖는 주변 회로 영역을 포함하는 기판;
    상기 셀 영역에서 상기 제1 활성 영역과 접하는 다이렉트 콘택;
    상기 다이렉트 콘택 상에 배치되는 비트 라인 구조체;
    상기 제1 활성 영역과 전기적으로 연결되는 커패시터 구조물, 상기 커패시터 구조물은 하부 전극, 상기 하부 전극을 덮는 커패시터 유전층 및 상기 커패시터 유전층을 덮는 상부 전극을 포함하며;
    상기 상부 전극을 덮는 플레이트 층;
    상기 플레이트 층과 연결되는 커패시터 콘택 플러그;
    상기 주변 회로 영역에서 상기 제2 활성 영역 상에 배치된 게이트 구조체;
    상기 게이트 구조체와 인접하게 배치되며 상기 제2 활성 영역과 전기적으로 연결되는 하부 배선층들;
    상기 하부 배선층들 상에 배치되는 상부 배선층들;
    상기 하부 배선층들과 상기 상부 배선층들 사이의 배선 절연층; 및
    상기 배선 절연층을 관통하며 상기 하부 배선층들 및 상기 상부 배선층들 중 적어도 하나와 연결되는 상부 콘택 플러그들을 포함하는 반도체 소자.
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