JP2001298167A - 半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置の製造方法

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JP2001298167A
JP2001298167A JP2001080326A JP2001080326A JP2001298167A JP 2001298167 A JP2001298167 A JP 2001298167A JP 2001080326 A JP2001080326 A JP 2001080326A JP 2001080326 A JP2001080326 A JP 2001080326A JP 2001298167 A JP2001298167 A JP 2001298167A
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layer
forming
semiconductor
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▲ピョン▼ 雨 李
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Abstract

(57)【要約】 【課題】 ビットラインコンタクト形成工程を省略する
ことで製造工程を単純化させ且つ、ＤＲＡＭの性能を向
上させることのできる半導体メモリ装置の製造方法を提
供すること。 【解決手段】 半導体基板のセルアレイ領域上に一定の
間隔を有するワードラインを形成し、その一定間隔によ
る空間内に後に形成されるビットラインとキャパシタと
のコンタクト及び、ソースとドレイン領域とのコンタク
トを形成するために半導体物質を満たす。セルアレイ領
域と周辺回路領域を平坦化させ、その平坦化した表面上
にビットラインコンタクトを形成せず、直ぐビットライ
ンを形成する。そして、ビットラインを互いに絶縁させ
るために、ビットラインの側壁に絶縁側壁スペーサを形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
製造方法に関する。
【０００２】
【従来の技術】従来ＤＲＡＭの構造としては、ビットラ
インからみると、エレベーテットシリコン層（ＥＳＬ：
Elevated Silicon Layer)を用いるビットラインの下部
構造、ポリプラグを用いるビットラインの下部構造、そ
して、セルフアラインメントコンタクト（ＳＡＣ）構造
などを含む。前記エレベーテットシリコン層及び、ポリ
プラグを用いる構造はいずれもビットラインコンタクト
を有する。なお、本明細書においてビットラインの下部
構造とはビットラインより下側にある例えばトランジス
タなどの部材を意味し、同様にビットラインの上部構造
とはビットラインより上側に形成させた、たとえばキャ
パシタなどの部材を意味する。
【０００３】以下に上記ビットラインの下部構造の三つ
の例を詳細に説明する。
【０００４】シリコンエピタキシャル成長型（エレベー
テットシリコン層構造） ＤＲＡＭ製造時にシリコンエピタキシャル成長型のビッ
トラインの下部構造を形成する従来の工程を図１ａない
し図１ｄを参照して説明する。
【０００５】図１ａに示すように、トランジスタを作る
ためにシリコン基板１上に隔離工程を行い、アクティブ
領域２とフィールド領域３を区画する。その隔離工程の
後に、シリコン基板１上にゲート酸化膜４を成長させ、
その上にワードラインを形成する。
【０００６】前記ワードラインを形成するためにポリシ
リコン５、ワードライン導体６、及び、ワードライン絶
縁体７を順に堆積させた後、ワードライン絶縁体７上に
フォトリソグラフィー工程を行い、フォトレジストパタ
ーンを形成する。次いで、そのフォトレジストパターン
をマスクとして前記ワードライン絶縁体７、ワードライ
ン導体６、ポリシリコン５及び、ゲート酸化膜４をエッ
チングしてワードライン１０を形成する。
【０００７】図１ｂに示すように、絶縁膜８を堆積した
後、フォトリソグラフィー工程及びエッチング工程を行
い、アクティブ領域２にある絶縁膜８の部分のみを反応
性イオンエッチング工程でエッチングして、ワードライ
ンの側壁に絶縁側壁スペーサ９を形成する。
【０００８】それから、図１ｃに示すように、前記露出
したアクティブ領域２上にのみシリコン層１１を成長さ
せる。このように成長したシリコン層１１をエレベーテ
ットシリコン層と称する。
【０００９】シリコン層１１を成長させた表面に絶縁膜
を堆積させた後、表面上に化学機械ポリシング工程を行
って平坦化させた後、その平坦化した全表面上に層間絶
縁膜１２を堆積する。この化学機械ポリシング工程はワ
ードライン絶縁体７の表面が露出されるまで行われる。
次いで、アクティブ領域２上に成長したシリコン層１１
とビットラインとを連結させるためのコンタクト１３を
作らなければならないが、そのために層間絶縁膜１２上
にコンタクトリソグラフィー工程を施しさらにエッチン
グ工程を順に行う。
【００１０】次いで、図１ｄに示すように、コンタクト
１３を形成させた層間絶縁膜１２の表面上にビットライ
ン導体１４とビットライン絶縁膜１５を順に形成させ
る。
【００１１】ポリシリコンプラグ型構造 図２ａないし図２ｄを参照にして従来のＤＲＡＭ製造時
におけるポリシリコンプラグ型のビットラインの下部構
造の形成過程を説明する。
【００１２】図２ａに示すように、トランジスタを作る
ためにシリコン基板２１上に隔離工程を行い、アクティ
ブ領域２２とフィールド領域２３を区画する。前記隔離
工程の後、シリコン基板２１上にゲート酸化膜２４を成
長させ、そのゲート酸化膜２４上にワードライン２８を
形成する。図２ａに示すように、各ワードラインは第１
導体部分２５と第２導体部分２６及び、上部のワードラ
イン絶縁膜２７から構成されている。
【００１３】次いで、図２ｂに示すように、ワードライ
ン２８を含む露出した全表面に絶縁膜を堆積した後、反
応性イオンエッチング工程を行い、ワードライン２８の
側壁に絶縁側壁スペーサ２９を形成する。前記アクティ
ブ領域２２内でワードライン２８の間に露出された前記
シリコン基板２１上にシリコン層３０を堆積させる。次
いで、ソースとドレイン領域に当たる前記アクティブ領
域を露出させるために、フォトリソグラフィー工程及び
エッチング工程を順に行う（図示せず）。
【００１４】次いで、図２ｃに示すように、絶縁膜（図
示せず）を前記ワードライン２８とシリコン層３０を含
む全表面上に堆積させた後、化学機械ポリシング工程を
行い、表面を平坦化させる。次いで、その平坦化した表
面上に層間絶縁膜３１を堆積し、その層間絶縁膜３１上
にビットラインコンタクトのためのフォトリソグラフィ
ー工程及びエッチング工程を行い、ビットラインコンタ
クト３２を形成する。
【００１５】次いで、図２ｄに示すように、ビットライ
ンコンタクト３２を含む層間絶縁膜３１上にビットライ
ン物質３３とビットライン絶縁膜３４を順に堆積した
後、ビットラインを完成するためにフォトリソグラフィ
ー工程及びエッチング工程を順に行う。
【００１６】セルフアラインメントコンタクト型 図３ａないし図３ｂを参照にして、ＤＲＡＭ製造時にお
ける従来のセルフアラインメントコンタクト型のビット
ライン構造の形成過程を説明する。
【００１７】図３ａに示すように、トランジスタを作る
ためにシリコン基板４１上に隔離工程を行い、アクティ
ブ領域４２とフィールド領域４３を区画する。前記隔離
工程の後、シリコン基板４１の全表面上にゲート酸化膜
４４を成長させ、そのゲート酸化膜４４上にワードライ
ン４５を形成する。各ワードライン４５は第１導体４６
と第２導体４７及び、ワードライン絶縁膜４８から構成
されている。
【００１８】次いで、図３ｂに示すように、ワードライ
ン４５上と露出したシリコン基板４１上に、絶縁膜を堆
積した後、反応性イオンエッチング工程を行い、前記ワ
ードライン４５の側壁に絶縁側壁スペーサ４９を形成す
る。次いで、全表面上に層間絶縁膜５０を堆積した後、
その層間絶縁膜５０上にフォトリソグラフィー工程及び
エッチング工程を順に行い、ソースとドレインのコンタ
クト５１を形成する。層間絶縁膜５０のエッチング時、
絶縁側壁スペーサ４９と層間絶縁膜５０は各々異なるエ
ッチング選択比を有する。
【００１９】次いで、ソースとドレイン用コンタクト５
１内にシリコン層を堆積した後、平坦化のために化学機
械ポリシング工程を行う（図示せず）。次いで、ビット
ラインバリア物質とビットライン物質を順に堆積させて
ビットラインを形成する。
【００２０】
【発明が解決しようとする課題】上記従来技術によれ
ば、ビットラインの下部構造を形成してからビットライ
ンコンタクトを作る。ビットラインはそのコンタクトを
介してソース領域及びドレイン領域と前記態様のコンタ
クトを介して連結する。しかし、実際のＤＲＡＭの製造
時、各セルでビットライン用コンタクトを形成する工程
は非常に難しい。更に、メモリセルのコンタクト形成工
程で必須のフォトリソグラフィー工程は、コンタクトと
下部層を整列させるための線幅が小さくなるとより難し
くなる。
【００２１】従って、本発明は製造工程を単純化させ且
つ、ＤＲＡＭの性能を向上させることのできる半導体メ
モリ装置の製造方法を提供することが目的である。ま
た、他の目的はセルアレイ領域内でビットラインコンタ
クトの形成工程を省略することのできる半導体メモリ装
置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】本発明の方法は、半導体
基板の表面内にフィールド領域を形成して、セルアレイ
領域と周辺回路領域を区画するステップと、セルアレイ
領域上に一定の間隔を有する複数本のワードラインを形
成し、一定間隔による空間内に後に形成されるビットラ
インとキャパシタとのコンタクト及び、ビットラインと
ソース、ドレイン領域のコンタクトを形成するために半
導体物質を満たすステップと、セルアレイ領域と周辺回
路領域内の露出した全表面を平坦化させるステップと、
その平坦化した表面上にビットラインコンタクトを形成
せず、直ぐビットラインを形成するステップ、そして、
ビットラインを互いに絶縁させるために、ビットライン
の側壁に絶縁側壁スペーサを形成するステップを備える
ことを特徴とする。
【００２３】また、本発明の他の特徴によれば、まず、
半導体メモリ装置のビットラインの下部構造及び上部構
造を形成する時セルフアラインメントコンタクト方法が
用いられ、エレベーテットシリコン層が前記ビットライ
ンの下部構造を形成するために用いられる。
【００２４】また、ビットラインのコンタクトを形成せ
ずに、ビットラインの下部構造を完成させて、そのビッ
トラインの下部構造上に様々な方法によって上部構造が
形成される。
【００２５】上部構造の第１態様として、まず、ポリシ
リコンが堆積され、そのポリシリコンのうち不必要な部
分が除去される。それから、絶縁物質が堆積され、化学
機械ポリシング工程が行われる。その工程によってポリ
シリコンプラグが作られる。
【００２６】上部構造の第２態様として、まず、絶縁物
質層が堆積され、その絶縁物質層のうち不必要な部分が
除去される。次いで、ポリシリコンが堆積され、化学機
械ポリシング工程が行われる。その工程によってキャパ
シタノードが形成される。
【００２７】上部構造の第３態様として、まず、絶縁物
質層が堆積され、その絶縁物質層のうち不必要な部分が
除去される。それから、ポリシリコンが堆積され、化学
機械ポリシング工程が行われる。その工程によって表面
が平坦になる。
【００２８】上部構造の第４態様として、まず、酸化膜
が堆積され、その酸化膜のうち不必要な部分が除去され
る。次いで、下部電極とポリシリコン層が堆積されてか
ら、化学機械ポリシング工程が行われる。その工程によ
って表面が平坦になり、下部電極が上部電極と分離され
る。次いで、絶縁層が形成された後、上部電極が形成さ
れる。
【００２９】
【発明の実施の形態】以下で本発明の実施形態を詳細に
説明する。
【００３０】一例として、エレベーテットシリコン層を
用いてビットラインの下部構造を形成する方法を説明す
る。次いで、ビットラインをコンタクトさせるためのフ
ォトリソグファフィー工程を使用せずにビットラインを
形成する方法を説明する。その後、このような下部構造
上にビットラインを形成させ、その上に上部構造を形成
する様々な方法を説明する。
【００３１】図４ａ〜図４ｍはビットラインの下部構造
の形成過程、及びビットラインをソース又はドレインに
接触させるコンタクトホールを形成させるフォトリソグ
ラフィー工程無しにそのビットラインを形成する過程を
示す断面図及び平面図である。
【００３２】図５〜図８はビットラインの下部構造上に
形成されるビットラインの上部構造の多様な形成例を示
す平面図及び断面図である。
【００３３】まず、ビットラインの下部構造の形成過程
を説明する。図４ａは平面図を、図４ｂは図４ａのＢ−
Ｂ’線による断面図を示す。
【００３４】図４ａと図４ｂに示すように、トランジス
タを作るために、まず、シリコン基板１００上にトレン
チ隔離工程が行われる。そのトレンチ隔離工程が完了す
ると、シリコン基板１００はアクティブ領域１０１とフ
ィールド領域１０２とに区画される。もちろん、他の隔
離方法を利用することができる。トレンチ隔離工程の
後、シリコン基板１００上にゲート酸化膜（図示せず）
が熱酸化工程により形成される。
【００３５】次いで、ワードライン１０３が形成され
る。そのワードライン１０３の形成過程は次の通りであ
る。ゲート酸化膜上にポリシリコン層１０４とゲート用
メタル層１０５及び、ワードライン絶縁層１０６が順に
堆積され、ワードライン１０３用フォトリソグラフィー
工程が行われる。従って、ワードライン絶縁層１０６の
表面上にフォトレジストパターンが形成される。次い
で、フォトレジストパターンをエッチングマスクとし
て、それの下側に位置したワードライン絶縁層１０６、
ゲートメタル１０５及び、ポリシリコン１０４を共にエ
ッチングすることで、不必要な部分が除去され、ワード
ライン１０３が形成される。
【００３６】図４ａと図４ｂの構造を更に説明すると、
シリコン基板１００はアクティブ領域１０１とフィール
ド領域１０２とに区分されている。フィールド領域１０
２は、シリコン基板１００をエッチングしてトレンチを
作り、そのトレンチ内に絶縁膜を満たすことにより形成
され、アクティブ領域１０１を電気的に隔離する機能を
果たす。
【００３７】図４ａの平面図はワードライン形成後のシ
リコン基板１００の表面を示すもので、短いバー状に横
方向に配置された部分がセルアレイ領域のうちアクティ
ブ領域１０１であり、その他の領域はフィード領域１０
２である。
【００３８】図４ａのアクティブ領域１０１に続くフィ
ールド領域を超えた部分のアクティブ領域（図４ｂに１
０１ｂで示す）には周辺領域が位置する。この周辺領域
には回路が存在する。
【００３９】図４ｂは図４ａの長軸方向ラインＢ−Ｂ’
によるワードライン形成後の断面図であって、トレンチ
フィールド領域１０２と共に、セル領域１０１ａと周辺
回路領域１０１ｂとが共に表示されている。図示しては
ないが、通常、半導体ＣＭＯＳ素子を形成するために
は、隔離工程を行った後、シリコン基板１００に不純物
をドーピングするウェル形成工程が行われる。また、ゲ
ート酸化膜はワードラインを形成する前にシリコン基板
１００を酸化することにより形成される。
【００４０】図４ｃと図４ｄに示すように、アクティブ
領域（又はセルアレイ領域）１０１内のワードライン１
０３に側壁スペーサ１０７を形成した後、全面に絶縁層
１０８を堆積する。
【００４１】次いで、絶縁層１０８上にエレベーテット
シリコン層（ＥＳＬ）用フォトリソグファフィー工程及
びエッチング工程を順に行うことにより、絶縁層１０８
のうちセルアレイ領域１０１ａの部分が除去される。
【００４２】次いで、アクティブ領域１０１内で露出し
たスペーサ用絶縁層に反応性イオンエッチング工程を行
い、ワードライン１０３の側壁に絶縁側壁スペーサ１０
７を形成する。
【００４３】このとき、アクティブ領域１０１内のスペ
ーサ用絶縁層は絶縁層１０８より更に小さいエッチング
選択比を有するため、絶縁層１０８がエッチングされる
間、絶縁側壁スペーサ１０７はエッチングされない。
【００４４】次いで、エレベーテットシリコン層（ＥＳ
Ｌ）の形成位置を決めるための絶縁層１０８が堆積され
る。その絶縁層１０８にフォトリソグラフィー工程を行
って、エレベーテットシリコン層を形成させる位置を除
いた箇所にある絶縁層１０８が除去される。
【００４５】フォトリソグラフィー工程を通じて作られ
る形状は図４ｃの平面図に示した。図４ｃはエレベーテ
ットシリコン層を形成する前のシリコン基板１００の平
面図を示す。即ち、セルアレイ領域１０１ａ上の絶縁層
１０８が除去されてから、ワードライン１０３の側壁に
そのワードライン１０３を絶縁させるための絶縁側壁ス
ペーサ１０７が形成される。絶縁層１０８が除去された
部分にはアクティブ領域１０１とフィールド領域１０２
があり、アクティブ領域１０１は残った絶縁層１０８と
ワードライン１０３とで囲まれている。結局、エレベー
テットシリコン層１０９は、アクティブ領域１０１と隣
接したフィールド領域１０２により制限されてアクティ
ブ領域１０１に形成される。図４ｄは図４ｃのＢ−Ｂ’
ラインによる断面図である。
【００４６】このように形成されたエレベーテットシリ
コン層１０９が図４ｅと図４ｆに示されている。図に示
すように、アクティブ領域１０１内のワードライン１０
３の間にエレベーテットシリコン層１０９が形成されて
いる。図４ｅはエレベーテットシリコン層１０９が形成
された後のシリコン基板１００の平面図を示し、図４ｆ
は図４ｅＢ−Ｂ’ラインによる断面図である。エレベー
テットシリコン層１０９は後続工程で形成されるビット
ライン及びキャパシタと連結される。
【００４７】一方、周辺回路領域１０１ｂ内に低濃度ド
ープされたドレイン（ＬＤＤ）を形成させるための工程
を行うために、周辺回路領域内のワードライン上に形成
された側壁スペーサ用絶縁膜（図示せず）を反応性イオ
ンエッチング方法を用いることによりエッチングして、
周辺回路領域に位置したワードラインの側壁に絶縁側壁
スペーサ（図示せず）が形成される。
【００４８】次いで、絶縁側壁スペーサ及び、フォトレ
ジストパターンをイオン注入マスクとして用いて、低濃
度ドープされたドレイン領域を形成するための不純物イ
オンをシリコン基板１００内に注入する工程が行われ
る。エレベーテットシリコン層１０９が形成されている
間、アクティブ領域及びアクティブ領域と連結されたフ
ィールド領域がエレベーテットシリコン層１０９により
満たされる。なお、図４ｇに矩形状に描かれているよう
に、絶縁層１０８でマスクされた部分はシリコン層１０
９が除かれている。
【００４９】図４ｇと図４ｈに示すように、シリコン基
板１００の露出した全表面上に絶縁層１１０を堆積して
からワードライン絶縁層１０６が露出されるまで、化学
機械ポリシング（ＣＭＰ）工程が行われる。従って、シ
リコン基板１００上で露出した全表面が平坦になる。
【００５０】一方、図４ｉに示すように、アクティブ領
域１０１はセルアレイ領域１０１ａと周辺回路領域１０
１ｂを含む。ここで、セルアレイ領域１０１ａに形成さ
れる素子は微細なものであるが、周辺回路領域１０１ｂ
に形成される素子は相対的に大きい。従って、周辺回路
領域１０１ｂには、セルアレイ領域１０１ａとは異な
り、コンタクト１１１を形成するためのフォトリソグラ
フィー工程及びエッチング工程が順に行われる。
【００５１】即ち、周辺回路領域内では、従来技術のよ
うに、ビットラインコンタクト用絶縁膜を形成し、その
絶縁膜上にフォトリソグラフィー工程及びエッチング工
程を行うことによってコンタクトが形成される。
【００５２】即ち、周辺回路領域１０１ｂにはトランジ
スタのソースコンタクト、ドレインコンタクト及び、ゲ
ートコンタクトを形成するために絶縁層を形成し、その
絶縁層にフォトリソグラフィー工程及びエッチング工程
が順に行われる。前述したように、周辺回路領域１０１
ｂはセルアレイ領域１０１ａよりフォトリソグラフィー
用工程マージンが更に大きい。
【００５３】図４ｉに示すように、アクティブ領域１０
１で成長したシリコン層１０９はワードラインによって
三つの部分に分けられる。そのうち、中間部分はビット
ラインと連結される部分であり、両側の部分は後で形成
されるキャパシタと連結される。前述したように、本実
施形態はセルアレイ領域１０１ａでのみ従来技術と違い
がある。
【００５４】次いで、図４ｊと図４ｋに示すように、ビ
ットライン用バリア物質層１１２とビットライン物質層
１１３及び、絶縁層１１４を順に堆積する。次いで、バ
リア物質層１１２、ビットライン物質層１１３及び、絶
縁層１１４上にビットラインを形成するためのフォトリ
ソグラフィー工程及びエッチング工程を順に行ってビッ
トラインとする部分を除いた部分を除去する。すなわ
ち、ビットラインの間に溝が形成される。図４ｊに示す
ように、ポリシリコン層１０９は３つ並列したものの中
央のものだけがビットラインと結合され、その両側のも
のは図４ｋに示すようにビットラインには接続されな
い。後述のようにこれらはキャパシタに連結される。
【００５５】図４ｋは図４ｊのＢ−Ｂ’ラインによる断
面図である。しかし、平面図である図４ｊはビットライ
ンの上層と下層の構造を示し難いため、セルアレイ領域
１０１ａ上に形成されたビットライン用バリア物質層１
１２、ビットライン物質層１１３及び、絶縁層１１４を
示していない。
【００５６】図４ｊと図４ｋに示すように、上記状態で
ビットラインを完成するためのエッチング工程を行い、
セルアレイ領域１０１ａと周辺回路領域１０１ｂの境界
部分のビットライン物質層１１３と、ビットライン用バ
リア物質層１１２を共に除去することでセルアレイ領域
１０１ａのビットライン１１５と周辺回路領域１０１ｂ
のビットラインとを互いに電気的に絶縁させる。
【００５７】次いで、ビットライン１１５を絶縁させる
ために、まず、露出した全表面上に絶縁層を堆積した
後、その絶縁層を反応性イオンエッチング法でエッチン
グして、ビットライン１１５の側壁に絶縁側壁スペーサ
１１７を形成する。その絶縁側壁スペーサを形成するた
めの過程を図４ｌと図４ｍに示した。この様にしてビッ
トラインの側面が絶縁される。
【００５８】上記のようにして、ビットラインの下部構
造とビットラインを形成した後上部構造を形成する。図
５ないし図８は図４ｍの状態のものに上部構造としての
キャパシタを形成するための四つの実施形態を示す平面
図及び断面図である。図４ｍの状態ではビットラインの
間に溝すなわちリセスが形成されている。なお、図５な
いし図７ではキャパシタそのものは図示していないが、
それぞれの図のｂの図の一番上側に下部電極、誘電体
層、上部電極が積層された状態で形成される。
【００５９】まず、図５ａと図５ｂはキャパシタを形成
するための第１実施形態を示す図であって、図５ｂは図
５ａのＢ−Ｂ’線による断面図である。前記のようにビ
ットラインの間にはリセス（図示せず）が生じており、
ここにキャパシタノードを形成するために、図５ａ及び
図５ｂに示すように、露出した全表面上にポリシリコン
層１１８を堆積し、そのポリシリコン層にラインフォト
リソグラフィー工程が行われる。
【００６０】次いで、エッチング工程を行うことによ
り、ビットライン１１５の間のシリコン層１１８のうち
不必要な部分が除去される。その後、ビットライン１１
５の間の除去された領域内に絶縁層１１９を堆積した
後、化学機械工程を行って平坦化して、その上にキャパ
シタを形成する。
【００６１】図６ａ及び図６ｂはキャパシタを形成する
ための第２実施形態を示す図であって、図６ａは平面図
を、図６ｂは図６ａのＢ−Ｂ’線による断面図を示す。
【００６２】まず、図４ｌ及び図４ｍのような状態で先
に絶縁層１２０を堆積した後、ラインフォトリソグラフ
ィー工程及びエッチング工程を順に行い、ビットライン
の間で前記絶縁層１２０のうち不必要な部分を除去す
る。
【００６３】次いで、絶縁層１２０の不必要な部分が除
去された領域にポリシリコン層１２１を堆積した後、化
学機械工程を行って最終表面を平坦化させる。その後、
キャパシタを形成する。
【００６４】図４ｌ及び図４ｍの状態でビットラインの
間にはリセス（図示せず）が生じ、ここにキャパシタノ
ードを形成するために、まず、絶縁層１２０を堆積した
後、ラインフォトリソグラフィー工程及びエッチング工
程を行い、絶縁層１２０のうち不必要な部分を除去す
る。
【００６５】図７ａ及び図７ｂはキャパシタノードを形
成するための第３実施形態を示すダイアグラムであっ
て、図７ａは平面図を、図７ｂは図７ａのＢ−Ｂ’線に
よる断面図を示す。
【００６６】まず、図４ｌと図４ｍの工程による最終表
面上に絶縁層１２２を堆積した後、ラインフォトリソグ
ラフィー工程及びエッチング工程を順に行い、ビットラ
インの間で前記絶縁層１２２のうち不必要な部分を除去
する。
【００６７】次いで、絶縁層１２２の不必要な部分が除
去されたビットラインの間の領域に上昇ポリシリコン層
１２３を形成した後、化学機械ポリシングを行って最終
表面を平坦化させる。
【００６８】その後、キャパシタを作るための残り工程
を行う。即ち、ビットラインの間にリセスが生じ、ここ
にキャパシタノードを形成するために、まず、絶縁層１
２２を堆積した後、フォトリソグラフィー工程及びエッ
チング工程を行い、絶縁層１２２のうち不必要な部分を
除去する。その不必要な部分が除去された領域にエレベ
ーテットシリコン層１２３を満たすことが最も重要であ
る。
【００６９】図８ａ及び図８ｂはキャパシタノードを形
成するための第４実施形態を示すダイアグラムであっ
て、図８ａは平面図を、図８ｂは図８ａのＢ−Ｂ’線に
よる断面図を示す。
【００７０】まず、絶縁層１２４を堆積した後、ライン
フォトリソグラフィー工程及びエッチング工程を順に行
い、ビットラインの間で前記絶縁層１２４のうち不必要
な部分を除去する。
【００７１】次いで、絶縁層１２４の不必要な部分が除
去された領域にキャパシタ下部電極１２５を形成する。
次いで、露出した全表面上にポリシリコン層を堆積した
後、化学機械ポリシング工程を行って最終表面を平坦化
させる。次いで、残ったポリシリコンを湿式エッチング
方法で除去し、露出した全表面上にキャパシタ絶縁層
（または誘電体層）１２６を堆積する。それから、キャ
パシタ上部電極用ポリシリコン層を堆積した後、フォト
リソグラフィー工程及びエッチング工程を順に行うこと
でキャパシタ上部電極１２７を完成する。
【００７２】更に説明すると、図４ｌと図４ｍの工程の
結果、ビットラインの間にはリセスが生じ、ここにキャ
パシタを直接形成するために、まず、絶縁層１２４を堆
積した後、その絶縁層１２４上にフォトリソグラフィー
工程及びエッチング工程を行い、絶縁層１２４のうち不
必要な部分を除去する。次いで、下部電極１２５を形成
した後、ポリシリコンを堆積する。それから、キャパシ
タの下部電極１２５と上部電極１２７を分けるために化
学機械ポリシング工程を行う。従って、最終表面は平坦
化され、且つ下部電極と上部電極とが分離される。
【００７３】
【発明の効果】上述したように、本発明はビットライン
コンタクト工程を省略することで工程を単純化させるこ
とができる。
【図面の簡単な説明】
【図１ａ】〜
【図１ｄ】シリコンエピタキシャル成長型のビットライ
ンの下部構造を形成する従来工程を示すダイアグラム。
【図２ａ】〜
【図２ｄ】ポリシリコンプラグ型のビットラインの下部
構造を形成する従来工程を示すダイアグラム。
【図３ａ】〜
【図３ｂ】セルフアラインメントコンタクト型のビット
ライン構造を形成する従来工程を示すダイアグラム。
【図４ａ】〜
【図４ｍ】ビットラインの下部構造の形成過程及び、ビ
ットラインのコンタクトを形成するためのフォトリソグ
ラフィー工程無しにそのビットラインを形成する過程を
示す断面図及び平面図。
【図５ａ】〜
【図５ｂ】本発明の第１実施形態によるビットライン上
部構造の形成過程を示す平面図と断面図。
【図６ａ】〜
【図６ｂ】本発明の第２実施形態によるビットライン上
部構造の形成過程を示す平面図と断面図。
【図７ａ】〜
【図７ｂ】本発明の第３実施形態によるビットライン上
部構造の形成過程を示す平面図と断面図。
【図８ａ】〜
【図８ｂ】本発明の第４実施形態によるビットライン上
部構造の形成過程を示す平面図と断面図。
【符号の説明】
１００：シリコン基板 １０１：ア
クティブ領域 １０２：フィールド領域 １０１ａ：
セルアレイ領域 １０１ｂ：周辺回路領域 １０３：ワ
ードライン １０４、１０９、１１８、１２１、１２３：ポリシリコ
ン層 １０５：ゲート用メタル層 １０６、１０７、１０８、１１０、１１４、１１６、１
１９、１２０、１２２、１２４：絶縁層 １１１：コンタクト １１２：バ
リア物質層 １１３：ビットライン物質層 １１５：ビ
ットライン １１７：絶縁側壁スペーサ １２５：キ
ャパシタ下部電極 １２６：キャパシタ絶縁層 １２７：キ
ャパシタ上部電極

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の表面内にフィールド
    領域を形成して、セルアレイ領域と周辺回路領域を限定
    するステップと、 （ｂ）前記セルアレイ領域上に一定の間隔を有する複数
    のワードラインを形成し、前記一定間隔による空間内
    に、後に形成されるビットラインとキャパシタとのコン
    タクト及び、ビットラインとソース、ドレイン領域のコ
    ンタクトを形成するために半導体物質を満たすステップ
    と、 （ｃ）前記セルアレイ領域と周辺回路領域内の露出した
    全表面を平坦化させるステップと、 （ｄ）前記平坦化した表面上にビットラインコンタクト
    を形成せずにビットラ インを形成するステップ、そして、 （ｅ）前記ビットラインを互いに絶縁させるために、前
    記ビットラインの側壁に絶縁側壁スペーサを形成するス
    テップを備えることを特徴とする半導体メモリ装置の製
    造方法。
  2. 【請求項２】 前記ステップ（ｃ）は、前記ワードライ
    ンと半導体物質上に絶縁層を形成するステップ、そし
    て、 前記半導体物質の表面が露出されるまで前記絶縁層上に
    化学機械ポリシング工程を行い、その結果表面を平坦化
    させるステップを備えることを特徴とする請求項１記載
    の半導体メモリ装置の製造方法。
  3. 【請求項３】 前記ステップ（ｄ）は前記平坦化した表
    面上に直接ビットラインバリア層、ビットライン物質
    層、及びビットライン絶縁層を順に堆積するステップ、
    そして、 前記ビットライン絶縁層、ビットライン物質層及び、ビ
    ットラインバリア層にフォトリソグラフィー工程及びエ
    ッチング工程を順に行い、ビットラインを形成するステ
    ップを備えることを特徴とする請求項１記載の半導体メ
    モリ装置の製造方法。
  4. 【請求項４】 前記ステップ（ｃ）とステップ（ｄ）と
    の間に、前記周辺回路領域内では前記半導体基板と前記
    ビットラインとの連結のためのコンタクトホールを形成
    するステップが更に備えられることを特徴とする請求項
    １記載の半導体メモリ装置の製造方法。
  5. 【請求項５】 前記ステップ（ｅ）の後、前記ビットラ
    インを含む全表面上に半導体層を堆積するステップ、 前記半導体層にフォトリソグラフィー工程を行ってキャ
    パシタノードを形成し、前記残った半導体層を除去する
    ステップ、 露出した全表面上に絶縁層を堆積するステップ、そし
    て、 前記絶縁層上に化学機械ポリシング工程を行い、その結
    果表面を平坦化させるステップを更に備えることを特徴
    とする請求項１記載の半導体メモリ装置の製造方法。
  6. 【請求項６】 前記ステップ（ｅ）の後、前記ビットラ
    インを含む露出した全表面上に絶縁層を形成するステッ
    プ、 前記絶縁層上にフォトリソグラフィー工程及びエッチン
    グ工程を順に行い、前記絶縁層のうち不必要な部分を除
    去するステップ、 前記残った絶縁層を含む露出した全表面上に半導体層を
    堆積するステップ、そして、 前記半導体層上に化学機械ポリシング工程を行い、その
    結果表面を平坦化させるステップを更に備えることを特
    徴とする請求項１記載の半導体メモリ装置の製造方法。
  7. 【請求項７】 前記ビットラインを含む露出した全表面
    上に絶縁層を形成するステップ、 キャパシタノードを形成するために、前記絶縁層上にフ
    ォトリソグラフィー工程及びエッチング工程を順に行
    い、前記絶縁層のうち不必要な部分を除去するステッ
    プ、 前記絶縁層の不必要な部分が除去された領域に半導体層
    を成長させるステップ、そして、 前記半導体層上に化学機械ポリシング工程を行い、その
    結果表面を平坦化させるステップを更に備えることを特
    徴とする請求項１記載の半導体メモリ装置の製造方法。
  8. 【請求項８】 前記ビットラインを含む露出した全表面
    上に絶縁層を堆積するステップ、 フォトリソグラフィー工程及びエッチング工程を順に行
    い、前記絶縁層のうち不必要な部分を除去するステッ
    プ、 前記絶縁層の不必要な部分が除去された領域にキャパシ
    タ下部電極を形成し、前記下部電極を含む全表面上に半
    導体層を堆積するステップ、 前記半導体層上に化学機械ポリシング工程を行い、その
    結果表面を平坦化させるステップ、 前記半導体層の残った部分を除去し、露出した全表面上
    にキャパシタ誘電体層を堆積するステップ、 前記キャパシタ誘電体層上にキャパシタ上部電極用物質
    層を堆積するステップ、そして、 上部電極用物質層上にフォトリソグラフィー工程及びエ
    ッチング工程を行い、上部電極を完成するステップを更
    に備えることを特徴とする請求項１記載の半導体メモリ
    装置の製造方法。
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