JPH11233740A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 近時の要求である半導体素子の更なる微細化
及び高集積化に応えて、メモリキャパシタの占有面積を
小さく抑えつつも十分な蓄積容量を確保し、しかも下部
電極の倒壊等を抑止する。 【解決手段】 多結晶シリコン膜２０を介して円板パタ
ーン１９の周縁を含む近傍のみと重なるように、略円筒
状のレジストマスク２１を形成し、シリコン窒化膜１２
をストッパーとして異方性エッチングを施すことによ
り、レジストマスク２１の外側形状に倣って多結晶シリ
コン膜２０，１４をシリコン窒化膜１２上で分断すると
共に、矩形パターン１７、円板パターン１９によりシリ
コン窒化膜１２には未到達の一対の溝２２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。

【０００２】

【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが容量絶縁膜（誘電体膜）を介して対向配置さ
れてなる、いわゆるスタック型のメモリキャパシタが広
く用いられている。このようなメモリキャパシタでは、
ストレージノード電極とセルプレート電極との対向面積
によりそのメモリセル容量が決まる。

【０００３】メモリキャパシタのストレージノード電極
の表面積を稼ぐ技術としては、例えば特開平７−２１１
７９０号公報に記載されているように、メモリキャパシ
タのストレージノード電極をストレージコンタクト孔の
上方で円筒形状に広がる形状に形成したり、特開平７−
１４７３３１号公報や特開平４−２４９３６３号公報に
記載されているように、メモリキャパシタのストレージ
ノード電極を２重構造のものとし、セルプレート電極と
の対向面積を増加させてメモリキャパシタの大きな容量
を確保する技術が案出されている。また、特開平６−３
１０６７１号公報に記載されているように、多角形パタ
ーンを組み合わせた位相シフトマスクを用いて最小設計
寸法以下の幅の溝を形成し、これにより微細なストレー
ジノード電極を実現する技術が案出されている。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
７−２１１７９０号公報や特開平７−１４７３３１号公
報、特開平４−２４９３６３号公報等に開示されたスタ
ック型の各メモリキャパシタには、以下に示すような問
題がある。即ち、円筒形状若しくは２重の円筒形状のス
トレージノード電極を形成するには、堆積した導電膜を
パターニングするために少なくとも２回のエッチング処
理を施すことが必要であって円筒の高さが低くなってし
まい十分なキャパシタ容量が得られなくなる。更にそれ
に加え、形成されたストレージノード電極が２重の円筒
形状の場合には、内側の円筒を取り囲むように外側の円
筒が形成されているために極めて不安定であり、欠損や
倒壊等の不都合が生じるおそれがある。

【０００５】また、特開平６−３１０６７１号公報に開
示されたスタック型の各メモリキャパシタにおいては、
微細加工により大きな表面積を確保することはできるも
のの、多角形パターンを組み合わせた位相シフトマスク
を用いた特殊且つ煩雑な工程が必要であり、工程簡略化
の要請に応えることはできない。

【０００６】そこで、本発明の半導体記憶装置の目的
は、近時の要求である半導体素子の更なる微細化及び高
集積化に応えて、メモリキャパシタの占有面積を小さく
抑えつつも十分な蓄積容量を確保し、しかも下部電極の
倒壊等を抑止することである。

【０００７】また、本発明の半導体記憶装置の製造方法
の目的は、製造工程の簡略化及び下部電極の微細加工に
よるメモリキャパシタの容量増大化という相反する要請
を共に満たすことである。即ち、この製造方法の目的
は、多結晶シリコン膜等の導電膜に１回のエッチング処
理を施すことで、最小設計寸法以下の幅の溝を形成し、
この微細加工によって占有面積が小さいにも係わらず大
きな表面積を有するメモリキャパシタの下部電極をパタ
ーン形成することを可能とし、従って導電膜の不要なエ
ッチングを不要として設計通りの大容量の下部電極を容
易且つ確実に形成することである。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、ゲート及び一対の不純物拡散層を有するアクセスト
ランジスタと、下部電極と上部電極とが容量絶縁膜を介
して対向して容量結合するメモリキャパシタとを備えた
半導体記憶装置であって、前記下部電極は、前記アクセ
ストランジスタを覆う層間絶縁膜に形成された開孔を充
填して前記一対の不純物拡散層の一方に通じるとともに
前記層間絶縁膜上に立設された有底筒状部と、前記有底
筒状部内で当該有底筒状部内の底面及び側面と各端が接
続された少なくとも１本の帯状の連接部とを備えて前記
有底筒状部と前記連接部とが一体形成されており、前記
上部電極は、前記有底筒状部及び前記連接部の表層全体
を覆うように前記容量絶縁膜を介して形成されている。

【０００９】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極及び前記上部電極が多結晶シリコン
膜からなるものである。

【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記連接部が略十字状のパターンに形成されてい
る。

【００１１】本発明の半導体記憶装置の一態様例におい
ては、前記有底筒状部の前記側面に溝が形成されてい
る。

【００１２】本発明の半導体記憶装置の製造方法は、ゲ
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが容量絶縁膜を介して対
向して容量結合するメモリキャパシタとを備えた半導体
記憶装置の製造方法であって、前記アクセストランジス
タを覆う第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜をパターニングして、前記一対の不純物拡散
層の一方の表面の一部を露出させる開孔を形成する第２
の工程と、前記開孔を充填して前記第１の絶縁膜上に堆
積するように導電膜を形成する第３の工程と、前記導電
膜上に第２の絶縁膜を形成する第４の工程と、前記第２
の絶縁膜を加工して、後に形成する溝よりも幅広の島状
となるように第２の絶縁膜を残す第５の工程と、前記第
２の絶縁膜の周縁を含む近傍のみを覆うように前記導電
膜上にエッチングマスクを形成する第６の工程と、前記
第２の絶縁膜及び前記導電膜をエッチングし、前記導電
膜に前記開孔上部には未到達の前記溝を形成するととも
に個々の前記第２の絶縁膜に対応して前記導電膜を各々
独立となるように分断して、前記開孔を通じて前記一対
の不純物拡散層の一方と接続されてなる前記各下部電極
を形成する第７の工程とを有する。

【００１３】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第７の工程の後に、前記エッチン
グマスクを除去する第８の工程と、前記下部電極の表層
を覆うように前記容量絶縁膜を形成する第９の工程と、
前記容量絶縁膜を介して前記下部電極を埋め込む膜厚に
前記上部電極を形成する第１０の工程とを更に有する。

【００１４】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の工程の後、前記第２の工程
の前に、前記第１の絶縁膜上に前記導電膜に比してエッ
チング速度の低い第３の絶縁膜を形成する第１１の工程
を更に有し、前記第７の工程において、前記第３の絶縁
膜をストッパーとして前記導電膜を各々独立となるよう
に分断する。

【００１５】本発明の半導体記憶装置の製造方法の一態
様例においては、前記エッチングマスクが略円筒形状で
ある。

【００１６】本発明の半導体記憶装置の製造方法は、ゲ
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが容量絶縁膜を介して対
向して容量結合するメモリキャパシタとを備えた半導体
記憶装置の製造方法であって、前記アクセストランジス
タを覆う第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜をパターニングして、前記一対の不純物拡散
層の一方の表面の一部を露出させる開孔を形成する第２
の工程と、前記開孔を充填して前記第１の絶縁膜上に堆
積するように第１の導電膜を形成する第３の工程と、前
記第１の導電膜上に第２の絶縁膜を形成する第４の工程
と、前記第２の絶縁膜を加工して、少なくとも１本の帯
状のパターンに第２の絶縁膜を残す第５の工程と、前記
第２の絶縁膜を完全に覆うように前記第１の導電膜上に
第３の絶縁膜を形成する第６の工程と、前記第３の絶縁
膜を加工して、前記第２の絶縁膜の全面を覆う島状のパ
ターンに第３の絶縁膜を残す第７の工程と、前記第３の
絶縁膜を覆うように前記第１の導電膜上に第２の導電膜
を形成する第８の工程と、前記第３の絶縁膜の周縁部を
含む近傍のみに前記第２の導電膜を介して重なるように
前記第２の導電膜上にエッチングマスクを形成する第９
の工程と、前記第２の導電膜、前記第３の絶縁膜及び前
記第１の導電膜をエッチングし、前記第１の導電膜に前
記開孔上部には未到達の溝を形成するとともに個々の前
記第３の絶縁膜に対応して前記第１及び第２の導電膜か
らなる島状となるように分断する第１０の工程と、前記
エッチングマスク、前記第２及び第３の絶縁膜を除去
し、前記開孔を通じて前記一対の不純物拡散層の一方と
接続された前記第１及び第２の導電膜からなる前記下部
電極を形成する第１１の工程とを有する。

【００１７】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１１の工程の後に、前記エッチ
ングマスクを除去する第１２の工程と、前記下部電極の
表層を覆うように前記容量絶縁膜を形成する第１３の工
程と、前記容量絶縁膜を介して前記下部電極を覆うよう
に前記上部電極を形成する第１４の工程とを更に有す
る。

【００１８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の工程の後、前記第２の工程
の前に、前記第１の絶縁膜上に前記第１及び第２の導電
膜に比してエッチング速度の低い第４の絶縁膜を形成す
る第１５の工程を更に有し、前記第１１の工程におい
て、前記第４の絶縁膜をストッパーとして前記第１及び
第２の導電膜を分断する。

【００１９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第５の工程において、前記帯状の
第２の絶縁膜が略十字状のパターンに形成される。

【００２０】

【作用】本発明の半導体記憶装置においては、メモリキ
ャパシタの下部電極の主要構造が有底筒状部と連接部と
から形成されており、しかも有底筒状部の内壁と連接部
の各側壁端とが接続され一体形成されているため、例え
ば更に下部電極の表層面積を増加させてキャパシタ容量
を確保するために連接部を略十字形状の如き複雑な形状
とした場合でも、下部電極を十分安定な立設状態とする
ことができ、下部電極の欠損や倒壊等を防止することが
可能となる。

【００２１】本発明の半導体記憶装置の製造方法におい
ては、メモリキャパシタの下部電極を形成するに際し
て、層間絶縁膜の上に（エッチングストッパー用の絶縁
膜を介して）形成された導電膜上に島状の絶縁膜をパタ
ーン形成し、続いて島状の絶縁膜の周縁を含む近傍のみ
を覆う形状のエッチングマスクを形成し、異方性エッチ
ングを施す。ここで、異方性エッチングは導電膜が層間
絶縁膜上（エッチングストッパー用の絶縁膜上）で分断
されて各々独立となるまで行われるが、このとき島状の
絶縁膜の存在により、その下層の導電膜には当該絶縁膜
のエッチング速度に依存して層間絶縁膜（エッチングス
トッパー用の絶縁膜）に未到達の溝がエッチングマスク
の開口形状に倣って形成される。即ちこの場合、島状の
絶縁膜の膜厚を制御することにより、導電膜の溝の深さ
を調節することが可能であり、この膜厚が所定値となる
ように島状の絶縁膜を形成して１回のエッチング処理を
導電膜に施すことで、各々独立するように導電膜が分断
されるとともに、当該導電膜に前記膜厚に規定された深
さの溝が形成され、大きな表層面積に比例した大きなキ
ャパシタ容量を保持する有底筒形状（フィン状）の容量
結合部位を備えた下部電極が完成することになる。

【００２２】本発明の半導体記憶装置の製造方法におい
ては、メモリキャパシタの下部電極を形成するに際し
て、層間絶縁膜の上に（エッチングストッパー用の絶縁
膜を介して）形成された第１の導電膜上に島状の第１の
絶縁膜をパターン形成した後に第１の絶縁膜の全面を覆
うように第２の絶縁膜をパターン形成し、更に第１及び
第２の絶縁膜を覆うように第２の導電膜を形成し、第２
の導電膜を介して第２の絶縁膜の周縁を含む近傍のみを
覆う形状のエッチングマスクを形成して、異方性エッチ
ングを施す。ここで、異方性エッチングは、第１及び第
２の導電膜が層間絶縁膜上（エッチングストッパー用の
絶縁膜上）で分断されて各々独立となるまで行われる。
一方このとき、第１及び第２の絶縁膜の存在により、エ
ッチングマスクの開口部位で第１の絶縁膜と当該エッチ
ングマスク間の部分、つまり第２の導電膜下で第２の絶
縁膜及び第１の導電膜のみが存する部分については、第
１の導電膜に第２の絶縁膜のエッチング速度に依存して
層間絶縁膜（エッチングストッパー用の絶縁膜）に未到
達の溝が形成される。これに対して、エッチングマスク
の開口部位で第１及び第２の絶縁膜が重畳された部分に
ついては第１の絶縁膜の一部が残って下層の第１の導電
膜はエッチングされない。即ちこの場合、第２の絶縁膜
の膜厚を制御することにより、第１の導電膜の溝の深さ
を調節することが可能であり、膜厚が所定値となるよう
に第２の絶縁膜を形成して１回のエッチング処理を第１
及び第２の導電膜に施すことで、各々独立するように第
１及び第２の導電膜が分断されるとともに、第１の絶縁
膜の両側に対応する部位の第１の導電膜に前記膜厚に規
定された深さの一対の溝が形成され、第１及び第２の導
電膜からなる有底筒状部と前記一対の溝により有底筒状
部の内壁と両端で接続されてなる連接部とが極めて安定
に一体形成されてなり大きな表層面積に比例した大きな
キャパシタ容量を保持するフィン状の下部電極が完成す
ることになる。

【００２３】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置及びその製造方法のいくつかの具体的な実施形態につ
いて、図面を参照しながら詳細に説明する。

【００２４】（第１の実施形態）先ず、第１の実施形態
について説明する。この実施形態においては、半導体記
憶装置としてアクセストランジスタ及びメモリキャパシ
タを有し、このメモリキャパシタが実質的にビット線の
上層に形成される所謂ＣＯＢ（Capacitor Over Bitlin
e）構造のＤＲＡＭを例示し、その構成を製造方法とと
もに説明する。図１〜図３は、この実施形態のＤＲＡＭ
の製造方法を工程順に示す概略断面図である。ここで、
図２及び図３はＤＲＡＭのストレージノード電極近傍の
みを拡大して示す図であり、図４はストレージノード電
極のみを拡大して示す概略平面図である。

【００２５】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、絶縁膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。

【００２６】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を、更にこの多結晶シリコン膜上にシ
リコン酸化膜を順次堆積形成する。

【００２７】次いで、シリコン酸化膜、多結晶シリコン
膜及びシリコン酸化膜をフォトリソグラフィー及びそれ
に続くドライエッチングによりパターニングして、素子
形成領域２にシリコン酸化膜、多結晶シリコン膜及びシ
リコン酸化膜を電極形状に残してゲート酸化膜４、ゲー
ト電極５及びそのキャップ絶縁膜１０を形成する。

【００２８】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜１０上
を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、ゲート酸化膜４、ゲート電極５及びキャップ絶縁膜
１０の側面にのみシリコン酸化膜を残してサイドウォー
ル６を形成する。

【００２９】次いで、キャップ絶縁膜１０及びサイドウ
ォール６をマスクとして、ゲート電極５の両側のシリコ
ン半導体基板１の表面領域にイオン注入により不純物を
導入し、ソース／ドレインとなる一対の不純物拡散層７
を形成し、ゲート電極５及び一対の不純物拡散層７を有
するアクセストランジスタを完成させる。

【００３０】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりシリコン酸化膜を堆積形成し、層間絶縁膜８
を形成する。続いて、層間絶縁膜８に一方の不純物拡散
層７（ドレインとなる）と導通するビット線９をパター
ン形成し、層間絶縁膜８及びビット線９上にホウ燐酸珪
酸塩ガラス（ＢＰＳＧ）等からなる平坦化層１１を、更
に平坦化層１１上に層間絶縁膜８や平坦化層１１に比し
てエッチング速度の低い絶縁膜、ここではシリコン窒化
膜１２をそれぞれＣＶＤ法により堆積形成する。続い
て、シリコン窒化膜１２、平坦化層１１及び層間絶縁膜
８をフォトリソグラフィー及びそれに続くドライエッチ
ングによりパターニングして、アクセストランジスタの
他方の不純物拡散層７（ソースとなる）の表面の一部を
露出させるストレージコンタクト孔１３を形成する。

【００３１】次いで、図２（ａ）に示すように、ストレ
ージコンタクト孔１３を埋め込むようにシリコン窒化膜
１２上に多結晶シリコン膜１４を、更にこの多結晶シリ
コン膜１４上にシリコン酸化膜１５を順次ＣＶＤ法によ
り堆積形成する。

【００３２】次いで、図２（ｂ）に示すように、シリコ
ン酸化膜１５上にフォトレジストを塗布形成し、このフ
ォトレジストを加工して帯状（矩形状）のレジストマス
ク１６を形成する。そして、シリコン酸化膜１５の全面
に異方性エッチングを施すことにより、レジストマスク
１６の形状に倣った帯状にシリコン酸化膜１５を残して
矩形パターン１７を形成する。

【００３３】次いで、レジストマスク１６を灰化処理に
より除去した後、図２（ｃ）に示すように、矩形パター
ン１７を完全に覆うように多結晶シリコン膜１４上にＣ
ＶＤ法によりシリコン酸化膜を形成し、このシリコン酸
化膜上にフォトレジストを塗布形成して、このフォトレ
ジストを加工して矩形パターン１７を完全に覆う円板状
のレジストマスク１８を形成する。そして、シリコン酸
化膜の全面に異方性エッチングを施すことにより、レジ
ストマスク１８の形状に倣った円板状にシリコン酸化膜
１５を残して円板パターン１９を形成する。ここで、円
板パターン１９の材料となる前記シリコン酸化膜は、多
結晶シリコン膜１４に後述する溝２２を形成する際にそ
の深さを制御するためのものであり、所望する溝２２の
深さに対応して膜厚が決められる。

【００３４】次いで、レジストマスク１８を灰化処理に
より除去した後、図３（ａ）に示すように、円板パター
ン１９を完全に覆うように多結晶シリコン膜１４上にＣ
ＶＤ法により更に多結晶シリコン膜２０を形成し、この
多結晶シリコン膜２０上にフォトレジストを塗布形成す
る。続いて、このフォトレジストを加工し、多結晶シリ
コン膜２０を介して円板パターン１９の周縁を含む近傍
のみと重なるように、略円筒状のレジストマスク２１を
形成する。ここで、レジストマスク２１は、その内径が
円板パターン１９の外径より小さく、その外径が円板パ
ターン１９の外径より大きくなるように形成される。

【００３５】そして、多結晶シリコン膜２０の全面にシ
リコン窒化膜１２をストッパーとして異方性エッチング
を施すことにより、レジストマスク２１の外側形状に倣
って多結晶シリコン膜２０，１４をシリコン窒化膜１２
上で分断する。このとき、レジストマスク２１の内側形
状、即ちレジストマスク２１の開口内において、矩形パ
ターン１７と円板パターン１９とが多結晶シリコン膜２
０下で重畳されている部分には全てがエッチングされる
ことなく矩形パターン１７の一部が残る。その一方で、
多結晶シリコン膜２０下の矩形パターン１７の両側にお
いて円板パターン１９のみが存する部分には下層の多結
晶シリコン膜１４までエッチングされて、当該多結晶シ
リコン膜１４に一対の溝２２が形成される。この溝２２
は、エッチングが円板パターン１９に費やされる分だけ
多結晶シリコン膜１４が完全にエッチングされることな
くシリコン窒化膜１２には未到達となって形成されるも
のである。換言すれば、円板パターン１９の材料となる
シリコン酸化膜の形成時に、多結晶シリコン膜２０，１
４をシリコン窒化膜１２上で分断したときに溝２２が所
望の深さとなるように、前記シリコン酸化膜の膜厚を調
節することになる。

【００３６】次いで、レジストマスク２１を灰化処理に
より除去した後、残存した矩形パターン１７及び円板パ
ターン１９をウェットエッチングにより除去する。この
とき、図３（ｂ）に示すように、残った円板パターン１
９が除去されて形成された溝２３を有しストレージコン
タクト孔１３を通じて不純物拡散層７と接続されてなる
有底筒状部２４と、一対の溝２２により形成されたもの
であり図４に示す如く両端が有底筒状部２４の内壁と接
続されてなる連接部２５とを備えてなるストレージノー
ド電極２６が完成する。なお、図３（ｂ）に示すストレ
ージノード電極２６は、図４の線分Ａ−Ａ’に沿った断
面に対応している。連接部２５は、有底筒状部２４と両
端で完全に接続されて一体形状とされており、従ってこ
のストレージノード電極２６は比較的複雑な形状である
にも係わらず極めて安定であり、欠損や倒壊が抑止され
るように形成される。

【００３７】次いで、図３（ｃ）に示すように、ＣＶＤ
法により、ストレージノード電極２６の表層を覆うよう
に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層構造膜（ＯＮＯ膜）である誘電体膜２７を形成
し、更に、ＣＶＤ法により誘電体膜２７を覆うように多
結晶シリコン膜を堆積し、容量絶縁膜２７を介してスト
レージノード電極２６の表層と対向するセルプレート電
極２８を形成する。このとき、ストレージノード電極２
６とセルプレート電極２８とが誘電体膜２７を介して容
量結合するメモリキャパシタが完成する。

【００３８】ここで具体的には、レジストマスク２１と
多結晶シリコン膜１４，２０との選択比が５で円板パタ
ーンの材料であるシリコン酸化膜と多結晶シリコン膜１
４，２０との選択比が２０である場合、例えばレジスト
マスク２１の膜厚を８００ｎｍ程度、多結晶シリコン膜
１４の膜厚を６００ｎｍ程度、多結晶シリコン膜２０の
膜厚を２００ｎｍ程度、矩形パターン１７の膜厚を１０
ｎｍ程度、円板パターン１９の膜厚を２０ｎｍ程度とな
るように各々を積層形成すれば、ストレージノード電極
２６が、その有底筒状部２４の高さが８００ｎｍ程度、
溝２２の深さが６００ｎｍ程度、連接部２５の高さが４
００ｎｍとなるように形成されることになる。

【００３９】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。

【００４０】以上説明したように、第１の実施形態にお
いては、メモリキャパシタのストレージノード電極２６
を形成するに際して、シリコン窒化膜１２の上に形成さ
れた多結晶シリコン膜１４上に島状の矩形パターン１７
をパターン形成した後に矩形パターン１７の全面を覆う
ように円板パターン１９をパターン形成し、更に矩形パ
ターン１７及び円板パターン１９を覆うように多結晶シ
リコン膜２０を形成し、多結晶シリコン膜２０を介して
円板パターン１９の周縁を含む近傍のみを覆う形状のエ
ッチングマスク２１を形成して、異方性エッチングを施
す。ここで、異方性エッチングは、多結晶シリコン膜２
０，１４がシリコン窒化膜１２上で分断されて各々独立
となるまで行われる。一方このとき、矩形パターン１７
及び円板パターン１９の存在により、エッチングマスク
２１の開口部位で矩形パターン１７と当該エッチングマ
スク２１間の部分、つまり多結晶シリコン膜２０下で円
板パターン１９及び多結晶シリコン膜１４のみが存する
部分については、多結晶シリコン膜１４に円板パターン
１９のエッチング速度に依存してシリコン窒化膜１２に
未到達の溝２２が形成される。これに対して、エッチン
グマスク２１の開口部位で矩形パターン１７及び円板パ
ターン１９が重畳された部分については矩形パターン１
７の一部が残って下層の多結晶シリコン膜１４はエッチ
ングされない。

【００４１】即ちこの場合、矩形パターン１７及び円板
パターン１９、特に円板パターン１９の膜厚を制御する
ことにより、溝２２の深さを調節することが可能であ
り、膜厚が所定値となるように円板パターン１９を形成
して１回のエッチング処理を多結晶シリコン膜２０，１
４に施すことで、各々独立するように多結晶シリコン膜
１４，２０が分断されるとともに、円板パターン１９の
両側に対応する部位の多結晶シリコン膜１４に前記膜厚
に規定された深さの一対の溝２２が形成され、多結晶シ
リコン膜１４，２０からなる有底筒状部２４と前記一対
の溝２２により有底筒状部２４の内壁と両端で接続され
てなる連接部２５とが極めて安定に一体形成されてなり
大きな表層面積に比例した大きなキャパシタ容量を保持
するフィン状のストレージノード電極２６が完成するこ
とになる。

【００４２】従って、第１の実施形態のＤＲＡＭによれ
ば、近時の要求である半導体素子の更なる微細化及び高
集積化に応えて、メモリキャパシタの占有面積を小さく
抑えつつも十分な蓄積容量を確保し、しかもストレージ
ノード電極２６の倒壊等が抑止される。

【００４３】また、多結晶シリコン膜２０，１４に１回
の異方性エッチング処理を施すことでメモリキャパシタ
のストレージノード電極２６をパターン形成することを
可能とし、従って多結晶シリコン膜２０，１４の不要な
エッチングを防止し設計通りのストレージノード電極２
６を容易且つ確実に形成することができる。

【００４４】−変形例− ここで、第１の実施形態の一変形例について説明する。
この変形例のＤＲＡＭは、第１の実施形態のそれとほぼ
同様の構成を有し同様の工程を経て形成されるものであ
るが、ストレージノード電極の連接部の形状が異なる点
で相違する。この変形例においても、第１の実施形態の
場合と同様にＤＲＡＭの構成を製造方法と共に説明す
る。図５及び図６は、変形例のＤＲＡＭのストレージノ
ード電極近傍のみを拡大して示す図であり、図７はスト
レージノード電極のみを拡大して示す概略平面図であ
る。なお、第１の実施形態のＤＲＡＭの構成部材等と対
応するものにおいては同符号を記して説明を省略する。

【００４５】先ず、第１の実施形態と同様に、図１
（ａ）、図１（ｂ）及び図２（ａ）に示す各工程を経
て、アクセストランジスタを形成した後に、層間絶縁膜
８や平坦化層１１、シリコン窒化膜１２を順次形成した
後、層間絶縁膜８、平坦化層１１及びシリコン窒化膜１
２にストレージコンタクト孔１３を形成し、シリコン窒
化膜１２上に多結晶シリコン膜１４及びシリコン酸化膜
１５を順次形成する。

【００４６】続いて、図５（ａ）に示すように、シリコ
ン酸化膜１５上にフォトレジストを塗布形成し、このフ
ォトレジストを加工してほぼ十字状のレジストマスク３
１を形成する。そして、シリコン酸化膜１５の全面に異
方性エッチングを施すことにより、レジストマスク３１
の形状に倣った帯状にシリコン酸化膜１５を残して十字
パターン３２を形成する。

【００４７】次いで、レジストマスク３１を灰化処理に
より除去した後、図５（ｂ）に示すように、十字パター
ン３２を完全に覆うように多結晶シリコン膜１４上にＣ
ＶＤ法によりシリコン酸化膜を形成し、このシリコン酸
化膜上にフォトレジストを塗布形成して、このフォトレ
ジストを加工して十字パターン３２を完全に覆う円板状
のレジストマスク１８を形成する。そして、シリコン酸
化膜の全面に異方性エッチングを施すことにより、レジ
ストマスク１８の形状に倣った円板状にシリコン酸化膜
１５を残して円板パターン１９を形成する。ここで、円
板パターン１９の材料となる前記シリコン酸化膜は、多
結晶シリコン膜１４に後述する溝３３を形成する際にそ
の深さを制御するためのものであり、所望する溝３３の
深さに対応して膜厚が決められる。

【００４８】次いで、レジストマスク１８を灰化処理に
より除去した後、図５（ｃ）に示すように、円板パター
ン１９を完全に覆うように多結晶シリコン膜１４上にＣ
ＶＤ法により更に多結晶シリコン膜２０を形成し、この
多結晶シリコン膜２０上にフォトレジストを塗布形成す
る。続いて、このフォトレジストを加工し、多結晶シリ
コン膜２０を介して円板パターン１９の周縁を含む近傍
のみと重なるように、略円筒状のレジストマスク２１を
形成する。ここで、レジストマスク２１は、その内径が
円板パターン１９の外径より小さく、その外径が円板パ
ターン１９の外径より大きくなるように形成される。

【００４９】そして、多結晶シリコン膜２０の全面にシ
リコン窒化膜１２をストッパーとして異方性エッチング
を施すことにより、レジストマスク２１の外側形状に倣
って多結晶シリコン膜２０，１４をシリコン窒化膜１２
上で分断する。このとき、レジストマスク２１の内側形
状、即ちレジストマスク２１の開口内において、矩形パ
ターン１７と円板パターン１９とが多結晶シリコン膜２
０下で重畳されている部分には全てがエッチングされる
ことなく十字パターン３２の一部が残る。その一方で、
多結晶シリコン膜２０下の矩形パターン１７の両側にお
いて円板パターン１９のみが存する部分には下層の多結
晶シリコン膜１４までエッチングされて、当該多結晶シ
リコン膜１４に図７に示すような４つ一組の溝３３が形
成される。この溝３３は、エッチングが円板パターン１
９に費やされる分だけ多結晶シリコン膜１４が完全にエ
ッチングされることなくシリコン窒化膜１２には未到達
となって形成されるものである。換言すれば、円板パタ
ーン１９の材料となるシリコン酸化膜の形成時に、多結
晶シリコン膜２０，１４をシリコン窒化膜１２上で分断
したときに溝３３が所望の深さとなるように、前記シリ
コン酸化膜の膜厚を調節することになる。

【００５０】次いで、レジストマスク２１を灰化処理に
より除去した後、残存した十字パターン３２及び円板パ
ターン１９をウェットエッチングにより除去する。この
とき、図６（ａ）に示すように、残った円板パターン１
９が除去されて形成された溝３４を有しストレージコン
タクト孔１３を通じて不純物拡散層７と接続されてなる
有底筒状部２４と、４つの溝３３により形成されたもの
であり図６（ｂ）に示す如く両端が有底筒状部２４の内
壁と接続されてなる十字状の連接部３５とを備えてなる
ストレージノード電極３６が完成する。なお、図６
（ａ）に示すストレージノード電極３６は、図７の線分
Ｂ−Ｂ’に沿った断面に対応している。連接部３５は、
有底筒状部２４と４つの各端で完全に接続されて一体形
状とされており、従ってこのストレージノード電極３６
は比較的複雑な形状であるにも係わらず極めて安定であ
り、欠損や倒壊が抑止されるように形成される。

【００５１】次いで、図６（ｂ）に示すように、ＣＶＤ
法により、ストレージノード電極３６の表層を覆うよう
に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層構造膜（ＯＮＯ膜）である誘電体膜２７を形成
し、更に、ＣＶＤ法により多結晶シリコン膜を形成を誘
電体膜２７を覆うように堆積し、容量絶縁膜２７を介し
てストレージノード電極３６の表層と対向するセルプレ
ート電極２８を形成する。このとき、ストレージノード
電極３６とセルプレート電極２８とが誘電体膜２７を介
して容量結合するメモリキャパシタを完成させる。

【００５２】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。

【００５３】以上説明したように、第１の実施形態の変
形例においては、メモリキャパシタのストレージノード
電極３６を形成するに際して、シリコン窒化膜１２の上
に形成された多結晶シリコン膜１４上に島状の十字パタ
ーン３２をパターン形成した後に十字パターン３２の全
面を覆うように円板パターン１９をパターン形成し、更
に十字パターン３２及び円板パターン１９を覆うように
多結晶シリコン膜２０を形成し、多結晶シリコン膜２０
を介して円板パターン１９の周縁を含む近傍のみを覆う
形状のエッチングマスク２１を形成して、異方性エッチ
ングを施す。ここで、異方性エッチングは、多結晶シリ
コン膜２０，１４がシリコン窒化膜１２上で分断されて
各々独立となるまで行われる。一方このとき、十字パタ
ーン３２及び円板パターン１９の存在により、エッチン
グマスク２１の開口部位で十字パターン３２と当該エッ
チングマスク２１間の部分、つまり多結晶シリコン膜２
０下で円板パターン１９及び多結晶シリコン膜１４のみ
が存する部分については、多結晶シリコン膜１４に円板
パターン１９のエッチング速度に依存してシリコン窒化
膜１２に未到達の溝３３が形成される。これに対して、
エッチングマスク２１の開口部位で十字パターン３２及
び円板パターン１９が重畳された部分については十字パ
ターン３２の一部が残って下層の多結晶シリコン膜１４
はエッチングされない。

【００５４】即ちこの場合、十字パターン３２及び円板
パターン１９、特に円板パターン１９の膜厚を制御する
ことにより、溝３３の深さを調節することが可能であ
り、膜厚が所定値となるように円板パターン１９を形成
して１回のエッチング処理を多結晶シリコン膜２０，１
４に施すことで、各々独立するように多結晶シリコン膜
１４，２０が分断されるとともに、円板パターン１９の
両側に対応する部位の多結晶シリコン膜１４に前記膜厚
に規定された深さの４つの溝３３が対称形状に形成さ
れ、多結晶シリコン膜１４，２０からなる有底筒状部２
４と前記４つの溝３３により有底筒状部２４の内壁と両
端で接続されてなる十字状の連接部３５とが極めて安定
に一体形成されてなり大きな表層面積に比例した大きな
キャパシタ容量を保持するフィン状のストレージノード
電極３６が完成することになる。

【００５５】従って、この変形例のＤＲＡＭによれば、
近時の要求である半導体素子の更なる微細化及び高集積
化に応えて、メモリキャパシタの占有面積を小さく抑え
つつも十分な蓄積容量を確保し、しかもストレージノー
ド電極３６の倒壊等が抑止される。

【００５６】また、多結晶シリコン膜２０，１４に１回
の異方性エッチング処理を施すことでメモリキャパシタ
のストレージノード電極３６をパターン形成することを
可能とし、従って多結晶シリコン膜２０，１４の不要な
エッチングを防止し設計通りのストレージノード電極３
６を容易且つ確実に形成することができる。製造工程の
簡略化及びストレージノード電極３６の微細加工による
メモリキャパシタの容量増大化という相反する要請を共
に満たすことが可能となる。即ち、この第１の実施形態
によれば、多結晶シリコン膜２０，１４に１回のエッチ
ング処理を施すことで、最小設計寸法以下の幅の溝３３
（及び２３）を形成し、この微細加工によって占有面積
が小さいにも係わらず大きな表面積を有するストレージ
ノード電極３６をパターン形成することを可能とし、従
って多結晶シリコン膜２０，１４の不要なエッチングを
不要として設計通りの大容量のストレージノード電極３
６を容易且つ確実に形成することができる。

【００５７】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。この第２の実施形態のＤＲ
ＡＭは、第１の実施形態のそれとほぼ同様の構成を有し
同様の工程を経て形成されるものであるが、ストレージ
ノード電極の形状及びその製造方法が異なる点で相違す
る。この変形例においても、第１の実施形態の場合と同
様にＤＲＡＭの構成を製造方法と共に説明する。図８〜
図１１は、この実施形態のＤＲＡＭの製造方法を工程順
に示す概略断面図である。

【００５８】先ず、図８（ａ）に示すように、例えばｐ
型のシリコン半導体基板１０１の上に、素子分離構造と
して所謂ＬＯＣＯＳ法によりフィールド酸化膜１０３を
形成して素子形成領域１０２を画定する。なお、このフ
ィールド酸化膜１０３の代わりに、フィールドシールド
素子分離法により、絶縁膜内に導電膜が埋設されてな
り、この導電膜により直下のシリコン半導体基板の部位
を所定電位に固定して素子分離を行うフィールドシール
ド素子分離構造を形成してもよい。

【００５９】次いで、フィールド酸化膜１０３により互
いに分離されて相対的に画定された素子形成領域１０２
のシリコン半導体基板１の表面に熱酸化を施してシリコ
ン酸化膜を形成し、続いてＣＶＤ法により不純物がドー
プされた多結晶シリコン膜を、更にこの多結晶シリコン
膜上にシリコン酸化膜を順次堆積形成する。

【００６０】次いで、シリコン酸化膜、多結晶シリコン
膜及びシリコン酸化膜をフォトリソグラフィー及びそれ
に続くドライエッチングによりパターニングして、素子
形成領域１０２にシリコン酸化膜、多結晶シリコン膜及
びシリコン酸化膜を電極形状に残してゲート酸化膜１０
４、ゲート電極１０５及びそのキャップ絶縁膜１１０を
形成する。

【００６１】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜１１０
上を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形
成し、このシリコン酸化膜の全面を異方性エッチングし
て、ゲート酸化膜１０４、ゲート電極１０５及びキャッ
プ絶縁膜１１０の側面にのみシリコン酸化膜を残してサ
イドウォール１０６を形成する。

【００６２】次いで、キャップ絶縁膜１１０及びサイド
ウォール１０６をマスクとして、ゲート電極１０５の両
側のシリコン半導体基板１０１の表面領域にイオン注入
により不純物を導入し、ソース／ドレインとなる一対の
不純物拡散層１０７を形成し、ゲート電極１０５及び一
対の不純物拡散層１０７を有するアクセストランジスタ
を完成させる。

【００６３】次いで、図８（ｂ）に示すように、フィー
ルド酸化膜１０３を含むシリコン半導体基板１０１の全
面にＣＶＤ法によりシリコン酸化膜を堆積形成し、層間
絶縁膜１０８を形成する。続いて、層間絶縁膜１０８に
一方の不純物拡散層１０７（ドレインとなる）と導通す
るビット線１０９をパターン形成し、層間絶縁膜８及び
ビット線１０９上にホウ燐酸珪酸塩ガラス（ＢＰＳＧ）
等からなる平坦化層１１１を、更に平坦化層１１１上に
層間絶縁膜１０８や平坦化層１１１に比してエッチング
速度の低い絶縁膜、ここでは膜厚２０ｎｍ〜５０ｎｍ程
度のシリコン窒化膜１１２をそれぞれＣＶＤ法により堆
積形成する。続いて、シリコン窒化膜１１２、平坦化層
１１１及び層間絶縁膜１０８をフォトリソグラフィー及
びそれに続くドライエッチングによりパターニングし
て、アクセストランジスタの他方の不純物拡散層１０７
（ソースとなる）の表面の一部を露出させるストレージ
コンタクト孔１１３を形成する。

【００６４】次いで、図８（ｃ）に示すように、ストレ
ージコンタクト孔１１３を埋め込むようにシリコン窒化
膜１１２上にリン又は砒素等のｎ型不純物を２〜６×１
０²⁰（atoms ／ｃｍ³ ）程度含有させた多結晶シリコン
膜１１４を膜厚５００ｎｍ〜１０００ｎｍ程度に、更に
この多結晶シリコン膜１１４上にシリコン酸化膜１１５
を膜厚２０〜１００ｎｍ程度に順次ＣＶＤ法により堆積
形成する。

【００６５】続いて、図９（ａ）に示すように、シリコ
ン酸化膜１１５上にフォトレジストを塗布形成し、この
フォトレジストを加工して円板状のレジストマスク１１
６を形成する。そして、シリコン酸化膜１１５の全面に
異方性エッチングを施すことにより、レジストマスク１
１６の形状に倣った円板状にシリコン酸化膜１１５を残
して円板パターン１１９を形成する。ここで、円板パタ
ーン１１９の材料となる前記シリコン酸化膜は、多結晶
シリコン膜１１４に後述する溝１２２を形成する際にそ
の深さを制御するためのものであり、所望する溝１２２
の深さに対応して膜厚が決められる。

【００６６】次いで、レジストマスク１１６を灰化処理
により除去した後、図９（ｂ）に示すように、続いて、
多結晶シリコン膜１１４上にフォトレジストを塗布形成
し、このフォトレジストを加工して、多結晶シリコン膜
上で円板パターン１１９の周縁を含む近傍のみを覆うよ
うに、略円筒状のレジストマスク１２１を形成する。こ
こで、レジストマスク１２１は、その内径が円板パター
ン１１９の外径より小さく、その外径が円板パターン１
１９の外径より大きくなるように形成される。

【００６７】そして、図１０（ａ）に示すように、多結
晶シリコン膜１１４の全面にシリコン窒化膜１１２をス
トッパーとして異方性エッチングを施すことにより、レ
ジストマスク１２１の外側形状に倣って多結晶シリコン
膜１１４をシリコン窒化膜１２上で分断する。このと
き、レジストマスク１２１の内側形状、即ちレジストマ
スク２１の開口内において、円板パターン１１９が存す
る部分では、下層の多結晶シリコン膜１１４の一部がエ
ッチングされて当該多結晶シリコン膜１１４に一対の溝
１２２が形成される。この溝１２２は、エッチングが円
板パターン１１９に費やされる分だけ多結晶シリコン膜
１１４が完全にエッチングされることなくシリコン窒化
膜１１２には未到達となって形成されるものである。換
言すれば、円板パターン１１９の材料となるシリコン酸
化膜１１５の形成時に、多結晶シリコン膜１１４をシリ
コン窒化膜１１２上で分断したときに溝１２２が所望の
深さとなるように、シリコン酸化膜１１５の膜厚を調節
することになる。

【００６８】次いで、レジストマスク１２１を灰化処理
により除去した後、残存した円板パターン１１９をウェ
ットエッチングにより除去する。このとき、図１０
（ｂ）に示すように、ストレージコンタクト孔１１３を
通じて不純物拡散層１０７と接続されてなり、溝１１２
により有底筒状とされたストレージノード電極１２６が
完成する。

【００６９】次いで、図１１（ａ）に示すように、ＣＶ
Ｄ法により、ストレージノード電極１２６の表層を覆う
ようにシリコン窒化膜を例えば膜厚３ｎｍ〜１０ｎｍ程
度に成膜した後、酸素雰囲気中で熱処理を施すことによ
り、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層構造膜（ＯＮＯ膜）である誘電体膜１２７を形成
する。

【００７０】次いで、図１１（ｂ）に示すように、ＣＶ
Ｄ法により誘電体膜２７を介してストレージノード電極
１２６を埋め込む膜厚に多結晶シリコン膜を堆積し、容
量絶縁膜１２７を介してストレージノード電極１２６の
表層と対向するセルプレート電極１２８を形成する。こ
のとき、ストレージノード電極１２６とセルプレート電
極１２８とが誘電体膜１２７を介して容量結合するメモ
リキャパシタが完成する。

【００７１】しかる後、更なる層間絶縁膜１２９の形
成、図示しないコンタクト孔の形成やそれに続く金属配
線１３０の形成、図示しないメモリセル部の周辺回路部
の形成（この周辺回路部はメモリセル部とともに順次形
成される場合が多い。）等の諸工程を経て、ＤＲＡＭを
完成させる。

【００７２】以上説明したように、第１の実施形態にお
いては、メモリキャパシタのストレージノード電極１２
６を形成するに際して、シリコン窒化膜１１２の上に形
成された多結晶シリコン膜１１４上に島状の絶縁膜であ
る円板パターン１１９を形成し、続いて円板パターン１
１９の周縁を含む近傍のみを覆う形状のエッチングマス
ク１２１を形成し、異方性エッチングを施す。ここで、
異方性エッチングは多結晶シリコン膜１１４がシリコン
窒化膜１１２上で分断されて各々独立となるまで行われ
るが、このとき円板パターン１１９の存在により、その
下層の多結晶シリコン膜１１４には円板パターン１１９
のエッチング速度に依存してシリコン窒化膜１１２に未
到達の溝１２２がエッチングマスク１２１の開口形状に
倣って形成される。即ちこの場合、島状の円板パターン
１１９の膜厚を制御することにより、多結晶シリコン膜
１１４の溝１２２の深さを調節することが可能であり、
この膜厚が所定値となるように円板パターン１１９を形
成して１回のエッチング処理を多結晶シリコン膜１１４
に施すことで、各々独立するように多結晶シリコン膜１
１４が分断されるとともに、多結晶シリコン膜１１４に
前記膜厚に規定された深さの溝１２２が形成され、大き
な表層面積に比例した大きなキャパシタ容量を保持する
有底筒形状（フィン状）の容量結合部位を備えたストレ
ージノード電極１２６が完成することになる。

【００７３】従って、第２の実施形態のＤＲＡＭによれ
ば、近時の要求である半導体素子の更なる微細化及び高
集積化に応えて、メモリキャパシタの占有面積を小さく
抑えつつも十分な蓄積容量を確保し、しかもストレージ
ノード電極１２６の倒壊等が抑止される。

【００７４】また、製造工程の簡略化及びストレージノ
ード電極１２６の微細加工によるメモリキャパシタの容
量増大化という相反する要請を共に満たすことが可能と
なる。即ち、この第２の実施形態によれば、多結晶シリ
コン膜１１４に１回のエッチング処理を施すことで、最
小設計寸法以下の幅の溝１２２を形成し、この微細加工
によって占有面積が小さいにも係わらず大きな表面積を
有するストレージノード電極１２６をパターン形成する
ことを可能とし、従って多結晶シリコン膜１１４の不要
なエッチングを不要として設計通りの大容量のストレー
ジノード電極１２６を容易且つ確実に形成することがで
きる。

【００７５】なお、第１及び第２の実施形態では、ＣＯ
Ｂ構造のＤＲＡＭについて説明したが、本発明はこれに
限定されることなく、例えばメモリキャパシタが実質的
にビット線の下層に形成されている所謂ＣＵＢ（Capaci
tor Under Bitline ）構造のＤＲＡＭにも適用可能であ
る。

【００７６】

【発明の効果】本発明の半導体記憶装置によれば、近時
の要求である半導体素子の更なる微細化及び高集積化に
応えて、メモリキャパシタの占有面積を小さく抑えつつ
も十分な蓄積容量を確保し、しかも下部電極の倒壊等を
抑止することが可能となる。

【００７７】更に本発明の半導体記憶装置の製造方法に
よれば、製造工程の簡略化及び下部電極の微細加工によ
るメモリキャパシタの容量増大化という相反する要請を
共に満たすことが可能となる。即ち、この製造方法によ
れば、多結晶シリコン膜等の導電膜に１回のエッチング
処理を施すことで、最小設計寸法以下の幅の溝を形成
し、この微細加工によって占有面積が小さいにも係わら
ず大きな表面積を有するメモリキャパシタの下部電極を
パターン形成することを可能とし、従って導電膜の不要
なエッチングを不要として設計通りの大容量の下部電極
を容易且つ確実に形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図２】図１に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法をストレージノード電極近傍の
みを拡大して工程順に示す概略断面図である。

【図３】図２に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの製造方法をストレージノード電極近傍の
みを拡大して工程順に示す概略断面図である。

【図４】本発明の第１の実施形態におけるＤＲＡＭのス
トレージノード電極近傍のみを拡大して示す概略平面図
である。

【図５】本発明の第１の実施形態におけるＤＲＡＭの変
形例の製造方法を工程順に示す概略断面図である。

【図６】図５に引き続き、本発明の第１の実施形態にお
けるＤＲＡＭの変形例の製造方法をストレージノード電
極近傍のみを拡大して工程順に示す概略断面図である。

【図７】本発明の第１の実施形態におけるＤＲＡＭの変
形例のストレージノード電極近傍のみを拡大して示す概
略平面図である。

【図８】本発明の第２の実施形態におけるＤＲＡＭの製
造方法を工程順に示す概略断面図である。

【図９】図８に引き続き、本発明の第２の実施形態にお
けるＤＲＡＭの製造方法をストレージノード電極近傍の
みを拡大して工程順に示す概略断面図である。

【図１０】図９に引き続き、本発明の第２の実施形態に
おけるＤＲＡＭの製造方法をストレージノード電極近傍
のみを拡大して工程順に示す概略断面図である。

【図１１】図１０に引き続き、本発明の第２の実施形態
におけるＤＲＡＭの製造方法をストレージノード電極近
傍のみを拡大して工程順に示す概略断面図である。

【符号の説明】

１，１０１ シリコン半導体基板 ２，１０２ 素子形成領域 ３，１０３ フィールド酸化膜 ４，１０４ ゲート酸化膜 ５，１０５ ゲート電極 ６，１０６ サイドウォール ７，１０７ 不純物拡散層 ８，１０８，１２９ 層間絶縁膜 ９，１０９ ビット線 １０，１１０ キャップ絶縁膜 １１，１１１ 平坦化膜 １２，１１２ シリコン窒化膜 １３，１１３ ストレージコンタクト孔 １４，２０，１１４ 多結晶シリコン膜 １５，１１５ シリコン酸化膜 １６，１８，２１，３１，１１６，１２１ レジストマ
スク １７ 矩形パターン １９，１１９ 円板パターン ２２，２３，３３，３４，１２１ 溝 ２４ 有底筒状部 ２５，３５ 連接部 ２６，３６，１２６ ストレージノード電極 ２７，１２７ 誘電体膜 ２８，１２８ セルプレート電極 ３２ 十字パターン １３０ 金属配線

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ゲート及び一対の不純物拡散層を有する
   アクセストランジスタと、下部電極と上部電極とが容量
   絶縁膜を介して対向して容量結合するメモリキャパシタ
   とを備えた半導体記憶装置であって、 前記下部電極は、前記アクセストランジスタを覆う層間
   絶縁膜に形成された開孔を充填して前記一対の不純物拡
   散層の一方に通じるとともに前記層間絶縁膜上に立設さ
   れた有底筒状部と、前記有底筒状部内で当該有底筒状部
   内の底面及び側面と各端が接続された少なくとも１本の
   帯状の連接部とを備えて前記有底筒状部と前記連接部と
   が一体形成されており、 前記上部電極は、前記有底筒状部及び前記連接部の表層
   全体を覆うように前記容量絶縁膜を介して形成されてい
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 前記下部電極及び前記上部電極が多結晶
   シリコン膜からなるものであることを特徴とする請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記連接部が略十字状のパターンに形成
   されていることを特徴とする請求項１又は２に記載の半
   導体記憶装置。
4. 【請求項４】 前記有底筒状部の前記側面に溝が形成さ
   れていることを特徴とする請求項１〜３のいずれか１項
   に記載の半導体記憶装置。
5. 【請求項５】 ゲート及び一対の不純物拡散層を有する
   アクセストランジスタと、下部電極と上部電極とが容量
   絶縁膜を介して対向して容量結合するメモリキャパシタ
   とを備えた半導体記憶装置の製造方法であって、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
   る第１の工程と、 前記第１の絶縁膜をパターニングして、前記一対の不純
   物拡散層の一方の表面の一部を露出させる開孔を形成す
   る第２の工程と、 前記開孔を充填して前記第１の絶縁膜上に堆積するよう
   に導電膜を形成する第３の工程と、 前記導電膜上に第２の絶縁膜を形成する第４の工程と、 前記第２の絶縁膜を加工して、後に形成する溝よりも幅
   広の島状となるように第２の絶縁膜を残す第５の工程
   と、 前記第２の絶縁膜の周縁を含む近傍のみを覆うように前
   記導電膜上にエッチングマスクを形成する第６の工程
   と、 前記第２の絶縁膜及び前記導電膜をエッチングし、前記
   導電膜に前記開孔上部には未到達の前記溝を形成すると
   ともに個々の前記第２の絶縁膜に対応して前記導電膜を
   各々独立となるように分断して、前記開孔を通じて前記
   一対の不純物拡散層の一方と接続されてなる前記各下部
   電極を形成する第７の工程とを有することを特徴とする
   半導体記憶装置の製造方法。
6. 【請求項６】 前記第７の工程の後に、前記エッチング
   マスクを除去する第８の工程と、 前記下部電極の表層を覆うように前記容量絶縁膜を形成
   する第９の工程と、 前記容量絶縁膜を介して前記下部電極を埋め込む膜厚に
   前記上部電極を形成する第１０の工程とを更に有するこ
   とを特徴とする請求項５に記載の半導体記憶装置の製造
   方法。
7. 【請求項７】 前記第１の工程の後、前記第２の工程の
   前に、前記第１の絶縁膜上に前記導電膜に比してエッチ
   ング速度の低い第３の絶縁膜を形成する第１１の工程を
   更に有し、 前記第７の工程において、前記第３の絶縁膜をストッパ
   ーとして前記導電膜を各々独立となるように分断するこ
   とを特徴とする請求項５又は６に記載の半導体記憶装置
   の製造方法。
8. 【請求項８】 前記エッチングマスクが略円筒形状であ
   ることを特徴とする請求項５〜７のいずれか１項に記載
   の半導体記憶装置の製造方法。
9. 【請求項９】 ゲート及び一対の不純物拡散層を有する
   アクセストランジスタと、下部電極と上部電極とが容量
   絶縁膜を介して対向して容量結合するメモリキャパシタ
   とを備えた半導体記憶装置の製造方法であって、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
   る第１の工程と、 前記第１の絶縁膜をパターニングして、前記一対の不純
   物拡散層の一方の表面の一部を露出させる開孔を形成す
   る第２の工程と、 前記開孔を充填して前記第１の絶縁膜上に堆積するよう
   に第１の導電膜を形成する第３の工程と、 前記第１の導電膜上に第２の絶縁膜を形成する第４の工
   程と、 前記第２の絶縁膜を加工して、少なくとも１本の帯状の
   パターンに第２の絶縁膜を残す第５の工程と、 前記第２の絶縁膜を完全に覆うように前記第１の導電膜
   上に第３の絶縁膜を形成する第６の工程と、 前記第３の絶縁膜を加工して、前記第２の絶縁膜の全面
   を覆う島状のパターンに第３の絶縁膜を残す第７の工程
   と、 前記第３の絶縁膜を覆うように前記第１の導電膜上に第
   ２の導電膜を形成する第８の工程と、 前記第３の絶縁膜の周縁部を含む近傍のみに前記第２の
   導電膜を介して重なるように前記第２の導電膜上にエッ
   チングマスクを形成する第９の工程と、 前記第２の導電膜、前記第３の絶縁膜及び前記第１の導
   電膜をエッチングし、前記第１の導電膜に前記開孔上部
   には未到達の溝を形成するとともに個々の前記第３の絶
   縁膜に対応して前記第１及び第２の導電膜からなる島状
   となるように分断する第１０の工程と、 前記エッチングマスク、前記第２及び第３の絶縁膜を除
   去し、前記開孔を通じて前記一対の不純物拡散層の一方
   と接続された前記第１及び第２の導電膜からなる前記下
   部電極を形成する第１１の工程とを有することを特徴と
   する半導体記憶装置の製造方法。
10. 【請求項１０】 前記第１１の工程の後に、前記エッチ
    ングマスクを除去する第１２の工程と、 前記下部電極の表層を覆うように前記容量絶縁膜を形成
    する第１３の工程と、 前記容量絶縁膜を介して前記下部電極を覆うように前記
    上部電極を形成する第１４の工程とを更に有することを
    特徴とする請求項９に記載の半導体記憶装置の製造方
    法。
11. 【請求項１１】 前記第１の工程の後、前記第２の工程
    の前に、前記第１の絶縁膜上に前記第１及び第２の導電
    膜に比してエッチング速度の低い第４の絶縁膜を形成す
    る第１５の工程を更に有し、 前記第１１の工程において、前記第４の絶縁膜をストッ
    パーとして前記第１及び第２の導電膜を分断することを
    特徴とする請求項９又は１０に記載の半導体記憶装置の
    製造方法。
12. 【請求項１２】 前記第５の工程において、前記帯状の
    第２の絶縁膜が略十字状のパターンに形成されることを
    特徴とする請求項９〜１１のいずれか１項に記載の半導
    体記憶装置の製造方法。