JP2006351856A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】本発明の目的は、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置およびその製造方法を提供することにある。
【解決手段】本実施形態の半導体装置は、半導体基板11に形成されたトレンチキャパシタ25を有する。トレンチキャパシタ25は、基板表層部において第1方向を長手方向とする開口形状20aを有し、基板内部における寸法が表層部に比べて第1方向に拡大されたトレンチ20に形成される。トレンチキャパシタ25は、トレンチ20を囲むように半導体基板11に形成され、不純物を含有する第1電極22と、トレンチ20の内壁を被覆するように形成されたキャパシタ絶縁膜23と、トレンチ20を埋めるように形成された第2電極24とを有する。
【選択図】図4
【解決手段】本実施形態の半導体装置は、半導体基板11に形成されたトレンチキャパシタ25を有する。トレンチキャパシタ25は、基板表層部において第1方向を長手方向とする開口形状20aを有し、基板内部における寸法が表層部に比べて第1方向に拡大されたトレンチ20に形成される。トレンチキャパシタ25は、トレンチ20を囲むように半導体基板11に形成され、不純物を含有する第1電極22と、トレンチ20の内壁を被覆するように形成されたキャパシタ絶縁膜23と、トレンチ20を埋めるように形成された第2電極24とを有する。
【選択図】図4
Description
本発明は、半導体装置およびその製造方法に関し、特に、トレンチキャパシタを有する半導体装置およびその製造方法に関する。
DRAM(Dynamic Random Access Memory)は、セル毎にキャパシタとトランジスタとを備えている。キャパシタの容量を確保するため、トレンチにキャパシタを形成するトレンチキャパシタが採用されている。
しかしながら、デバイスのデザインルールの微細化に伴い、トレンチの直径が小さくなると、トレンチキャパシタの容量が低下する。この対策として、キャパシタ絶縁膜の薄膜化や、高誘電率膜の適用によってキャパシタ容量を増加させることが考えられる。または、トレンチをより深くするか、トレンチ下部の面積拡大を図ることで、キャパシタ表面積を増加させてキャパシタ容量を増加させることが考えられる。トレンチ下部の面積拡大を図る従来技術として、特許文献1に記載の技術が開示されている。
現在、キャパシタ絶縁膜として、基板表面の窒化処理あるいはCVD法により窒化シリコン膜を形成するか、熱酸化法により酸化シリコン膜を形成している。これらのプロセスにより形成されるキャパシタ絶縁膜を薄膜化することは、キャパシタリーク電流の増大に繋がるため、キャパシタ絶縁膜の薄膜化の採用は困難な状況にある。
また、高誘電率膜の適用には、大幅な絶縁膜材料の変更が必要であり、トレンチキャパシタ形成方法の変更が必要となる。さらに、同一面積の場合には、30〜50%程度の容量増加しか望めない。
また、デザインルールの微細化により、トレンチ径がますます縮小している状況で、トレンチを深く形成することは困難な状況にある。すなわち、トレンチのアスペクト比が高くなるため、トレンチを形成するための異方性エッチングの著しいエッチングレートの低下や、エッチング選択比の低下、および異方性エッチングのためのマスク層の厚膜化が生じる。このため、生産性の低下や、容量ばらつきが発生する。
トレンチ下部の面積拡大についても、主にシリコンの等方性エッチングを用いて行うが(特許文献1参照)、DRAMセルレイアウトによっては、等方性エッチングを十分に行えず、大きな容量増加が望めない場合がある。また、等方性エッチングを過剰に施した場合には、近接セルとのショートが発生する。
特開平11−345943号公報
本発明は上記の事情に鑑みてなされたものであり、その目的は、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置を提供することにある。
本発明の他の目的は、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置の製造方法を提供することにある。
本発明の他の目的は、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、基板に形成されたトレンチキャパシタを有する半導体装置であって、前記トレンチキャパシタは、前記基板の表層部において第1方向を長手方向とする開口形状を有し、前記基板の内部における寸法が前記表層部に比べて前記第1方向に拡大されたトレンチに形成されており、前記トレンチの内壁に形成され、不純物を含有する第1電極と、前記トレンチの内壁を被覆するように形成された絶縁膜と、前記トレンチを埋めるように形成された第2電極とを有する。
上記の本発明の半導体装置では、トレンチキャパシタが形成されるトレンチは、基板の表層部において第1方向を長手方向とする開口形状を有する。そして、基板の内部におけるトレンチの寸法が、表層部に比べて第1方向に拡大されている。トレンチの寸法が、第1方向に拡大されていることから、トレンチの表面積が増加するため、トレンチに形成されるトレンチキャパシタの容量が増加する。
また、トレンチの寸法が、等方的ではなく、1つの方向に拡大されている。このため、トレンチキャパシタの様々な配置に対応でき、近接するトレンチが存在しない方向に拡大させることにより、トレンチキャパシタ間でのショートが防止される。
また、トレンチの寸法が、等方的ではなく、1つの方向に拡大されている。このため、トレンチキャパシタの様々な配置に対応でき、近接するトレンチが存在しない方向に拡大させることにより、トレンチキャパシタ間でのショートが防止される。
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に第1方向を長手方向とする開口形状をもつトレンチを形成し、前記トレンチの上部側壁に上部絶縁膜を形成する工程と、前記トレンチの内壁を酸化して、前記トレンチの内壁に前記第1方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜を形成する工程と、前記酸化膜をエッチングして、前記第1方向に対面する部位における前記酸化膜を除去する工程と、前記酸化膜から露出した前記基板をエッチングして、前記トレンチの開口寸法を前記第1方向に拡大する工程と、前記トレンチの内壁に不純物を導入して第1電極を形成する工程と、前記トレンチの内壁を被覆する絶縁膜を形成する工程と、前記トレンチを埋め込むように第2電極を形成する工程とを有する。
上記の本発明の半導体装置の製造方法では、基板に第1方向を長手方向とする開口形状をもつトレンチを形成する。このような開口形状をもつトレンチの内壁を酸化すると、第1方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜が形成される。薄い酸化膜を除去すると、上部絶縁膜より深い位置におけるトレンチでは、第1方向に対面する部位において基板が露出する。その後、基板をエッチングすることにより、トレンチの開口寸法が第1方向に拡大する。
このように基板内部におけるトレンチの開口形状の拡大方向を制御できることから、近接するトレンチが存在しない方向にトレンチの寸法を拡大させることで、セルレイアウトの制約をほとんど受けることなく、トレンチキャパシタの表面積が拡大される。
このように基板内部におけるトレンチの開口形状の拡大方向を制御できることから、近接するトレンチが存在しない方向にトレンチの寸法を拡大させることで、セルレイアウトの制約をほとんど受けることなく、トレンチキャパシタの表面積が拡大される。
本発明の半導体装置によれば、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置を実現できる。
本発明の半導体装置の製造方法によれば、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置を製造することができる。
本発明の半導体装置の製造方法によれば、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置を製造することができる。
以下に、本発明の実施の形態について、図面を参照して説明する。
図1は、本実施形態に係る半導体装置の平面図である。本実施形態では、半導体装置の一例としてDRAMについて説明する。
DRAMでは、例えば複数のトレンチキャパシタ25が配置されている。一つのトレンチキャパシタ25により1ビットが構成される。x方向に並ぶ2つのトレンチキャパシタ25は、図中点線で示す活性層1を共有している。各活性層1には、2つのトランジスタ10が形成される。
y方向では、トレンチキャパシタ25は互い違いに配置されている。このため、図1に示すセルレイアウトでは、一つのトレンチキャパシタ25に最も近接するトレンチキャパシタ25は、x方向に隣接するトレンチキャパシタ25となる。
活性層1上には、y方向に伸びるワードライン16が形成されている。活性層1上のワードライン16は、トランジスタ10のゲート電極となる。各活性層1には、左右両側のトランジスタ10に共有されるコンタクト18が形成されている。
図2は、図1に示す半導体装置のセルレイアウトからトレンチキャパシタ25のみを抽出した平面図である。
トレンチキャパシタ25は、半導体基板の表層部における開口形状20aに比べて、半導体基板の内部における開口形状20bが一方向に拡大されている。表層部における開口形状20aは、y方向を長手方向(長軸方向)とする略楕円形状である。また、基板内部における開口形状20bは、開口形状20aに比べてy方向に拡大された形状となっている。
図3は、図1のA−A’線に沿った断面図であり、一つのセルの断面図に対応する。
半導体基板11には、図1に示す活性層1を区画する素子分離絶縁膜12が形成されている。半導体基板11の表面領域には、第1拡散層13および第2拡散層14が形成されれている。第1拡散層13および第2拡散層14は、トランジスタのソースあるいはドレインとなる。拡散層13,14が形成される半導体基板11の表面領域は、図1の活性層1に相当する。
第1拡散層13および第2拡散層14の間には、ゲート絶縁膜15を介してゲート電極となるワードライン16が形成されている。ワードライン16は、ポリシリコンまたはタングステンシリサイドにより形成される。拡散層13,14と、ワードライン16によりトランジスタ10が形成される。ワードライン16の周囲には、窒化シリコンや酸化シリコンからなる層間絶縁膜17が形成されている。第2拡散層14上には、例えばポリシリコンからなるコンタクト18が形成されている。図示はしないが、コンタクト18は、ビットラインに接続されている。
第1拡散層13に隣接した半導体基板11中には、深いトレンチ20が形成され、半導体基板11の表面から約1μmの位置まではトレンチ20の側壁には、上部絶縁膜21が形成されている。上部絶縁膜21は、例えば酸化シリコン膜により形成された、いわゆるカラー(collar)酸化膜である。
上部絶縁膜21の下方の深さ5〜7μmのトレンチ20の残りの部分を囲むように、半導体基板11には第1電極22が形成されている。第1電極22は、トレンチ20に面した半導体基板11中に砒素などの導電性不純物を拡散して形成される。
トレンチ20の内壁には、第1電極22に接するキャパシタ絶縁膜23が形成されている。キャパシタ絶縁膜23は、例えば窒化シリコン膜と、酸化シリコン膜の積層膜により形成される。
トレンチ20を埋め込むように、第2電極24が形成されている。第2電極24は、砒素などの導電性不純物を含有するポリシリコン層により形成される。第2電極24の上部は、第1拡散層13と電気的に接続されている。
上記の第1電極22と、第2電極24と、第1電極22および第2電極24の間に挟まれたキャパシタ絶縁膜23によりトレンチキャパシタ25が形成される。
上記のトレンチキャパシタ25では、ワードライン16にセル選択信号が供給されて、トランジスタ10がオン状態となると、図示しないビットラインおよびコンタクト18を介して第2拡散層14、第1拡散層13、第2電極24へと電荷が流れ、またはその逆の向きに電荷が流れて、トレンチキャパシタ25へ電荷が蓄積される。このとき、トレンチ20の上部側壁に形成された上部絶縁膜21は、第1拡散層13と第1電極22との短絡を防止する役割を担う。
図4は、トレンチキャパシタのみの断面図を示す。図4は、図2のB−B’線における断面図に相当する。図4では、トレンチキャパシタ25の断面図の上側に、トレンチ20の基板表層部における開口形状20aを図解している。また、トレンチキャパシタ25の断面図の左側に、トレンチ20の基板内部における開口形状20bを図解している。
本実施形態では、基板表層部におけるトレンチ20の開口形状20aに比べて、基板内部における開口形状20bの寸法を一方向に拡大させている。基板内部とは、第1電極22が形成されて、実質的にキャパシタを構成する部分である。基板表層部とは、上部絶縁膜21が形成される部分である。
基板表層部におけるトレンチ20の開口形状20aは、略楕円形状となっている。図2に示すように、楕円の長軸はy方向である。楕円の場合には、本発明でいう長手方向とは楕円の長軸方向に相当する。なお、楕円以外にも、長方形の角部を丸まらせたような開口形状であってもよい。アスペクト比の高いトレンチ20を形成する場合には、仮にマスクの開口形状が長方形であっても、加工後のトレンチ20の開口形状は長方形の角部が丸まったような形状となる。
基板内部におけるトレンチ20の開口形状20bは、楕円形状を中心形状として、長軸方向(長手方向)の両側に、2つの円を重ねたような形状をもつ。このため、この2つの円分だけ、開口形状20bは、開口形状20aよりも長軸方向の寸法が大きくなる。
上記の本実施形態に係る半導体装置の効果について説明する。
本実施形態では、特定のセルに対して最も近接するセルがx方向に存在する場合に、トレンチ20の基板表層部における開口形状20aをy方向が長手方向となるような形状に形成する。そして、基板内部における開口形状20bの寸法を、基板表層部における開口形状20aよりも長手方向にさらに拡大させている。
基板内部における開口形状20bの寸法を、基板表層部における開口形状20aよりも長手方向に拡大させることにより、基板内部におけるトレンチ20の表面積を増加させることができる。このため、トレンチ20に形成されるトレンチキャパシタ25のキャパシタ容量を増加させることができる。
また、本実施形態では、基板内部における開口形状20bの寸法を、等方的に拡大させるのではなく、一方向のみに拡大させている。このため、近接するセルが存在する方向とは異なる方向に拡大させることにより、セル間、すなわちトレンチキャパシタ25間での短絡の発生を防止することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について、図5〜図8を参照して説明する。図5〜図8は、図4に相当する工程断面図である。なお、必要に応じて、断面図の上側には基板表層部における開口形状20aを示し、断面図の左側には基板内部における開口形状20bを示している。
まず、図5(a)に示すように、半導体基板11上にハードマスク30を形成する。ハードマスク30の形成では、例えば、半導体基板11上に熱酸化法により5nmの膜厚の酸化シリコン膜31を形成し、酸化シリコン膜31上にCVD(Chemical Vapor Deposition)法により250nmの膜厚の窒化シリコン膜32を形成し、窒化シリコン膜32上にCVD法により700nmの膜厚のTEOS膜33を形成する。その後、TEOS膜33上にレジストパターンを形成し、エッチングによりTEOS膜33、窒化シリコン膜32および酸化シリコン膜31を加工する。以上により、酸化シリコン膜31、窒化シリコン膜32およびTEOS膜33からなるハードマスク30が形成される。ハードマスク30の開口形状は、例えば楕円あるいは楕円に近い形状か、長方形である。
次に、図5(b)に示すように、ハードマスク30を用いたRIE(Reactive Ion Etching)などの異方性ドライエッチングにより、最終的に形成すべきトレンチよりも深さが浅いトレンチ20を半導体基板11に形成する。このときのトレンチ20の深さは、例えば1μmである。続いて、CVD法によりTEOS膜を堆積させて、トレンチ20の内壁を被覆するように全面に上部絶縁膜21を形成する。
次に、RIEなどの異方性ドライエッチングにより、トレンチ20の底部と、ハードマスク30の上部に形成された上部絶縁膜21を除去する。このとき、ハードマスク30を構成するTEOS膜33の一部も除去される。続いて、図6(a)に示すように、ハードマスク30および上部絶縁膜21をマスクとしたRIEなどの異方性ドライエッチングにより、トレンチ20の底部に露出した半導体基板11を除去する。これにより、最終的に形成すべきトレンチとほぼ同等の深さをもつトレンチ20を形成する。
次に、図6(b)に示すように、異方性ドライエッチングにより、TEOS膜33を除去する。なお、必要に応じて、上部絶縁膜21をマスクとした等方性ドライエッチングにより、トレンチ20に露出した半導体基板11を除去して、基板表層部における開口形状20aよりも、基板内部における開口形状20bの寸法を等方的に若干拡大させてもよい。
次に、図7(a)に示すように、熱酸化法により、トレンチ20の内壁に酸化シリコン膜26を形成する。熱酸化処理では、半導体基板11の表面を酸化する場合に、膜厚の面方位依存や、膜ストレスによる成長阻害が発生する。本実施形態では、トレンチ20の開口形状20a,20bが楕円に近い形状をもつことから、基板内部におけるトレンチ20の内壁には、長軸方向(長手方向)に対面する部位の膜厚が他の領域に比べて薄い酸化シリコン膜26が形成される。この熱酸化により、上部絶縁膜21は厚膜化する。
次に、図7(b)に示すように、基板内部におけるトレンチ20に形成された薄い酸化シリコン膜26を除去する。これにより、開口形状20bの長軸方向に対面する部位では半導体基板11が露出する。また、その他の領域では、酸化シリコン膜26あるいは上部絶縁膜21により半導体基板11の表面が保護された状態となる。
次に、図8(a)に示すように、酸化シリコン膜26から露出した半導体基板11に対して等方性のドライエッチングを行う。これにより、開口形状20bの長軸方向にエッチングが進み、基板内部において長軸方向に寸法が拡大された開口形状20bをもつトレンチ20が形成される。このときのエッチングは、近接するトレンチ側には進行しない。これにより、開口形状20bは、略楕円形状の両側に円形状が重なったような形状となる。なお、等方性のドライエッチングのため、トレンチ20の底部における半導体基板11も除去されて、トレンチ20はさらに深くなる。
次に、図8(b)に示すように、フッ酸処理などにより、トレンチ20の内部に残っている酸化シリコン膜26を除去する。これにより、上部絶縁膜21より深い位置でのトレンチ20には、半導体基板11が露出することとなる。続いて、気相拡散法等により、トレンチ20の内壁における半導体基板11に砒素などの導電性不純物を拡散させて、第1電極22を形成する。このとき、上部絶縁膜21は拡散マスクとして作用する。
次に、ハードマスク30を除去した後に、トレンチ20の内壁を覆うように、キャパシタ絶縁膜23を形成する(図4参照)。キャパシタ絶縁膜23の形成では、例えば、CVD法により7.5nmの膜厚の窒化シリコン膜を形成し、さらにCVD法により2.5nmの膜厚の酸化シリコン膜を形成する。あるいは。キャパシタ絶縁膜23として、Al2O3やHfO2などの高誘電体膜を形成してもよい。なお、図4では、上部絶縁膜21とキャパシタ絶縁膜23とを一体化している。続いて、トレンチ20を埋め込むように、例えば砒素などの導電性不純物を含有するポリシリコン層を形成して、第2電極24を形成する(図4参照)。
以上のようにして、トレンチキャパシタ25が形成される。トレンチキャパシタ25を形成した後、半導体基板11に素子分離絶縁膜12を形成し、半導体基板11上にゲート絶縁膜15およびワードライン16を形成した後、ワードライン16をマスクとしたイオン注入により拡散層13,14を形成する。その後、トランジスタ10を被覆する層間絶縁膜17を形成し、層間絶縁膜17内に第2拡散層14に接続するコンタクト18を形成し、層間絶縁膜17上にコンタクト18に接続する不図示のビットラインを形成する。
以上により、セル毎にトランジスタ10およびトレンチキャパシタ25を備える半導体装置が製造される。
上記の本実施形態に係る半導体装置の製造方法では、半導体基板11に、最近接するキャパシタのないy方向(第1方向)を長手方向とする開口形状をもつトレンチ20を形成した後、トレンチ20の内壁を酸化して、トレンチの内壁に長手方向に対面する部位の膜厚が他の領域に比べて薄い酸化シリコン膜26を形成している。その後、長手方向に対面する部位における酸化シリコン膜26を除去して、酸化シリコン膜26から露出した半導体基板11を等方性エッチングして、トレンチの開口寸法を長手方向に拡大している。
これにより、基板内部におけるトレンチ20の開口形状20bの寸法が、基板表層部におけるトレンチ20の開口形状20aに比べて、一方向のみに拡大されたトレンチ20を形成することができる。
このように基板内部におけるトレンチ20の開口形状の拡大方向を制御できることから、セルレイアウトの制約を受けることなく、トレンチキャパシタ25の表面積を拡大することができ、キャパシタ容量を増加させることができる。このため、本実施形態に係る半導体装置の製造方法は、様々なセルレイアウトに適用できる。
また、基板表層部におけるトレンチ20の内壁には、均一な膜厚の上部絶縁膜21を形成する必要がある。本実施形態では、上部絶縁膜21の形成において、CVD法を採用していることから、開口形状20aが楕円形状の場合であっても、トレンチ20の内壁に均一な膜厚の上部絶縁膜21を形成することができる。
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。また、セルレイアウトに特に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。また、セルレイアウトに特に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1…活性層、10…トランジスタ、11…半導体基板、12…素子分離絶縁膜、13…第1拡散層、14…第2拡散層、15…ゲート絶縁膜、16…ワードライン、17…層間絶縁膜、18…コンタクト、20…トレンチ、20a,20b…開口形状、21…上部絶縁膜、22…第1電極、23…キャパシタ絶縁膜、24…第2電極、25…トレンチキャパシタ、26…酸化シリコン膜、30…ハードマスク、31…酸化シリコン膜、32…窒化シリコン膜、33…TEOS膜
Claims (6)
- 基板に形成されたトレンチキャパシタを有する半導体装置であって、
前記トレンチキャパシタは、
前記基板の表層部において第1方向を長手方向とする開口形状を有し、前記基板の内部における寸法が前記表層部に比べて前記第1方向に拡大されたトレンチに形成されており、
前記トレンチを囲むように前記基板に形成され、不純物を含有する第1電極と、
前記トレンチの内壁を被覆するように形成された絶縁膜と、
前記トレンチを埋めるように形成された第2電極と
を有する半導体装置。 - 前記トレンチキャパシタは、前記基板の内部において、略楕円形状を中心形状として前記第1方向に2つの円が重なった開口形状をもつ
請求項1記載の半導体装置。 - 前記第1方向と交差する第2方向に、最近接する他のトレンチキャパシタが配置された
請求項1記載の半導体装置。 - 基板に第1方向を長手方向とする開口形状をもつトレンチを形成し、前記トレンチの上部側壁に上部絶縁膜を形成する工程と、
前記トレンチの内壁を酸化して、前記トレンチの内壁に前記第1方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜を形成する工程と、
前記酸化膜をエッチングして、前記第1方向に対面する部位における前記酸化膜を除去する工程と、
前記酸化膜から露出した前記基板をエッチングして、前記トレンチの開口寸法を前記第1方向に拡大する工程と、
前記トレンチに面した前記基板に不純物を導入して第1電極を形成する工程と、
前記トレンチの内壁を被覆する絶縁膜を形成する工程と、
前記トレンチを埋め込むように第2電極を形成する工程と
を有する半導体装置の製造方法。 - 前記トレンチおよび前記上部絶縁膜を形成する工程は、
第1方向を長手方向とする開口形状をもつトレンチを基板の第1の深さまで形成する工程と、
前記トレンチの側壁に上部絶縁膜を形成する工程と、
前記トレンチの底部をエッチングして、前記第1の深さよりも深い前記トレンチとする工程と
を有する請求項4記載の半導体装置の製造方法。 - 前記上部絶縁膜を形成する工程において、前記トレンチの側壁に膜厚が均一な上部絶縁膜を形成する
請求項5記載の半導体装置の製造方法。
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