JP3785170B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、キャパシタ構造に関し、特に、キャパシタをデータ記憶素子として用いる半導体メモリに適用される。
半導体集積回路に使用されるキャパシタは、例えば、図３２に示すような構造を有している。近年では、キャパシタのキャパシタンスを大きくするために、キャパシタ電極間に配置される誘電体（電極間誘電体）に高誘電体を使用するケースが増えている。
ここで、高誘電体とは、酸化シリコン（ＳｉＯ２）の比誘電率κ＝約３．９よりも大きな比誘電率を持つ誘電体のことをいうものとする。
例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、従来、比誘電率κが１０程度までの材料（ＳｉＯ２、ＳｉＮなど）を電極間誘電体として使用してきた。しかし、近年では、比誘電率κが３０程度までの材料（ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ など）を使用したり、さらに、比誘電率κが５００程度までの材料（ＢＳＴ、ＰＺＴ、ＳＢＴなど）を使用するようになってきている。
また、強誘電体メモリ（Ｆerro-electric ＲＡＭ ：以下、ＦｅＲＡＭ）に関しては、現在、比誘電率κが１００程度から５００程度までの強誘電体材料、例えば、ＰＺＴ、ＳＢＴなどを、電極間誘電体として使用するケースが多くなっている。
特開２０００−３６５６８号公報 特開平１０−２７５８９７号公報
キャパシタ電極間に発生する電気力線について考える。
図２９に示すように、キャパシタの中央部においては、キャパシタ電極間に発生する電気力線は、一方の電極から他方の電極に向かって、まっすぐに延びている。しかし、キャパシタの端部においては、電気力線は、カーブを描いている。
ここで、上述したように、現在、キャパシタの電極間誘電体の比誘電率κは、大きくなる傾向にある。一方、キャパシタを取り囲む絶縁層としては、酸化シリコン（ＳｉＯ２）を用いるのが一般的である。
この場合、例えば、図３０及び図３１に示すように、電極間誘電体（本例では、ＰＺＴ）とその周囲に配置される酸化シリコン（ＳｉＯ２）との比誘電率の差に起因して、電気力線がキャパシタ電極間のスペースから大きくはみ出すことがある。
このようなキャパシタの端部における電気力線の膨らみも、キャパシタ電極の面積が、キャパシタ電極間の距離に対して十分に大きい場合には、特に、問題とはならない。なぜなら、このような場合には、電気力線のほとんどがキャパシタ電極間のスペースを横切ることになるため、キャパシタの端部における電気力線の膨らみに起因する静電エネルギーの損失分を無視できるからである。
しかし、素子の微細化が進行し、キャパシタ電極の面積が小さくなってくると、電気力線がキャパシタ電極間のスペースの外に膨らむことによる静電エネルギーの損失分が無視できなくなってくる。つまり、その損失分だけ、キャパシタのキャパシタンスが小さくなり、十分なキャパシタンスを確保できなくなる。
例えば、キャパシタをデータ記憶素子として用いる半導体メモリ（ＤＲＡＭ、ＦｅＲＡＭなど）では、データをキャパシタに蓄えられた電荷量として記憶するため、このようなキャパシタンスの減少は、“１”データと“０”データとの間のマージンを小さくすることを意味し、データのＳ／Ｎ比の劣化を招くことになる。
なお、図３２に、キャパシタをデータ記憶素子として用いる半導体メモリの例として、従来のＦｅＲＡＭの構造を示す。
本発明の目的は、キャパシタの端部における電気力線の膨らみに起因する静電エネルギーの損失をできるだけ小さくし、これにより、キャパシタのキャパシタンスを向上させ、もって、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることにある。
本発明の例に関わる半導体装置は、下部電極、上部電極及びこれらの間に配置される誘電体から構成されるキャパシタと、キャパシタを取り囲む絶縁層と、誘電体と絶縁層との間に配置され、誘電体の側壁部を完全に覆う高誘電体とを備え、高誘電体の比誘電率は、絶縁層の比誘電率よりも大きい。
本発明の例に関わる半導体装置の製造方法は、第１導電体を形成する工程と、第１導電体上に誘電体を形成する工程と、誘電体上に第２導電体を形成する工程と、第２導電体及び誘電体をエッチングし、第２導電体からなる上部電極を形成する工程と、誘電体の側面を完全に覆う高誘電体を形成する工程と、高誘電体及び第１導電体をエッチングし、第１導電体からなる下部電極を形成する工程と、下部電極、上部電極及び高誘電体を覆う絶縁層を形成する工程とを備え、高誘電体の比誘電率は、絶縁層の比誘電率よりも大きい。
本発明の例によれば、キャパシタの端部における電気力線の膨らみに起因する静電エネルギーの損失を小さくでき、その結果、キャパシタのキャパシタンスを向上できる。これにより、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることができる。
以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。
１． キャパシタ構造の例
図１は、本発明の例に関わるキャパシタ構造を示している。
キャパシタは、下部電極（Bottom Electrode）ＢＥ、上部電極（Top Electrode）ＴＥ及びこれらの間に配置される誘電体Ｄから構成される。
誘電体Ｄは、例えば、ＳｉＯ２ 、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなどから構成される。
キャパシタは、絶縁層Ｌｏｗ−ｋにより取り囲まれている。ここで、絶縁層Ｌｏｗ−ｋとは、酸化シリコン（ＳｉＯ２）の比誘電率κ＝約３．９と同じ又はそれよりも小さい比誘電率を持つ絶縁層（空気層も含む）のことをいうものとする。絶縁層Ｌｏｗ−ｋは、例えば、酸化シリコンから構成される。
誘電体Ｄと絶縁層Ｌｏｗ−ｋとの間には、絶縁層Ｈｉｇｈ−ｋが配置される。絶縁層Ｈｉｇｈ−ｋは、誘電体Ｄの側壁部を完全に覆っている。ここで、絶縁層Ｈｉｇｈ−ｋとは、酸化シリコン（ＳｉＯ２）の比誘電率κ＝約３．９よりも大きい比誘電率を持つ絶縁層、つまり、高誘電体のことをいうものとする。
絶縁層Ｈｉｇｈ−ｋは、例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなどから構成される。
絶縁層Ｌｏｗ−ｋは、配線間の寄生容量を低減するために、できるだけ低い比誘電率を持つ材料から構成する傾向にある。そこで、本発明の例では、少なくとも誘電体Ｄの側壁部については、絶縁層Ｈｉｇｈ−ｋで覆うようにする。
このような構成にすれば、誘電体Ｄが絶縁層Ｌｏｗ−ｋに直接接触する場合に比べて、キャパシタの端部における電気力線の膨らみを小さくすることができる。つまり、本発明の例によれば、キャパシタの端部における静電エネルギーの損失を小さくでき、これにより、キャパシタのキャパシタンスを大幅に向上できる。
なお、絶縁層Ｈｉｇｈ−ｋの比誘電率を誘電体Ｄのそれよりも大きくすれば、図２及び図３に示すように、両者の比誘電率の差に起因して、電気力線の大部分がキャパシタ電極間のスペース内に収まるようになるため、キャパシタの端部における静電エネルギーの損失をさらに小さくできる。
図１のキャパシタ構造では、キャパシタの側面を傾斜させることにより、全体を台形状にしている。但し、本発明の例は、このような形に限定されるものではなく、様々な形のキャパシタに適用できる。
２． 実施の形態
以下、本発明の例に関わるキャパシタをＦｅＲＡＭのメモリセルに適用した場合の実施の形態について説明する。
(1) 第１実施の形態
[A] 構造
図４は、本発明の第１実施の形態に関わるＦｅＲＡＭのメモリセルを示している。
このメモリセルは、セルキャパシタの下部電極に対するコンタクトをセルキャパシタの上部からとるオフセット型セル構造を有する。
シリコン基板１１上には、セルトランジスタが形成される。セルトランジスタは、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４を有している。セルトランジスタは、絶縁層（例えば、酸化シリコン）１５により覆われる。
絶縁層１５上には、セルキャパシタの下部電極（例えば、Ｐｔ）１９が形成される。下部電極１９は、例えば、図５に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。
下部電極１９上には、強誘電体（例えば、ＰＺＴ，ＳＢＴなど）２０が形成される。強誘電体２０上には、上部電極（例えば、Ｐｔ）２１が形成される。
上部電極２１は、例えば、図５に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。上部電極２１は、下部電極１９よりも小さい。
上部電極２１上には、強誘電体２０及び上部電極２１をパターニングするときのマスクとして機能する絶縁層（例えば、酸化シリコン）２２が形成される。
ここで、本発明の例では、下部電極１９と上部電極２１との間に配置される強誘電体２０の側壁部を完全に覆うように、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０が形成される。
高誘電体３０は、その周囲を取り囲む後述する絶縁層（例えば、酸化シリコン）２３，２４の比誘電率よりも高い比誘電率を有する材料から構成される。
本例では、例えば、図５に示すように、高誘電体３０は、強誘電体２０及び上部電極２１を完全に覆っている。
高誘電体３０の厚さは、強誘電体２０の厚さと同じ程度に形成するのがよい。ここで、高誘電体３０の厚さとは、強誘電体２０及び上部電極２１の側壁部におけるシリコン基板１１の表面に平行な方向の厚さのことをいうものとする。
高誘電体３０上には、絶縁層（例えば、酸化シリコン）２３が形成される。絶縁層２３は、下部電極１９及び高誘電体３０をパターニングするときのマスクとして機能する。
絶縁層２３上には、絶縁層（例えば、酸化シリコン）２４が形成される。絶縁層２２，２３，２４及び高誘電体３０には、上部電極２１に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２５が形成される。コンタクトプラグ２５上には、配線２８が形成される。
また、絶縁層２３，２４及び高誘電体３０には、下部電極１９に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２６が形成される。同様に、絶縁層１５，２４には、ソース／ドレイン領域１２に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ１６が形成される。コンタクトプラグ１６，２６上には、配線２９が形成される。
このような構造によれば、ＦｅＲＡＭのメモリセルを構成するセルキャパシタの端部が、酸化シリコン（ＳｉＯ２ ）などの層間絶縁層の比誘電率よりも高い比誘電率を有する高誘電体により覆われている。
この場合、例えば、図６及び図７に示すように、本発明の例に関わるセルキャパシタの端部における電気力線（図６）の横方向への拡がりは、従来のセルキャパシタの端部における電気力線（図７）の横方向への拡がりよりも小さくなる。
従って、本発明の例によれば、セルキャパシタの端部における電界緩和を解消でき、セルキャパシタの端部においても強誘電体２０を効率よく分極させることができる。
以上のように、本発明の例によれば、電気力線の膨らみによる静電エネルギーの損失をできるだけ小さくし、これにより、キャパシタのキャパシタンスを向上させ、もって、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることができる。
なお、本実施の形態では、セルキャパシタの側面は、シリコン基板１１の表面に対して垂直又はほぼ垂直であるが、例えば、図１のキャパシタのように、セルキャパシタの側面をテーパ状にしてもよい。
本実施の形態は、ＦｅＲＡＭを例にとって説明したが、メモリセルにキャパシタを使用する他の半導体メモリ、例えば、ＤＲＡＭにも容易に適用可能である。この場合、セルキャパシタを構成する誘電体を、「強誘電体」から「高誘電体」に置き換えればよい。
[B] 製造方法
次に、図４に示すＦｅＲＡＭの製造方法の例について説明する。
まず、図８に示すように、ＣＭＯＳ技術を用いて、シリコン基板１１上に、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４からなるセルトランジスタを形成する。ここでは、セルトランジスタの具体的な製造方法については、省略する。
この後、例えば、ＬＰＣＶＤ法を用いて、セルトランジスタを完全に覆う絶縁層（例えば、酸化シリコン）１５を形成する。ＣＭＰ（Chemical Mechanical Polishing）を用いて、絶縁層１５の表面を平坦化する。
また、例えば、スパッタ法により、絶縁層１５上に、下部電極（例えば、Ｐｔ、Ｉｒ、ＩｒＯ２ など）１９を形成し、下部電極１９上に、強誘電体（例えば、ＰＺＴ、ＳＢＴなど）２０を形成し、強誘電体２０上に、上部電極（例えば、Ｐｔ、Ｉｒ、ＩｒＯ２ など）２１を形成する。
なお、強誘電体２０の形成に関しては、スパッタ法に代えて、例えば、ＣＶＤ法、ゾルゲル（Sol-gel）法や、ＣＳＤ法などの方法を使用してもよい。
この後、強誘電体２０及び上部電極２１を、例えば、ＲＩＥを用いてパターニングする。ここで、ＲＩＥによる部材のパターニング方法に関しては、フォトマスクそのものをマスク材に使用する方法と、フォトマスクのパターンをＳｉＯ２ などからなるハードマスクに転写し、このハードマスクをマスク材に使用する方法との２つが存在する。
フォトマスクをマスク材とする方法は、プロセス数が少なく、簡便である、という利点を有するが、フォトマスクが高温に耐えられないことから、ＲＩＥ時の温度を十分に上げることができない、という欠点がある。このため、この方法は、蒸気圧の低い物質を対象とするエッチングには適していない。
これに対し、ハードマスクをマスク材とする方法は、プロセス数が増加する、という欠点はあるが、第一に、ＲＩＥ時の温度を十分に上げることができるため、蒸気圧の低い物質を対象とするエッチングに向いている、第二に、ハードマスクに対する被エッチング部材のエッチング選択比を大きくできる場合が多いため、ハードマスク自体の厚さを比較的に薄くすることができる、という大きな利点を有する。
そこで、ここでは、後者のハードマスクを用いる場合の例について説明する。但し、本発明の例に関しては、上記２つの方法のいずれを適用しても構わない。
まず、図８に示すように、例えば、プラズマＣＶＤ法を用いて、上部電極２１上に、ハードマスクとなる絶縁層（例えば、酸化シリコン）２２を形成する。
次に、図９に示すように、ＰＥＰ（Photo Engraving Process）を行い、フォトマスク（レジストパターン）３１を形成する。このフォトマスク３１をマスクにして、ＲＩＥにより、絶縁層２２をエッチングし、フォトマスク３１のパターンを絶縁層２２に転写する。その結果、絶縁層２２からなるハードマスクが形成される。この後、アッシングにより、フォトマスク３１は、除去される。
次に、図１０に示すように、絶縁層２２からなるハードマスクをマスクにして、ＲＩＥを行い、上部電極２１及び強誘電体２０をエッチングする。その結果、強誘電体２０及び上部電極２１のパターンが完成する。
ここで、ハードマスクとしての絶縁層２２は、ＲＩＥにより、多少、エッチングされるため、ＲＩＥ前の状態に比べて、ＲＩＥ後の状態では、その厚さが薄くなっている。また、ハードマスクとしての絶縁層２２は、ＲＩＥが終了した後に除去してもよいが、本例では、プロセスの簡略化のため、そのまま残しておく。
この後、図１１に示すように、例えば、スパッタ法を用いて、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０を、下部電極１９、上部電極２１及び強誘電体２０を完全に覆うように、形成する。
なお、高誘電体３０の形成に関しては、スパッタ法に代えて、例えば、ＣＶＤ法を用いてもよい。
ここで、高誘電体３０の厚さ又は堆積量について検討する。
セルキャパシタの端部においては、電気力線の一部は、一方の電極から、高誘電体３０を経由して、他方の電極まで延びている。つまり、高誘電体３０の厚さが薄過ぎると、電気力線の一部は、高誘電体３０を通過し、その外に存在する低い比誘電率を持つ絶縁層（例えば、酸化シリコン）にまで拡がってしまう。
これでは、セルキャパシタの端部における電界緩和を十分に抑制できなくなり、静電エネルギーのロスが発生する。
しかし、高誘電体３０の厚さは、事実上、無制限に厚くすることはできない。
なぜなら、第一に、セルキャパシタの周囲には、例えば、図４に示すように、様々な配線、例えば、ゲート電極１４、配線２８，２９などが存在する。つまり、高誘電体３０は、あくまで層間絶縁層であり、このような高い比誘電率を有する層間絶縁層の量が多くなると、これら配線間の寄生容量が大きくなり、ＦｅＲＡＭの動作に悪影響を与えるためである。
第二に、高誘電体３０の厚さが厚くなるに従い、高誘電体３０がセルキャパシタに与えるメカニカルストレスも大きくなる。つまり、このメカニカルストレスにより、膜剥がれや、セルキャパシタがデータ記憶素子として機能しなくなる、などの問題が発生するためである。
従って、高誘電体３０の厚さ又は堆積量は、寄生容量及びメカニカルストレスの問題なしに、電気力線の拡がりによる静電エネルギーのロスを抑制できる値に設定される。この値は、強誘電体２０の厚さ、即ち、下部電極１９から上部電極２１までの距離にほぼ等しいことが実験により確認されている。
ところで、ここで言う「高誘電体３０の厚さ」とは、セルキャパシタによる電気力線に影響を与える部分の厚さのことである。つまり、「高誘電体３０の厚さ」とは、具体的には、セルキャパシタを構成する下部電極１９、強誘電体２０及び上部電極２１の側壁部分における高誘電体３０のシリコン基板１１に平行な方向の厚さｔのことである。
なお、高誘電体３０が強誘電体２０に直接接触すると、強誘電体２０の特性が劣化する場合がある。このような場合には、例えば、図２６に示すように、強誘電体２０と高誘電体３０との間に、これらの反応を防ぐためのバリア層３２を配置すればよい。
次に、下部電極１９のパターニングを行う。この時、同時に、高誘電体３０のパターニングも行い、余分な高誘電体３０を除去する。
ここで、下部電極１９のパターニングに関しては、強誘電体２０及び上部電極２１のパターニングのときと同様に、フォトマスクそのものをマスク材に使用する方法と、フォトマスクのパターンをＳｉＯ２ などからなるハードマスクに転写し、このハードマスクをマスク材に使用する方法との２つが存在する。
下部電極１９のパターニングについても、強誘電体２０及び上部電極２１のパターニングと同様に、高温下におけるＲＩＥを想定しているため、ここでは、後者のハードマスクを用いる場合の例について説明する。
但し、本発明の例に関しては、強誘電体２０及び上部電極２１のパターニングと同様に、前者のフォトマスクを用いる方法を適用してもよい。
まず、図１２に示すように、例えば、プラズマＣＶＤ法を用いて、高誘電体３０上に、ハードマスクとなる絶縁層（例えば、酸化シリコン）２３を形成する。
この後、ＰＥＰを行い、フォトマスク（レジストパターン）３３を形成する。このフォトマスク３３をマスクにして、ＲＩＥにより、絶縁層２３をエッチングし、フォトマスク３３のパターンを絶縁層２３に転写する。その結果、絶縁層２３からなるハードマスクが形成される。この後、アッシングにより、フォトマスク３３は、除去される。
次に、図１３に示すように、絶縁層２３からなるハードマスクをマスクにして、ＲＩＥを行い、高誘電体３０及び下部電極１９をエッチングする。その結果、下部電極１９及び高誘電体３０のパターンが完成する。
ここで、ハードマスクとしての絶縁層２３は、ＲＩＥにより、多少、エッチングされるため、ＲＩＥ前の状態に比べて、ＲＩＥ後の状態では、その厚さが薄くなっている。また、ハードマスクとしての絶縁層２３は、ＲＩＥが終了した後に除去してもよいが、本例では、プロセスの簡略化のため、そのまま残しておく。
ＲＩＥによる下部電極１９及び高誘電体３０のエッチング時には、オーバーエッチにより、下地となる絶縁層（例えば、酸化シリコン）１５が、多少、エッチングされる。
次に、図１４に示すように、例えば、ＬＰＣＶＤ法により、絶縁層１５，２３上に、絶縁層（例えば、酸化シリコン）２４を形成する。また、ＣＭＰを行い、絶縁層２４の表面を平坦化する。
この後、ＰＥＰ及びＲＩＥにより、コンタクトホールを形成する。ここで、セルトランジスタのソース／ドレイン領域１２に達するコンタクトホールに関しては、同一材料から構成される絶縁層（例えば、酸化シリコン）１５，２４に対するエッチングを行えばよい。
しかし、上部電極２１に達するコンタクトホールに関しては、絶縁層（例えば、酸化シリコン）２３，２４をエッチングした後に、高誘電体３０をエッチングし、さらに、この後、絶縁層（例えば、酸化シリコン）２２をエッチングする必要がある。
また、下部電極１９に達するコンタクトホールに関しては、絶縁層（例えば、酸化シリコン）２３，２４をエッチングした後に、高誘電体３０をエッチングする必要がある。
つまり、この実施の形態に関わるデバイス構造の場合、コンタクトホールを形成するときに、エッチングガスを、例えば、酸化シリコン（ＳｉＯ２ ）対応 → 高誘電体対応 → 酸化シリコン（ＳｉＯ２ ）対応 と、順次、切り換えなければならず、プロセスが、多少、複雑になる。この問題に関しては、後の実施の形態で解決する。
最後に、コンタクトホール内に、コンタクトプラグ１６，２５，２６を形成し、さらに、コンタクトプラグ１６，２５，２６上に、配線２８，２９を形成すると、図４に示すようなＦｅＲＡＭのメモリセルが完成する。
(2) 第２実施の形態
第２実施の形態に関わるＦｅＲＡＭのメモリセルは、上述した第１実施の形態のそれと比べると、セルキャパシタの周囲を覆う高誘電体の形状に特徴を有する。
即ち、上述の第１実施の形態では、高誘電体がセルキャパシタの周囲の比較的広い範囲に形成されていたため、例えば、第一に、寄生容量が増える、第二に、セルキャパシタの下部／上部電極に対するコンタクトホールを形成するときに、エッチングガスの切り換えが必要となり、プロセスが、多少、複雑になる、などの問題があった。
第２実施の形態では、本発明の例に関わるキャパシタの特徴である高誘電体を、必要最小限の範囲に形成し、このような寄生容量やプロセス上の問題を解決する。
[A] 構造
図１５は、本発明の第２実施の形態に関わるＦｅＲＡＭのメモリセルを示している。
このメモリセルは、第１実施の形態のそれと同様に、セルキャパシタの下部電極に対するコンタクトをセルキャパシタの上部からとるオフセット型セル構造を有する。
シリコン基板１１上には、セルトランジスタが形成される。セルトランジスタは、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４を有している。セルトランジスタは、絶縁層（例えば、酸化シリコン）１５により覆われる。
絶縁層１５上には、セルキャパシタの下部電極（例えば、Ｐｔ）１９が形成される。下部電極１９は、例えば、図１６に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。
下部電極１９上には、強誘電体（例えば、ＰＺＴ，ＳＢＴなど）２０が形成される。強誘電体２０上には、上部電極（例えば、Ｐｔ）２１が形成される。
上部電極２１は、例えば、図１６に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。上部電極２１は、下部電極１９よりも小さい。
上部電極２１上には、強誘電体２０及び上部電極２１をパターニングするときのマスクとして機能する絶縁層（例えば、酸化シリコン）２２が形成される。
ここで、本発明の例では、下部電極１９と上部電極２１との間に配置される強誘電体２０の側壁部を完全に覆うように、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０が形成される。
高誘電体３０は、その周囲を取り囲む後述する絶縁層（例えば、酸化シリコン）２３，２４の比誘電率よりも高い比誘電率を有する材料から構成される。
本例では、高誘電体３０は、セルキャパシタを構成する強誘電体２０の側壁部のみを覆うように形成される。具体的には、高誘電体３０は、いわゆる側壁絶縁層（サイドウォール）として、強誘電体２０の側壁部に形成される。高誘電体３０の平面パターンとしては、例えば、図１６に示すようになる。
高誘電体３０の厚さ、即ち、シリコン基板１１の表面に平行な方向の厚さは、強誘電体２０の厚さと同じ程度にするのがよい。
高誘電体３０上には、絶縁層（例えば、酸化シリコン）２３が形成される。絶縁層２３は、下部電極１９をパターニングするときのマスクとして機能する。
絶縁層２３上には、絶縁層（例えば、酸化シリコン）２４が形成される。絶縁層２２，２３，２４には、上部電極２１に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２５が形成される。コンタクトプラグ２５上には、配線２８が形成される。
また、絶縁層２３，２４には、下部電極１９に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２６が形成される。同様に、絶縁層１５，２４には、セルトランジスタのソース／ドレイン領域１２に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ１６が形成される。コンタクトプラグ１６，２６上には、配線２９が形成される。
ここで、本例においては、これらコンタクトホールの全ては、高誘電体３０を通過していない。つまり、後述するように、これらコンタクトホールを形成するときのエッチングガスを切り換える必要がない。
また、本例においては、例えば、セルフアラインコンタクト（ＳＡＣ）技術を用いて、１回のエッチングにより、これら全てのコンタクトホールを同時に形成できる。
例えば、図２７に示すように、下部電極１９及び上部電極２１に対するコンタクトホールの位置がずれても、絶縁層（例えば、酸化シリコン）２３と高誘電体３０とのエッチングレートの差を利用して、ＳＡＣにより、下部電極１９及び上部電極２１に対するコンタクトホールを形成できる。
このような構造によれば、第１実施の形態と同様に、ＦｅＲＡＭのメモリセルを構成するセルキャパシタの端部が、酸化シリコン（ＳｉＯ２ ）などの層間絶縁層の比誘電率よりも高い比誘電率を有する高誘電体により覆われている。
従って、セルキャパシタの端部における電界緩和を解消でき、セルキャパシタの端部においても強誘電体２０を効率よく分極させることができる。また、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることができる。
さらに、第２実施の形態では、高誘電体３０は、必要最小限のスペースに配置されるため、寄生容量の増大や、コンタクトホール形成時におけるプロセスの複雑化などの問題を生じさせることなく、上述の効果を得ることが可能となる。
なお、第２実施の形態では、第１実施の形態とは異なり、高誘電体３０を強誘電体２０の側壁部に形成している。
従って、セルキャパシタの側面は、シリコン基板１１の表面に対して垂直又はそれに近い形にする必要がある。第２実施の形態において、例えば、図１に示すようなテーパを有するキャパシタ構造を採用することは、好ましくない。
[B] 製造方法
次に、図１５に示すＦｅＲＡＭの製造方法の例について簡単に説明する。
図１５に示すＦｅＲＡＭの製造方法の大部分は、図４に示すＦｅＲＡＭの製造方法（図８〜図１４）と同じである。
図１５に示すＦｅＲＡＭの製造方法が図４に示すＦｅＲＡＭの製造方法と異なる点は、高誘電体３０の形成方法とコンタクトホールの形成方法の２つである。
まず、図１５を参照しながら、高誘電体３０の形成方法について説明する。
絶縁層（例えば、酸化シリコン）２２をハードマスクとして、ＲＩＥにより、上部電極２１及び強誘電体２０をエッチングした後、スパッタ法又はＣＶＤ法を用いて、シリコン基板１１上の全面に、高誘電体３０を堆積する。
全面エッチバックにより、高誘電体３０をエッチングし、この高誘電体３０を強誘電体２０の側壁部のみに残存させる。ここで、高誘電体３０とその下地となる下部電極１９とのエッチング選択比については、十分に大きくする必要がある。
但し、絶縁層２２については、エッチングが終了した時点で、全て、消失してしまうような条件で、エッチングを行うようにしても構わない。
次に、コンタクトホールの形成方法について説明する。
図１５に示すデバイス構造では、コンタクトホールを形成する領域に高誘電体３０が存在しないため、ＲＩＥのためのエッチングガスを、エッチング中に変える必要がない。つまり、エッチングの対象となる絶縁層１５，２２，２３，２４は、例えば、全て、酸化シリコンである。
従って、例えば、ＰＥＰにより、フォトマスクを形成し、このフォトマスクをマスクにして、ＲＩＥにより、コンタクトプラグ１６，２５，２６のためのコンタクトホールを形成する。これらコンタクトホールは、全てを同時に形成してもよいし、また、別々に形成してもよい。
(3) 第３実施の形態
第３実施の形態に関わるＦｅＲＡＭのメモリセルは、上述した第１実施の形態のそれと比べると、セルキャパシタの周囲を覆う高誘電体の形状に特徴を有する。
即ち、図４に示す第１実施の形態の構造では、下部電極のパターニングを行うに当たって、絶縁層２３からなるハードマスクを形成し、このハードマスクをマスクにして、ＲＩＥにより、高誘電体及び下部電極をエッチングしている。
しかし、この場合、絶縁層２３からなるハードマスクを形成する分だけ、プロセスが複雑化する、という問題が生じる。
そこで、第３実施の形態では、図４における絶縁層２３を省略し、かつ、高誘電体自体をハードマスクとして用い、このハードマスクを用いて、ＲＩＥにより、下部電極をエッチングすることにより、プロセスの簡略化を図る。
[A] 構造
図１７は、本発明の第３実施の形態に関わるＦｅＲＡＭのメモリセルを示している。
このメモリセルは、第１実施の形態のそれと同様に、セルキャパシタの下部電極に対するコンタクトをセルキャパシタの上部からとるオフセット型セル構造を有する。
シリコン基板１１上には、セルトランジスタが形成される。セルトランジスタは、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４を有している。セルトランジスタは、絶縁層（例えば、酸化シリコン）１５により覆われる。
絶縁層１５上には、セルキャパシタの下部電極（例えば、Ｐｔ）１９が形成される。下部電極１９は、例えば、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。
下部電極１９上には、強誘電体（例えば、ＰＺＴ，ＳＢＴなど）２０が形成される。強誘電体２０上には、上部電極（例えば、Ｐｔ）２１が形成される。
上部電極２１は、例えば、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。上部電極２１は、下部電極１９よりも小さい。
上部電極２１上には、強誘電体２０及び上部電極２１をパターニングするときのマスクとして機能する絶縁層（例えば、酸化シリコン）２２が形成される。
ここで、本発明の例では、セルキャパシタの全体を取り囲むように、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０が形成される。
高誘電体３０は、その周囲に配置される後述する絶縁層（例えば、酸化シリコン）２４の比誘電率よりも高い比誘電率を有する材料から構成される。
本例では、高誘電体３０は、下部電極１９をパターニングするときのハードマスクとしても機能する。即ち、図１７における高誘電体３０は、図４における高誘電体３０と絶縁層２３とをまとめて、一つの高誘電体３０にしたものと考えることができる。
高誘電体３０の上面は、絶縁層２２の上面よりも上部に存在していてもよいし、また、破線で示すように、高誘電体３０の上面は、絶縁層２２の上面とほぼ一致又は絶縁層２２の上面よりも下部に存在していてもよい。
このような高誘電体３０の上面と絶縁層２２の上面との位置関係は、高誘電体３０の堆積直後の厚さによって決まる。
仮に、高誘電体３０の上面を、絶縁層２２の上面とほぼ同じにするか、又は、絶縁層２２の上面よりも下部に配置されるようにすると、上部電極２１に対するコンタクトホールの形成に際して、高誘電体３０をエッチングする必要がなくなるため、プロセスが簡略化される。
高誘電体３０上には、絶縁層（例えば、酸化シリコン）２４が形成される。絶縁層２２，２４（及び高誘電体３０）には、上部電極２１に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２５が形成される。コンタクトプラグ２５上には、配線２８が形成される。
また、絶縁層２４及び高誘電体３０には、下部電極１９に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２６が形成される。同様に、絶縁層１５，２４には、セルトランジスタのソース／ドレイン領域１２に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ１６が形成される。コンタクトプラグ１６，２６上には、配線２９が形成される。
このような構造によれば、第１実施の形態と同様に、ＦｅＲＡＭのメモリセルを構成するセルキャパシタの端部が、酸化シリコン（ＳｉＯ２ ）などの層間絶縁層の比誘電率よりも高い比誘電率を有する高誘電体により覆われている。
従って、セルキャパシタの端部における電界緩和を解消でき、セルキャパシタの端部においても強誘電体２０を効率よく分極させることができる。また、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることができる。
さらに、第３実施の形態では、高誘電体３０を、下部電極１９をパターニングする際のハードマスクとして用いているため、プロセスの簡略化に貢献できる。
なお、第３実施の形態では、第１実施の形態と同様に、例えば、セルキャパシタの側面を、図１のキャパシタのように、テーパ状にしてもよい。
[B] 製造方法
次に、図１７に示すＦｅＲＡＭの製造方法の例について簡単に説明する。
図１７に示すＦｅＲＡＭの製造方法の大部分は、図４に示すＦｅＲＡＭの製造方法（図８〜図１４）と同じである。
図１７に示すＦｅＲＡＭの製造方法が図４に示すＦｅＲＡＭの製造方法と異なる点は、高誘電体３０の形成方法、下部電極１９のパターニング方法、及び、コンタクトホールの形成方法の３つである。
まず、図１７を参照しながら、高誘電体３０の形成方法について説明する。
絶縁層（例えば、酸化シリコン）２２をハードマスクとして、ＲＩＥにより、上部電極２１及び強誘電体２０をエッチングした後、スパッタ法又はＣＶＤ法を用いて、シリコン基板１１上の全面に、高誘電体３０を堆積する。
ＰＥＰにより、フォトマスク（レジストパターン）を形成し、このフォトマスクをマスクにして、ＲＩＥにより、高誘電体３０をエッチングする。この時、高誘電体３０は、室温においてエッチングしなければならないため、エッチングガスとしては、高誘電体３０のエッチングに最適なものを使用する。
この後、アッシングにより、フォトマスクを除去する。
以上により、ハードマスクとしての高誘電体３０が形成される。
次に、下部電極１９のパターニング方法について説明する。
ハードマスクとしての高誘電体３０を形成した後、このハードマスクをマスクにして、ＲＩＥにより、下部電極１９をエッチングする。
ここで、高誘電体３０の堆積時の厚さを制御することにより、例えば、ＲＩＥの終了後に、高誘電体３０の上面を絶縁層２２の上面と同じにしたり、また、高誘電体３０の上面を絶縁層２２の上面よりも低くなるようにしたりすることができる。
例えば、図１７において、破線で示すように、高誘電体３０の上面と絶縁層２２の上面とがほぼ同じ位置となるように設定すれば、上部電極２１に対するコンタクトホールを形成するときに、高誘電体３０をエッチングする必要がなくなるため、エッチングガスの切り換えが不要となり、プロセスが簡略化される。
次に、コンタクトホールの形成方法について説明する。
例えば、ＰＥＰにより、フォトマスクを形成し、このフォトマスクをマスクにして、ＲＩＥにより、コンタクトプラグ１６，２５，２６のためのコンタクトホールをそれぞれ形成する。これらコンタクトホールは、全てを同時に形成してもよいし、また、別々に形成してもよい。
既に述べたように、例えば、高誘電体３０の上面と絶縁層２２の上面とがほぼ同じ位置となるように設定すれば、上部電極２１に対するコンタクトホールを形成するときに、高誘電体３０をエッチングする必要がなく、プロセスが簡略化される。
(4) 第４実施の形態
上述の第１乃至第３実施の形態に関わるＦｅＲＡＭのメモリセルは、セルキャパシタの下部電極に対するコンタクトをセルキャパシタの上部からとるオフセット型セル構造を有する。第４実施の形態では、セルキャパシタの下部電極に対するコンタクトをセルキャパシタの下部からとるＣＯＰ（Capacitor On Plug）構造のメモリセルからなるＦｅＲＡＭについて説明する。
[A] 構造
図１８は、本発明の第４実施の形態に関わるＦｅＲＡＭのメモリセルを示している。
シリコン基板１１上には、セルトランジスタが形成される。セルトランジスタは、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４を有している。セルトランジスタは、絶縁層（例えば、酸化シリコン）１５により覆われる。
絶縁層１５には、ソース／ドレイン領域１２に達するコンタクトホールが形成され、このコンタクトホール内には、コンタクトプラグ１６Ａが形成される。
絶縁層１５上には、コンタクトプラグ１６Ａにコンタクトするセルキャパシタの下部電極（例えば、Ｐｔ）１９が形成される。下部電極１９は、例えば、図１９に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。
本例では、下部電極１９は、２つのメモリセルに共有される。
下部電極１９上には、強誘電体（例えば、ＰＺＴ，ＳＢＴなど）２０が形成される。強誘電体２０上には、上部電極（例えば、Ｐｔ）２１が形成される。
上部電極２１は、例えば、図１９に示すように、その上部から見た場合に、四角形を有している。ここで、四角形のエッジ部分は、丸みを帯びていても構わない。上部電極２１は、下部電極１９よりも小さい。
上部電極２１上には、強誘電体２０及び上部電極２１をパターニングするときのマスクとして機能する絶縁層（例えば、酸化シリコン）２２が形成される。
ここで、本発明の例では、下部電極１９と上部電極２１との間に配置される強誘電体２０の側壁部を完全に覆うように、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０が形成される。
高誘電体３０は、後述する絶縁層（例えば、酸化シリコン）２４の比誘電率よりも高い比誘電率を有する材料から構成される。
本例では、例えば、図１９に示すように、高誘電体３０は、セルキャパシタの側面、即ち、強誘電体２０及び上部電極２１の側面を完全に覆っている。
高誘電体３０の厚さ、即ち、シリコン基板１１の表面に平行な方向の厚さは、強誘電体２０の厚さと同じ程度にするのがよい。高誘電体３０は、下部電極１９をパターニングするときのハードマスクとしても機能する。
セルキャパシタ上には、絶縁層（例えば、酸化シリコン）２４が形成される。絶縁層２２，２４には、上部電極２１に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ２５が形成される。コンタクトプラグ２５上には、配線２８が形成される。
また、絶縁層１５，２４には、セルトランジスタのソース／ドレイン領域１２に達するコンタクトホールが形成される。このコンタクトホール内には、コンタクトプラグ１６Ｂが形成される。コンタクトプラグ１６Ｂ上には、配線２９が形成される。
このような構造によれば、ＦｅＲＡＭのメモリセルを構成するセルキャパシタの端部が、酸化シリコン（ＳｉＯ２ ）などの層間絶縁層の比誘電率よりも高い比誘電率を有する高誘電体により覆われている。
この場合、セルキャパシタの端部における電気力線の横方向への拡がりは、従来のセルキャパシタの端部における電気力線の横方向への拡がりよりも小さくなる。従って、本発明の例によれば、セルキャパシタの端部における電界緩和を解消でき、セルキャパシタの端部においても強誘電体２０を効率よく分極させることができる。
このように、本発明の例においても、電気力線の膨らみによる静電エネルギーの損失を小さくでき、これにより、キャパシタのキャパシタンスを向上させ、もって、キャパシタをデータ記憶素子として用いる半導体メモリのＳ／Ｎ比を向上させることができる。
なお、セルキャパシタの側面は、シリコン基板１１の表面に対して垂直又はほぼ垂直であるが、例えば、図１のキャパシタのように、セルキャパシタの側面をテーパ状にしてもよい。
本実施の形態は、ＦｅＲＡＭを例にとって説明したが、メモリセルにキャパシタを使用する他の半導体メモリ、例えば、ＤＲＡＭにも容易に適用可能である。この場合、セルキャパシタを構成する誘電体を、「強誘電体」から「高誘電体」に置き換えればよい。
[B] 製造方法
次に、図１８に示すＦｅＲＡＭの製造方法の例について説明する。
まず、図２０に示すように、ＣＭＯＳ技術を用いて、シリコン基板１１上に、ソース／ドレイン領域１２、ゲート絶縁層１３及びゲート電極１４からなるセルトランジスタを形成する。ここでは、セルトランジスタの具体的な製造方法については、省略する。
この後、例えば、ＬＰＣＶＤ法を用いて、セルトランジスタを完全に覆う絶縁層（例えば、酸化シリコン）１５を形成する。ＣＭＰ（Chemical Mechanical Polishing）を用いて、絶縁層１５の表面を平坦化する。
また、例えば、ＰＥＰ（Photo Engraving Process）及びＲＩＥを行い、絶縁層１５に、ソース／ドレイン領域１２に達するコンタクトホールを形成する。例えば、ＬＰＣＶＤ法により、このコンタクトホール内に導電層（例えば、導電性ポリシリコン）を満たし、かつ、コンタクトホールからはみ出した導電層を除去する。これにより、コンタクトプラグ１６Ａが形成される。
この後、例えば、スパッタ法により、絶縁層１８上に、下部電極（例えば、Ｐｔ、Ｉｒ、ＩｒＯ２ など）１９を形成し、下部電極１９上に、強誘電体（例えば、ＰＺＴ、ＳＢＴなど）２０を形成し、強誘電体２０上に、上部電極（例えば、Ｐｔ、Ｉｒ、ＩｒＯ２ など）２１を形成する。
なお、強誘電体２０の形成に関しては、スパッタ法に代えて、例えば、ＣＶＤ法、ゾルゲル（Sol-gel）法や、ＣＳＤ法などの方法を使用してもよい。
この後、強誘電体２０及び上部電極２１を、例えば、ＲＩＥを用いてパターニングする。ここで、ＲＩＥによる部材のパターニング方法に関しては、上述の第１乃至第３実施の形態と同様に、フォトマスクそのものをマスク材に使用する方法と、フォトマスクのパターンをＳｉＯ２ などからなるハードマスクに転写し、このハードマスクをマスク材に使用する方法とのいずれの方法も使用することができる。
ここでは、後者のハードマスクを用いる場合の例について説明する。
まず、図２０に示すように、例えば、プラズマＣＶＤ法を用いて、上部電極２１上に、ハードマスクとなる絶縁層（例えば、酸化シリコン）２２を形成する。
また、ＰＥＰを行い、フォトマスク（レジストパターン）３１を形成する。このフォトマスク３１をマスクにして、ＲＩＥにより、絶縁層２２をエッチングし、フォトマスク３１のパターンを絶縁層２２に転写する。その結果、絶縁層２２からなるハードマスクが形成される。この後、アッシングにより、フォトマスク３１は、除去される。
次に、図２１に示すように、絶縁層２２からなるハードマスクをマスクにして、ＲＩＥを行い、上部電極２１及び強誘電体２０をエッチングする。その結果、強誘電体２０及び上部電極２１のパターンが完成する。
ここで、ハードマスクとしての絶縁層２２は、ＲＩＥにより、多少、エッチングされるため、ＲＩＥ前の状態に比べて、ＲＩＥ後の状態では、その厚さが薄くなる。また、ハードマスクとしての絶縁層２２は、ＲＩＥが終了した後に除去してもよいが、本例では、プロセスの簡略化のため、そのまま残しておく。
この後、図２２に示すように、例えば、スパッタ法を用いて、高誘電体（例えば、ＳｉＮ、ＴａＯ２ 、ＴｉＯ２ 、Ａｌ２Ｏ３、ＺｒＯ２ 、ＨｆＯ２ 、ＢＳＴ、ＰＺＴ、ＳＢＴなど）３０を、下部電極１９、上部電極２１及び強誘電体２０を完全に覆うように、形成する。
なお、高誘電体３０の形成に関しては、スパッタ法に代えて、例えば、ＣＶＤ法を用いてもよい。
また、高誘電体３０が強誘電体２０に直接接触すると、強誘電体２０の特性が劣化する場合がある。このような場合には、例えば、図２８に示すように、強誘電体２０と高誘電体３０との間に、これらの反応を防ぐためのバリア層３２を配置すればよい。
次に、下部電極１９のパターニングを行う。
ここで、下部電極１９のパターニングに関しては、強誘電体２０及び上部電極２１のパターニングのときと同様に、フォトマスクそのものをマスク材に使用する方法と、フォトマスクのパターンをハードマスクに転写し、このハードマスクをマスク材に使用する方法とのいずれを適用することもできる。
ここでは、後者のハードマスクを用いる場合の例について説明する。
なお、ハードマスクとしては、別途、ＳｉＯ２ などの絶縁層を用いてもよいが、プロセスの簡略化のため、本例では、高誘電体３０自体をハードマスクとして用いる場合の例について説明する。
まず、図２２に示すように、ＰＥＰを行い、フォトマスク（レジストパターン）３３を形成する。このフォトマスク３３をマスクにして、ＲＩＥにより、高誘電体３０をエッチングし、フォトマスク３３のパターンを高誘電体３０に転写する。その結果、高誘電体３０のパターンが完成すると共に、高誘電体３０からなるハードマスクが形成される。この後、アッシングにより、フォトマスク３３は、除去される。
次に、図２３に示すように、高誘電体３０からなるハードマスクをマスクにして、ＲＩＥを行い、下部電極１９をエッチングする。その結果、下部電極１９のパターンが完成する。
ここで、ハードマスクとしての高誘電体３０は、ＲＩＥにより、多少、エッチングされるため、ＲＩＥ前の状態に比べて、ＲＩＥ後の状態では、その厚さが薄くなる。
この現象を利用して、例えば、ＲＩＥ後に、高誘電体３０の上面と絶縁層２２の上面とがほぼ一致するようにするか、又は、高誘電体３０の上面が絶縁層２２の上面よりも下部になるようにすれば、上部電極２１に対するコンタクトホールの形成が容易になる。
なお、図２４に示すように、下部電極１９のパターニングが終了した後には、オーバーエッチにより、下地となる絶縁層（例えば、酸化シリコン）１５が、多少、エッチングされる。
次に、図２５に示すように、例えば、ＬＰＣＶＤ法により、セルキャパシタ上に、絶縁層（例えば、酸化シリコン）２４を形成する。また、ＣＭＰを行い、絶縁層２４の表面を平坦化する。
この後、ＰＥＰ及びＲＩＥにより、コンタクトホールを形成する。ここで、コンタクトプラグ１６Ｂ，２５のためのコンタクトホールに関しては、例えば、同一材料から構成される絶縁層１５，２２，２４に対するエッチングを行えばよい。
つまり、これら全てのコンタクトホールに関しては、絶縁層（例えば、酸化シリコン）１５，２２，２４をエッチングすればよく、高誘電体３０をエッチングする必要がないため、エッチングプロセスを簡略化できる。
最後に、コンタクトホール内に、コンタクトプラグ１６Ｂ，２５を満たし、さらに、コンタクトプラグ１６Ｂ，２５上に、配線２８，２９を形成すると、図１８に示すようなＦｅＲＡＭのメモリセルが完成する。
３． その他
上記各実施の形態における製造方法に関して、高誘電体、キャパシタ間誘電体及び層間絶縁層の堆積方法としては、特に限定されることはなく、例えば、スパッタ法、ＣＶＤ法、ＣＳＤ法（Sol-gel法を含む）など、様々な方法のなかから選択することができる。
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例に関わるキャパシタは、特に、キャパシタをデータ記憶素子として用いる半導体メモリに有効である。
本発明の例に関わるキャパシタ構造を示す図。 キャパシタに生じる電気力線を示す図。 電気力線の屈折の様子を示す図。 本発明の第１実施の形態に関わるＦｅＲＡＭのメモリセルを示す図。 セルキャパシタの平面レイアウトを示す図。 キャパシタに生じる電気力線を示す図。 キャパシタに生じる電気力線を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の第２実施の形態に関わるＦｅＲＡＭのメモリセルを示す図。 セルキャパシタの平面レイアウトを示す図。 本発明の第３実施の形態に関わるＦｅＲＡＭのメモリセルを示す図。 本発明の第４実施の形態に関わるＦｅＲＡＭのメモリセルを示す図。 セルキャパシタの平面レイアウトを示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 本発明の例に関わるメモリセルの製造方法の一工程を示す図。 図４のメモリセルの変形例を示す図。 図１５のメモリセルの変形例を示す図。 図１８のメモリセルの変形例を示す図。 キャパシタに生じる電気力線を示す図。 キャパシタに生じる電気力線を示す図。 電気力線の屈折の様子を示す図。 従来のＦｅＲＡＭのメモリセルを示す図。
符号の説明
１１： シリコン基板、 １２： ソース／ドレイン領域、 １３： ゲート絶縁層、 １４： ゲート電極、 １５，１７，１８，２２，２３，２４： 絶縁層、 １６，１６Ａ，１６Ｂ，２５，２６，２７： コンタクトプラグ、 １９： 下部電極、 ２０： 強誘電体、 ２１： 上部電極、 ２８，２９： 配線、 ３０： 高誘電体、 ３１，３３： フォトマスク（レジストパターン）、 ３２： バリア層。

Claims (6)

  1. 下部電極、上部電極及びこれらの間に配置される誘電体から構成されるキャパシタと、前記キャパシタを取り囲む絶縁層と、前記誘電体と前記絶縁層との間に配置され、前記誘電体の側壁部を完全に覆う高誘電体とを具備し、前記高誘電体の比誘電率は、前記キャパシタを構成する前記誘電体の比誘電率よりも大きいことを特徴とする半導体装置。
  2. 前記高誘電体と前記キャパシタを構成する前記誘電体との間には、両者の反応を防ぐためのバリア層が配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記高誘電体の厚さは、前記下部電極から前記上部電極までの距離に等しいことを特徴とする請求項１に記載の半導体装置。
  4. 前記高誘電体は、前記キャパシタを構成する前記誘電体が露出する前記キャパシタの側面のみを覆っていることを特徴とする請求項１に記載の半導体装置。
  5. 第１導電体を形成する工程と、前記第１導電体上に誘電体を形成する工程と、前記誘電体上に第２導電体を形成する工程と、前記第２導電体及び前記誘電体をエッチングし、前記第２導電体からなる上部電極を形成する工程と、前記誘電体の側面を完全に覆い、前記誘電体よりも高い比誘電率を有する高誘電体を形成する工程と、前記高誘電体及び前記第１導電体をエッチングし、前記第１導電体からなる下部電極を形成する工程と、前記下部電極、前記上部電極及び前記高誘電体を覆う絶縁層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  6. 前記高誘電体をエッチングした後、前記高誘電体からなるハードマスクをマスクにして、前記第１導電体をエッチングすると共に、前記第１導電体のエッチングが終了した時点で、前記上部電極の上面に前記高誘電体が存在しなくなるように、エッチング選択比の制御が行われることを特徴とする請求項５に記載の半導体装置の製造方法。
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