JP2002134707A - 強誘電体メモリ及びその製造方法 - Google Patents
強誘電体メモリ及びその製造方法Info
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
(57)【要約】
【課題】 リソグラフィー或いは微細加工に伴うパター
ンの変換差やばらつきの問題を低減し、さらにそれがキ
ャパシタの分極量に与える影響を最小にすることがで
き、微細化と共に高集積化をはかり、且つ信頼性の向上
をはかる。 【解決手段】 ラダー構造を有する強誘電体メモリにお
いて、Ｓｉ基板１００上に形成されたトランジスタのソ
ース・ドレイン領域１０６の一方に接続された第１のプ
ラグと、ソース・ドレイン領域１０６の他方に接続され
た第２のプラグと、第１のプラグに接続されてチャネル
方向と垂直な２つのキャパシタ面を有するブロック状の
第１のキャパシタ電極１１５と、第１のキャパシタ電極
１１５のキャパシタ面に形成された強誘電体膜１１６
と、第２のプラグに接続され強誘電体膜１１６を挟んで
第１のキャパシタ電極１１５のキャパシタ面に形成され
た第２のキャパシタ電極１１７とを備えた。
ンの変換差やばらつきの問題を低減し、さらにそれがキ
ャパシタの分極量に与える影響を最小にすることがで
き、微細化と共に高集積化をはかり、且つ信頼性の向上
をはかる。 【解決手段】 ラダー構造を有する強誘電体メモリにお
いて、Ｓｉ基板１００上に形成されたトランジスタのソ
ース・ドレイン領域１０６の一方に接続された第１のプ
ラグと、ソース・ドレイン領域１０６の他方に接続され
た第２のプラグと、第１のプラグに接続されてチャネル
方向と垂直な２つのキャパシタ面を有するブロック状の
第１のキャパシタ電極１１５と、第１のキャパシタ電極
１１５のキャパシタ面に形成された強誘電体膜１１６
と、第２のプラグに接続され強誘電体膜１１６を挟んで
第１のキャパシタ電極１１５のキャパシタ面に形成され
た第２のキャパシタ電極１１７とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリに
係わり、特に微細，高集積のラダー構造を有する強誘電
体メモリ及びその製造方法に関する。
係わり、特に微細，高集積のラダー構造を有する強誘電
体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】近年、強誘電体薄膜を利用した不揮発性
メモリである強誘電体メモリの開発が進んでいる。強誘
電体メモリの基本的な構造は、ＤＲＡＭのキャパシタ部
分の絶縁膜を強誘電体で置き換えたもので、以下のよう
な特徴を持ち次世代メモリとして期待されている。
メモリである強誘電体メモリの開発が進んでいる。強誘
電体メモリの基本的な構造は、ＤＲＡＭのキャパシタ部
分の絶縁膜を強誘電体で置き換えたもので、以下のよう
な特徴を持ち次世代メモリとして期待されている。
【０００３】(1) 書き込み，消去が高速であり、セルを
小型化することでＤＲＡＭなみの１００ｎｓ以下の書き
込み時間が可能である。 (2) 書き換え可能回数が大きく、強誘電体材料（ＰＺ
Ｔ，ＳＢＴなど）、電極材料（Ｐｔ，ＩｒＯx ，ＲｕＯ
x ，ＳｒＲｕＯ3 など）を工夫することで１０12回以上
が可能である。
小型化することでＤＲＡＭなみの１００ｎｓ以下の書き
込み時間が可能である。 (2) 書き換え可能回数が大きく、強誘電体材料（ＰＺ
Ｔ，ＳＢＴなど）、電極材料（Ｐｔ，ＩｒＯx ，ＲｕＯ
x ，ＳｒＲｕＯ3 など）を工夫することで１０12回以上
が可能である。
【０００４】(3) 高密度・高集積化ができ、ＤＲＡＭと
同等の集積度を得ることも原理的に可能である。 (4) 内部の書き込み電圧を２Ｖ程度とすることができ、
低消費電力が可能である。 (5) ビット書き換え、ランダムアクセスが可能である。
同等の集積度を得ることも原理的に可能である。 (4) 内部の書き込み電圧を２Ｖ程度とすることができ、
低消費電力が可能である。 (5) ビット書き換え、ランダムアクセスが可能である。
【０００５】これらの利点を利用して、多分野，多方面
に渡っての応用が実用化或いは検討されている。さら
に、高集積，大容量化することにより、ＤＲＡＭ，ＳＲ
ＡＭ或いはＥＥＰＲＯＭ置き換えなども将来的なターゲ
ットとなっている。
に渡っての応用が実用化或いは検討されている。さら
に、高集積，大容量化することにより、ＤＲＡＭ，ＳＲ
ＡＭ或いはＥＥＰＲＯＭ置き換えなども将来的なターゲ
ットとなっている。
【０００６】強誘電体は自発分極を持ち、その自発分極
が電界により向きを反転することが可能である特徴を持
つ。自発分極は電界を印加しない状態でも分極値を持ち
（残留分極）、その値（分極の向き）が電界を０とする
前の状態に依存する。印加する電界の向きで＋，−の電
荷を結晶表面に誘起することができ、この状態をメモリ
素子の“０”，“１”に対応させる。ＤＲＡＭと同じ１
Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を取
ることができるが、現状では信頼性を向上させるために
２Ｔ／２Ｃ構造のものが採用されている。
が電界により向きを反転することが可能である特徴を持
つ。自発分極は電界を印加しない状態でも分極値を持ち
（残留分極）、その値（分極の向き）が電界を０とする
前の状態に依存する。印加する電界の向きで＋，−の電
荷を結晶表面に誘起することができ、この状態をメモリ
素子の“０”，“１”に対応させる。ＤＲＡＭと同じ１
Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を取
ることができるが、現状では信頼性を向上させるために
２Ｔ／２Ｃ構造のものが採用されている。
【０００７】ところで、この種の強誘電体メモリの一つ
として、一対のトランジスタとキャパシタを並列に配置
し、これらを数個直列に配置するはしご型（ラダー構
造）とするものが提案されている。この場合のメリット
の一つとしては、個々のセルからビット線プラグを取る
必要が無いためセル占有面積が小さくなることがあげら
れる。
として、一対のトランジスタとキャパシタを並列に配置
し、これらを数個直列に配置するはしご型（ラダー構
造）とするものが提案されている。この場合のメリット
の一つとしては、個々のセルからビット線プラグを取る
必要が無いためセル占有面積が小さくなることがあげら
れる。
【０００８】しかしながら、このようなラダー構造を有
する強誘電体メモリセルにおいても、加工の難しさや特
性のばらつきなどの問題のため、微細化，高集積化は容
易ではなかった。大容量化を進めるための方法として考
えられるキャパシタの立体化配置に関しても、上記の理
由に加え加工の難しさから更に難しいと考えられてき
た。
する強誘電体メモリセルにおいても、加工の難しさや特
性のばらつきなどの問題のため、微細化，高集積化は容
易ではなかった。大容量化を進めるための方法として考
えられるキャパシタの立体化配置に関しても、上記の理
由に加え加工の難しさから更に難しいと考えられてき
た。
【０００９】即ち、電極，強誘電体材料共にＲＩＥによ
る加工の際、加工プロセス自体の難しさに加えてＰｔな
どに代表される電極材料を加工する際に生じる残さ物に
よりリーク電流が増大することを防ぐためにも、キャパ
シタ加工に大きな変換差を余儀なくされることが一因と
してあげられる。さらに、立体化によっても十分なキャ
パシタ面積が確保できず、結果として十分な分極電荷量
が確保できないといった問題があった。
る加工の際、加工プロセス自体の難しさに加えてＰｔな
どに代表される電極材料を加工する際に生じる残さ物に
よりリーク電流が増大することを防ぐためにも、キャパ
シタ加工に大きな変換差を余儀なくされることが一因と
してあげられる。さらに、立体化によっても十分なキャ
パシタ面積が確保できず、結果として十分な分極電荷量
が確保できないといった問題があった。
【００１０】このような点を改善するためには従来方法
では、プロセス自体が非常に複雑になるといった問題が
あった。また、同様の理由により、キャパシタ立体化に
よるセル自体の微細化が必ずしも十分に進まず、高集積
化に対するメリットが十分得られないという点も問題で
あった。
では、プロセス自体が非常に複雑になるといった問題が
あった。また、同様の理由により、キャパシタ立体化に
よるセル自体の微細化が必ずしも十分に進まず、高集積
化に対するメリットが十分得られないという点も問題で
あった。
【００１１】
【発明が解決しようとする課題】このように従来の強誘
電体メモリにおいては、微細化に伴うキャパシタ構造の
立体化とそれによる高集積化に対し、プロセスが複雑に
なり、また十分なキャパシタ面積を確保できず、このた
め十分な利点を引き出すことが出来なかった。
電体メモリにおいては、微細化に伴うキャパシタ構造の
立体化とそれによる高集積化に対し、プロセスが複雑に
なり、また十分なキャパシタ面積を確保できず、このた
め十分な利点を引き出すことが出来なかった。
【００１２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、リソグラフィー或いは
微細加工に伴うパターンの変換差やばらつきの問題を低
減することができ、微細化と共に高集積化をはかり、且
つ信頼性の向上をはかり得る強誘電体メモリ及びその製
造方法を提供することにある。
ので、その目的とするところは、リソグラフィー或いは
微細加工に伴うパターンの変換差やばらつきの問題を低
減することができ、微細化と共に高集積化をはかり、且
つ信頼性の向上をはかり得る強誘電体メモリ及びその製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【００１４】即ち本発明は、強誘電体メモリにおいて、
半導体ウェーハ上に形成されたトランジスタのソース・
ドレイン領域の一方に接続され、トランジスタ領域の上
方に引き出された第１のプラグと、前記トランジスタの
ソース・ドレイン領域の他方に接続され、トランジスタ
領域の上方に引き出された第２のプラグと、第１のプラ
グに接続されてトランジスタ領域の上方に形成され、前
記ウェーハの表面と垂直な少なくとも２つのキャパシタ
面を有する第１のキャパシタ電極と、第１のキャパシタ
電極のキャパシタ面に形成された強誘電体膜と、第２の
プラグに接続されてトランジスタ領域の上方に形成さ
れ、且つ前記強誘電体膜を挟んで第１のキャパシタ電極
のキャパシタ面に形成された第２のキャパシタ電極とを
具備してなることを特徴とする。
半導体ウェーハ上に形成されたトランジスタのソース・
ドレイン領域の一方に接続され、トランジスタ領域の上
方に引き出された第１のプラグと、前記トランジスタの
ソース・ドレイン領域の他方に接続され、トランジスタ
領域の上方に引き出された第２のプラグと、第１のプラ
グに接続されてトランジスタ領域の上方に形成され、前
記ウェーハの表面と垂直な少なくとも２つのキャパシタ
面を有する第１のキャパシタ電極と、第１のキャパシタ
電極のキャパシタ面に形成された強誘電体膜と、第２の
プラグに接続されてトランジスタ領域の上方に形成さ
れ、且つ前記強誘電体膜を挟んで第１のキャパシタ電極
のキャパシタ面に形成された第２のキャパシタ電極とを
具備してなることを特徴とする。
【００１５】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。
は次のものが挙げられる。
【００１６】(1) トランジスタは複数個が直列に接続さ
れ、キャパシタは各々のトランジスタにそれぞれ並列に
接続され、第１のキャパシタ電極は隣接するトランジス
タ間の１つおきに設けられ、第２のキャパシタ電極は隣
接する第１のキャパシタ電極間の領域にそれぞれ形成さ
れていること。
れ、キャパシタは各々のトランジスタにそれぞれ並列に
接続され、第１のキャパシタ電極は隣接するトランジス
タ間の１つおきに設けられ、第２のキャパシタ電極は隣
接する第１のキャパシタ電極間の領域にそれぞれ形成さ
れていること。
【００１７】(2) 第１のキャパシタ電極はブロック状に
形成され、この電極におけるキャパシタ面は、トランジ
スタのチャネル長方向と垂直な２つの面であること。
形成され、この電極におけるキャパシタ面は、トランジ
スタのチャネル長方向と垂直な２つの面であること。
【００１８】(3) 第２のキャパシタ電極は、断面コ字型
に形成されていること。
に形成されていること。
【００１９】(4) 第１或いは第２のキャパシタ電極を構
成する金属は、Ｐｔ，Ｉｒ，ＩｒＯ x ，Ｒｕ，Ｒｕ
Ｏx ，ＳｒＲｕＯ3 の少なくとも一つを主成分とする材
料から構成されること。
成する金属は、Ｐｔ，Ｉｒ，ＩｒＯ x ，Ｒｕ，Ｒｕ
Ｏx ，ＳｒＲｕＯ3 の少なくとも一つを主成分とする材
料から構成されること。
【００２０】(5) 強誘電体膜は、鉛を主原料とするペロ
ブスカイトからなること。
ブスカイトからなること。
【００２１】(6) 強誘電体膜は、ビスマスを主原料とす
る酸化物材料からなること。
る酸化物材料からなること。
【００２２】また本発明は、強誘電体メモリの製造方法
において、半導体ウェーハ上に形成されたトランジスタ
のソース・ドレイン領域の一方に接続した第１のプラグ
を形成する工程と、第１のプラグに接続し前記トランジ
スタのチャネル長方向と垂直な２つのキャパシタ面を有
する第１のキャパシタ電極を該チャネル長方向と垂直な
方向に延在して形成する工程と、少なくとも第１のキャ
パシタ電極のキャパシタ面に強誘電体膜を形成する工程
と、少なくとも第１のキャパシタ電極のキャパシタ面に
前記強誘電体膜を挟んで第２のキャパシタ電極を形成す
る工程と、第１，第２のキャパシタ電極及び強誘電体膜
を選択的にエッチング加工し各セルに分離する工程と、
第２のキャパシタ電極と前記トランジスタのソース・ド
レイン領域の他方を接続する第２のプラグを形成する工
程とを含むことを特徴とする。
において、半導体ウェーハ上に形成されたトランジスタ
のソース・ドレイン領域の一方に接続した第１のプラグ
を形成する工程と、第１のプラグに接続し前記トランジ
スタのチャネル長方向と垂直な２つのキャパシタ面を有
する第１のキャパシタ電極を該チャネル長方向と垂直な
方向に延在して形成する工程と、少なくとも第１のキャ
パシタ電極のキャパシタ面に強誘電体膜を形成する工程
と、少なくとも第１のキャパシタ電極のキャパシタ面に
前記強誘電体膜を挟んで第２のキャパシタ電極を形成す
る工程と、第１，第２のキャパシタ電極及び強誘電体膜
を選択的にエッチング加工し各セルに分離する工程と、
第２のキャパシタ電極と前記トランジスタのソース・ド
レイン領域の他方を接続する第２のプラグを形成する工
程とを含むことを特徴とする。
【００２３】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。
は次のものが挙げられる。
【００２４】(1) トランジスタは複数個が直列に接続さ
れ、キャパシタは各々のトランジスタにそれぞれ並列に
接続され、第１のキャパシタ電極は隣接するトランジス
タ間の１つおきに設けられ、第２のキャパシタ電極は隣
接する第１のキャパシタ電極間の領域にそれぞれ形成さ
れること。
れ、キャパシタは各々のトランジスタにそれぞれ並列に
接続され、第１のキャパシタ電極は隣接するトランジス
タ間の１つおきに設けられ、第２のキャパシタ電極は隣
接する第１のキャパシタ電極間の領域にそれぞれ形成さ
れること。
【００２５】(2) 第１のキャパシタ電極の加工は、該電
極を形成すべき領域に溝を有する薄膜上に電極材料を形
成した後に、化学研磨により表面平滑化して溝内のみに
電極材料を埋め込むダマシーン法によって行うこと。
極を形成すべき領域に溝を有する薄膜上に電極材料を形
成した後に、化学研磨により表面平滑化して溝内のみに
電極材料を埋め込むダマシーン法によって行うこと。
【００２６】(3) 第１のキャパシタ電極の加工は、ＲＩ
Ｅによる側壁残しの手法によって行うこと。
Ｅによる側壁残しの手法によって行うこと。
【００２７】（作用）本発明によれば、トランジスタと
キャパシタを並列に配置したセル構造を有するラダー構
造型の強誘電体メモリにおいて、ソース・ドレイン領域
の一方から引き出された第１のプラグ上にブロック状の
第１のキャパシタ電極を配置し、ソース・ドレイン領域
の他方に接続された第２のプラグ上に第２のキャパシタ
電極を配置し、且つ第１のキャパシタ電極の側面（キャ
パシタ面）に強誘電体膜を介して第１及び第２のキャパ
シタ電極を対向配置するようにしているので、第１のキ
ャパシタ電極のそれぞれの側面を隣接する別個のキャパ
シタとして用いることができる。このようなキャパシタ
の立体配置により、メモリセルの微細化，高集積化が可
能となる。
キャパシタを並列に配置したセル構造を有するラダー構
造型の強誘電体メモリにおいて、ソース・ドレイン領域
の一方から引き出された第１のプラグ上にブロック状の
第１のキャパシタ電極を配置し、ソース・ドレイン領域
の他方に接続された第２のプラグ上に第２のキャパシタ
電極を配置し、且つ第１のキャパシタ電極の側面（キャ
パシタ面）に強誘電体膜を介して第１及び第２のキャパ
シタ電極を対向配置するようにしているので、第１のキ
ャパシタ電極のそれぞれの側面を隣接する別個のキャパ
シタとして用いることができる。このようなキャパシタ
の立体配置により、メモリセルの微細化，高集積化が可
能となる。
【００２８】また本発明では、第１のキャパシタ電極の
形成に際して、該電極を一旦トランジスタのチャネル長
方向と垂直方向に延在するストライプ状に加工すること
によって、キャパシタ部となる側壁面を平坦に加工する
ことができる。そして、第２のキャパシタ電極形成後に
このストライプ状のキャパシタを各セル毎に分離加工を
行うことにより、予め電極を各セル毎にブロック上に加
工した場合比べてリソグラフィーや加工に伴う形状の変
換差を極小にすることができる。
形成に際して、該電極を一旦トランジスタのチャネル長
方向と垂直方向に延在するストライプ状に加工すること
によって、キャパシタ部となる側壁面を平坦に加工する
ことができる。そして、第２のキャパシタ電極形成後に
このストライプ状のキャパシタを各セル毎に分離加工を
行うことにより、予め電極を各セル毎にブロック上に加
工した場合比べてリソグラフィーや加工に伴う形状の変
換差を極小にすることができる。
【００２９】本発明における第１のキャパシタ電極の形
成加工は、ダマシーン法，ＲＩＥ法いずれを用いても可
能である。ダマシーン法の場合には電極金属の成膜には
ＣＶＤ法やめっき法などを用いることが可能である。こ
の際のパターンは溝形状であるため電極の埋め込みは比
較的容易である。一方、ＲＩＥ法の場合には、スパッタ
法，ＣＶＤ法，めっき法など多様な成膜方法を選択でき
る。
成加工は、ダマシーン法，ＲＩＥ法いずれを用いても可
能である。ダマシーン法の場合には電極金属の成膜には
ＣＶＤ法やめっき法などを用いることが可能である。こ
の際のパターンは溝形状であるため電極の埋め込みは比
較的容易である。一方、ＲＩＥ法の場合には、スパッタ
法，ＣＶＤ法，めっき法など多様な成膜方法を選択でき
る。
【００３０】また、第２のキャパシタ電極の加工には自
己整合的にＣＭＰ又はＲＩＥによる側壁残しの手法を用
いることができ、いずれもリソグラフィー工程を経ずし
て加工が可能となるため、工程の簡素化においても有効
であると同時に、リソグラフィー工程に伴って生じる合
せずれの問題がないので、微細化，高集積化に極めて有
利である。さらに、第２のキャパシタ電極とトランジス
タのソース・ドレイン領域とをつなぐプラグの形成にお
いても、ＲＩＥプロセスを工夫し電極材料に対して高選
択にエッチングすることによって自己整合的にプラグ加
工をすることが可能になる。
己整合的にＣＭＰ又はＲＩＥによる側壁残しの手法を用
いることができ、いずれもリソグラフィー工程を経ずし
て加工が可能となるため、工程の簡素化においても有効
であると同時に、リソグラフィー工程に伴って生じる合
せずれの問題がないので、微細化，高集積化に極めて有
利である。さらに、第２のキャパシタ電極とトランジス
タのソース・ドレイン領域とをつなぐプラグの形成にお
いても、ＲＩＥプロセスを工夫し電極材料に対して高選
択にエッチングすることによって自己整合的にプラグ加
工をすることが可能になる。
【００３１】以上のように本発明により、リソグラフィ
ー或いは微細加工に伴うパターンの変換差やばらつきの
問題を低減し、さらにそれがキャパシタの分極量に与え
る影響を最小にすることができ、微細化と共に高集積化
をはかり、且つ信頼性の向上をはかることが可能とな
る。
ー或いは微細加工に伴うパターンの変換差やばらつきの
問題を低減し、さらにそれがキャパシタの分極量に与え
る影響を最小にすることができ、微細化と共に高集積化
をはかり、且つ信頼性の向上をはかることが可能とな
る。
【００３２】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００３３】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる強誘電体メモリの回路構成を示す図
である。複数個のスイッチングトランジスタ１が直列に
接続され、各々のトランジスタ１に強誘電体キャパシタ
２がそれぞれ並列接続され、いわゆるラダー構造となっ
ている。
の実施形態に係わる強誘電体メモリの回路構成を示す図
である。複数個のスイッチングトランジスタ１が直列に
接続され、各々のトランジスタ１に強誘電体キャパシタ
２がそれぞれ並列接続され、いわゆるラダー構造となっ
ている。
【００３４】次に、本実施形態の強誘電体メモリの素子
構造及び製造プロセスを、図２及び図３の工程断面図を
基に説明する。
構造及び製造プロセスを、図２及び図３の工程断面図を
基に説明する。
【００３５】まず、ｐ型Ｓｉ基板１００の表面上にトラ
ンジスタ活性領域以外の領域に、素子分離のための溝を
形成し、該溝内にＳｉＯ2 を埋め込んで素子分離領域を
形成する（Sallow Trench Isolation）（図の断面には
示されない）。
ンジスタ活性領域以外の領域に、素子分離のための溝を
形成し、該溝内にＳｉＯ2 を埋め込んで素子分離領域を
形成する（Sallow Trench Isolation）（図の断面には
示されない）。
【００３６】次いで、図２（ａ）に示すように、スイッ
チ動作を行うためのトランジスタを形成する。具体的に
は、まず全面に熱酸化により厚さ６ｎｍ程度の酸化膜１
０１を形成し、続いて全面に砒素をドープしたｎ+ 型ポ
リＳｉ膜１０２を形成し、さらに該ポリＳｉ膜１０２上
にＷＳｉx 膜１０３及び窒化膜１０４を形成する。その
後、ポリＳｉ膜１０２，ＷＳｉx 膜１０３，窒化膜１０
４を通常の光リソグラフィー法及びＲＩＥ法により加工
しゲート電極を形成する。しかる後、窒化膜１０５を堆
積しＲＩＥによる側壁残しの手法によって該ゲート電極
側壁にスペーサ部を設ける。また、プロセス詳細は省く
が、イオン注入法及び熱処理によってソース・ドレイン
領域１０６を形成する。
チ動作を行うためのトランジスタを形成する。具体的に
は、まず全面に熱酸化により厚さ６ｎｍ程度の酸化膜１
０１を形成し、続いて全面に砒素をドープしたｎ+ 型ポ
リＳｉ膜１０２を形成し、さらに該ポリＳｉ膜１０２上
にＷＳｉx 膜１０３及び窒化膜１０４を形成する。その
後、ポリＳｉ膜１０２，ＷＳｉx 膜１０３，窒化膜１０
４を通常の光リソグラフィー法及びＲＩＥ法により加工
しゲート電極を形成する。しかる後、窒化膜１０５を堆
積しＲＩＥによる側壁残しの手法によって該ゲート電極
側壁にスペーサ部を設ける。また、プロセス詳細は省く
が、イオン注入法及び熱処理によってソース・ドレイン
領域１０６を形成する。
【００３７】次いで、図２（ｂ）に示すように、全面に
ＣＶＤ酸化膜１０７を堆積した後、ＣＭＰ法により平坦
化を行い、トランジスタのソース・ドレイン領域１０６
に連通するコンタクトホール１０８，１０９を自己整合
的に形成する。この後、スパッタ法或いはＣＶＤ法によ
り薄いチタン膜を堆積しフォーミングガス中で熱処理を
行うことによってＴｉＮ膜１１０を形成する。
ＣＶＤ酸化膜１０７を堆積した後、ＣＭＰ法により平坦
化を行い、トランジスタのソース・ドレイン領域１０６
に連通するコンタクトホール１０８，１０９を自己整合
的に形成する。この後、スパッタ法或いはＣＶＤ法によ
り薄いチタン膜を堆積しフォーミングガス中で熱処理を
行うことによってＴｉＮ膜１１０を形成する。
【００３８】続いて、ＣＶＤ法によりタングステン１１
１を全面に堆積した後、ＣＭＰ法によりコンタクトホー
ル１０８，１０９外の領域からタングステン１１１を除
去することにより、コンタクトホール内１０８，１０９
にタングステン１１１を埋め込む。その後、全面にＣＶ
Ｄ窒化膜１１２を堆積する。ここで、コンタクトホール
１０８内に埋め込まれたタングステン１１１が第１のプ
ラグとなり、コンタクトホール１０９内に埋め込まれた
タングステン１１１が第２のプラグとなる。
１を全面に堆積した後、ＣＭＰ法によりコンタクトホー
ル１０８，１０９外の領域からタングステン１１１を除
去することにより、コンタクトホール内１０８，１０９
にタングステン１１１を埋め込む。その後、全面にＣＶ
Ｄ窒化膜１１２を堆積する。ここで、コンタクトホール
１０８内に埋め込まれたタングステン１１１が第１のプ
ラグとなり、コンタクトホール１０９内に埋め込まれた
タングステン１１１が第２のプラグとなる。
【００３９】次いで、図２（ｃ）に示すように、厚いＣ
ＶＤ酸化膜１１３を全面に堆積したのち、コンタクトホ
ール１０８に接続するストライプ状の開口部１１４を光
リソグラフィーとＲＩＥ法を用いて形成する。続いて、
全面に第１のキャパシタ電極となる第１の白金（Ｐｔ）
膜１１５を堆積し、ＣＭＰ法を用いて開口部１１４内を
残し白金膜１１５を除去する。この際、白金膜１１５の
堆積は、例えばＣＶＤ法によって形成しても良いし、め
っき法を用いても良い。ここで、開口部１１４内に埋め
込まれた白金膜１１５は第１のキャパシタ電極となる。
そして、白金膜１１５は隣接するトランジスタ間の１つ
おきに設けられる。
ＶＤ酸化膜１１３を全面に堆積したのち、コンタクトホ
ール１０８に接続するストライプ状の開口部１１４を光
リソグラフィーとＲＩＥ法を用いて形成する。続いて、
全面に第１のキャパシタ電極となる第１の白金（Ｐｔ）
膜１１５を堆積し、ＣＭＰ法を用いて開口部１１４内を
残し白金膜１１５を除去する。この際、白金膜１１５の
堆積は、例えばＣＶＤ法によって形成しても良いし、め
っき法を用いても良い。ここで、開口部１１４内に埋め
込まれた白金膜１１５は第１のキャパシタ電極となる。
そして、白金膜１１５は隣接するトランジスタ間の１つ
おきに設けられる。
【００４０】次いで、図３（ｄ）に示すように、ＣＶＤ
酸化膜１１３をエッチング除去した後、強誘電体膜とし
てのＰＺＴ膜１１６、第２のキャパシタ電極となる白金
膜１１７をこの順にＣＶＤ法により全面に堆積し、必要
に応じて６００℃程度の熱処理を行いＰＺＴ膜１１６の
結晶化を促進する。この後、全面にＣＶＤ酸化膜１１８
を堆積し、ＣＭＰ法を用いて第１の白金電極１１５間の
溝部内を残し該ＣＶＤ酸化膜１１８、第２の白金膜１１
７を除去する。
酸化膜１１３をエッチング除去した後、強誘電体膜とし
てのＰＺＴ膜１１６、第２のキャパシタ電極となる白金
膜１１７をこの順にＣＶＤ法により全面に堆積し、必要
に応じて６００℃程度の熱処理を行いＰＺＴ膜１１６の
結晶化を促進する。この後、全面にＣＶＤ酸化膜１１８
を堆積し、ＣＭＰ法を用いて第１の白金電極１１５間の
溝部内を残し該ＣＶＤ酸化膜１１８、第２の白金膜１１
７を除去する。
【００４１】次いで、図３（ｅ）に示すように、光リソ
グラフィーとＲＩＥ法を用いて隣接するセル間に溝１１
９を形成することにより、キャパシタ部を分離する。続
いて、溝１１９内を酸化膜１２０で埋め込んだ後、隣接
する第１の白金電極１１５間の領域にコンタクトホール
１０９に連通するコンタクトホール１２１を開口し、該
コンタクトホール１２１内に例えばタングステン１２２
を埋め込む。これにより、第２の白金膜１１７とトラン
ジスタのソース・ドレイン領域１０６とを電気的に接続
する。
グラフィーとＲＩＥ法を用いて隣接するセル間に溝１１
９を形成することにより、キャパシタ部を分離する。続
いて、溝１１９内を酸化膜１２０で埋め込んだ後、隣接
する第１の白金電極１１５間の領域にコンタクトホール
１０９に連通するコンタクトホール１２１を開口し、該
コンタクトホール１２１内に例えばタングステン１２２
を埋め込む。これにより、第２の白金膜１１７とトラン
ジスタのソース・ドレイン領域１０６とを電気的に接続
する。
【００４２】これ以降は図示しないが、Ａｌ或いはＣｕ
配線工程を経て、強誘電体メモリを完成することにな
る。
配線工程を経て、強誘電体メモリを完成することにな
る。
【００４３】このように本実施形態では、トランジスタ
とキャパシタを並列に配置したセル構造を有するラダー
構造型の強誘電体メモリにおいて、ソース・ドレイン領
域１０８の一方に連通するコンタクトホール１０８内に
形成された第１のプラグ１１１上にブロック状の第１の
キャパシタ電極１１５を配置し、ソース・ドレイン領域
１０６の他方に連通するコンタクトホール１０９内に形
成された第２のプラグ１１１上に第２のキャパシタ電極
１１７を配置し、且つ第１のキャパシタ電極１１５の側
面（キャパシタ面）に強誘電体膜１１６を介して第２の
キャパシタ電極１１７を対向配置するようにしているの
で、第１のキャパシタ電極１１５のそれぞれの側面に立
体型のキャパシタを形成することができ、更にこれらを
隣接する別個のキャパシタとして用いることができる。
とキャパシタを並列に配置したセル構造を有するラダー
構造型の強誘電体メモリにおいて、ソース・ドレイン領
域１０８の一方に連通するコンタクトホール１０８内に
形成された第１のプラグ１１１上にブロック状の第１の
キャパシタ電極１１５を配置し、ソース・ドレイン領域
１０６の他方に連通するコンタクトホール１０９内に形
成された第２のプラグ１１１上に第２のキャパシタ電極
１１７を配置し、且つ第１のキャパシタ電極１１５の側
面（キャパシタ面）に強誘電体膜１１６を介して第２の
キャパシタ電極１１７を対向配置するようにしているの
で、第１のキャパシタ電極１１５のそれぞれの側面に立
体型のキャパシタを形成することができ、更にこれらを
隣接する別個のキャパシタとして用いることができる。
【００４４】そして、このようなキャパシタの立体配置
をラダー構造型の強誘電体メモリに適用することによっ
て大きな効果が得られる。図４に示すように、高密度に
集積されたセル配置においては、スイッチングトランジ
スタはフィーチャーサイズＦの２倍の間隔で配置され
る。この各トランジスタに並列して強誘電体キャパシタ
が配置されるが、図から分かるように一方のソース・ド
レイン領域から引き出されたプラグ上に、ブロック状の
第１のキャパシタ電極をこのトランジスタの活性領域と
垂直方向に配置することによって、この電極のそれぞれ
の側面を隣接する別個のキャパシタとして用いることが
できる。
をラダー構造型の強誘電体メモリに適用することによっ
て大きな効果が得られる。図４に示すように、高密度に
集積されたセル配置においては、スイッチングトランジ
スタはフィーチャーサイズＦの２倍の間隔で配置され
る。この各トランジスタに並列して強誘電体キャパシタ
が配置されるが、図から分かるように一方のソース・ド
レイン領域から引き出されたプラグ上に、ブロック状の
第１のキャパシタ電極をこのトランジスタの活性領域と
垂直方向に配置することによって、この電極のそれぞれ
の側面を隣接する別個のキャパシタとして用いることが
できる。
【００４５】即ち、トランジスタのチャネル方向に対し
ては、キャパシタを含めてセルを最小ピッチ２Ｆで配置
することができる。チャネル方向と直交する方向に対し
ては原理的には１Ｆの配置でも可能であるが、実用上は
２Ｆ〜３Ｆで配置するのが望ましい。従って、２Ｆ×２
Ｆ＝４Ｆ2でセルをレイアウトすることができ、セルの
占有面積の縮小化をはかることができる。
ては、キャパシタを含めてセルを最小ピッチ２Ｆで配置
することができる。チャネル方向と直交する方向に対し
ては原理的には１Ｆの配置でも可能であるが、実用上は
２Ｆ〜３Ｆで配置するのが望ましい。従って、２Ｆ×２
Ｆ＝４Ｆ2でセルをレイアウトすることができ、セルの
占有面積の縮小化をはかることができる。
【００４６】図５には、本実施形態のようにして形成し
たキャパシタが電極の高さＨをパラメータにしてどの程
度の分極量Ｑを有するかを、Ｆ＝０．１５ミクロンルー
ルの場合を例にとって示している。ここでは、分極密度
が３０μＣ／ｃｍ2 のＰＺＴ膜を用いた場合について示
してあり、さらに図４におけるキャパシタの奥行き距離
を２Ｆ或いは３Ｆとした場合についてそれぞれプロット
してある。図から明らかなように、現実的なキャパシタ
高さでも２Ｆ×２Ｆ（４Ｆ2 ）或いは２Ｆ×３Ｆ（６Ｆ
2 ）の強誘電体キャパシタセルが実現できることが確認
された。
たキャパシタが電極の高さＨをパラメータにしてどの程
度の分極量Ｑを有するかを、Ｆ＝０．１５ミクロンルー
ルの場合を例にとって示している。ここでは、分極密度
が３０μＣ／ｃｍ2 のＰＺＴ膜を用いた場合について示
してあり、さらに図４におけるキャパシタの奥行き距離
を２Ｆ或いは３Ｆとした場合についてそれぞれプロット
してある。図から明らかなように、現実的なキャパシタ
高さでも２Ｆ×２Ｆ（４Ｆ2 ）或いは２Ｆ×３Ｆ（６Ｆ
2 ）の強誘電体キャパシタセルが実現できることが確認
された。
【００４７】具体的には、例えばＨが０．３μｍでは奥
行き量２Ｆの場合に３０ｆＣ近い分極量が得られ、奥行
き量３Ｆの場合には４０ｆＣ程度の分極量が得られる。
これは、同じデザインルールにおける平面キャパシタの
数倍の分極量である。つまり、本実施形態では４Ｆ2 や
６Ｆ2 の強誘電体メモリにおいて、現実的なキャパシタ
高さでも十分大きな分極量が得られることになる。
行き量２Ｆの場合に３０ｆＣ近い分極量が得られ、奥行
き量３Ｆの場合には４０ｆＣ程度の分極量が得られる。
これは、同じデザインルールにおける平面キャパシタの
数倍の分極量である。つまり、本実施形態では４Ｆ2 や
６Ｆ2 の強誘電体メモリにおいて、現実的なキャパシタ
高さでも十分大きな分極量が得られることになる。
【００４８】また本実施形態では、第１のキャパシタ電
極１１５の形成に際して、一旦トランジスタのチャネル
長方向と垂直方向に延在するストライプ状に加工するこ
とによって、キャパシタ部となる側壁面を平坦に加工す
ることができる。そして、第２のキャパシタ電極１１７
の形成後にストライプ状のキャパシタを各セル毎に分離
加工しているので、予め電極を各セル毎にブロック上に
加工した場合比べてリソグラフィーや加工に伴う形状の
変換差を極小にすることができる。
極１１５の形成に際して、一旦トランジスタのチャネル
長方向と垂直方向に延在するストライプ状に加工するこ
とによって、キャパシタ部となる側壁面を平坦に加工す
ることができる。そして、第２のキャパシタ電極１１７
の形成後にストライプ状のキャパシタを各セル毎に分離
加工しているので、予め電極を各セル毎にブロック上に
加工した場合比べてリソグラフィーや加工に伴う形状の
変換差を極小にすることができる。
【００４９】また、第２のキャパシタ電極１１７の加工
はＣＭＰの手法を用いて自己整合的に行うことができ、
リソグラフィー工程を経ずして加工が可能となるため、
工程の簡素化においても有効であると同時にリソグラフ
ィー工程に伴って生じる合せずれの問題がないので、微
細化，高集積化に極めて有利である。さらに、第２のキ
ャパシタ電極１１７とトランジスタのソース・ドレイン
領域１０６とをつなぐプラグの形成においても、ＲＩＥ
プロセスを工夫し電極材料に対して高選択にエッチング
することによって自己整合的にプラグ加工をすることが
可能になる。
はＣＭＰの手法を用いて自己整合的に行うことができ、
リソグラフィー工程を経ずして加工が可能となるため、
工程の簡素化においても有効であると同時にリソグラフ
ィー工程に伴って生じる合せずれの問題がないので、微
細化，高集積化に極めて有利である。さらに、第２のキ
ャパシタ電極１１７とトランジスタのソース・ドレイン
領域１０６とをつなぐプラグの形成においても、ＲＩＥ
プロセスを工夫し電極材料に対して高選択にエッチング
することによって自己整合的にプラグ加工をすることが
可能になる。
【００５０】このように本実施形態では、リソグラフィ
ー或いは微細加工に伴うパターンの変換差やばらつきの
問題を低減し、さらにそれがキャパシタの分極量に与え
る影響を最小にすることができ、微細化と共に高集積化
をはかり且つ信頼性の向上をはかることができる。
ー或いは微細加工に伴うパターンの変換差やばらつきの
問題を低減し、さらにそれがキャパシタの分極量に与え
る影響を最小にすることができ、微細化と共に高集積化
をはかり且つ信頼性の向上をはかることができる。
【００５１】従って、多分野，多方面に渡っての応用
（エアコンの温湿度センサ、各種電子機器の製造プロセ
スのモニター用ＴＡＧ，ＴＶゲームのリジューム機能、
アーケードゲームの記憶装置、ＴＶやビデオの設定記
憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況
モニタ、衛星放送、ケーブルＴＶのセットトップボック
ス、自動車のエンジンコントロール、ラジオの周波数プ
リセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い
工業用製品のラインの製造プロセスモニタ、電力積算
計、工業用液体、気体流量計センサ、大型タンクの液面
計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯
端末機器など）が可能となる。また、ＤＲＡＭ，ＳＲＡ
Ｍ，或いはＥＥＰＲＯＭの置き換えも可能となる。
（エアコンの温湿度センサ、各種電子機器の製造プロセ
スのモニター用ＴＡＧ，ＴＶゲームのリジューム機能、
アーケードゲームの記憶装置、ＴＶやビデオの設定記
憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況
モニタ、衛星放送、ケーブルＴＶのセットトップボック
ス、自動車のエンジンコントロール、ラジオの周波数プ
リセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い
工業用製品のラインの製造プロセスモニタ、電力積算
計、工業用液体、気体流量計センサ、大型タンクの液面
計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯
端末機器など）が可能となる。また、ＤＲＡＭ，ＳＲＡ
Ｍ，或いはＥＥＰＲＯＭの置き換えも可能となる。
【００５２】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。
実施形態について説明する。
【００５３】図６及び図７は、本発明の第２の実施形態
に係わる強誘電体メモリの製造工程を示す断面図であ
る。本実施形態は、基本的に第１の実施形態と同様であ
るが、第１のキャパシタ電極の加工をＣＭＰ法ではなく
ＲＩＥ法によって行っている。
に係わる強誘電体メモリの製造工程を示す断面図であ
る。本実施形態は、基本的に第１の実施形態と同様であ
るが、第１のキャパシタ電極の加工をＣＭＰ法ではなく
ＲＩＥ法によって行っている。
【００５４】まず、第１の実施形態の場合と同様にし
て、トランジスタ等の形成を行う。図６（ａ）は図２
（ａ）と同じプロセスによって作成された状態であり、
２００はＳｉ基板、２０１はゲート絶縁膜となる酸化
膜、２０２はｎ+ 型ポリＳｉ膜、２０３はＷＳｉx 膜、
２０４はゲートのカバー層となる窒化膜、２０５は側壁
絶縁膜となる窒化膜、２０６はソース・ドレイン領域を
示している。
て、トランジスタ等の形成を行う。図６（ａ）は図２
（ａ）と同じプロセスによって作成された状態であり、
２００はＳｉ基板、２０１はゲート絶縁膜となる酸化
膜、２０２はｎ+ 型ポリＳｉ膜、２０３はＷＳｉx 膜、
２０４はゲートのカバー層となる窒化膜、２０５は側壁
絶縁膜となる窒化膜、２０６はソース・ドレイン領域を
示している。
【００５５】次いで、図６（ｂ）に示すように、全面に
ＣＶＤ酸化膜２０７を堆積した後、ＣＭＰ法により平坦
化を行い、トランジスタのソース・ドレイン領域２０６
に連通するコンタクトホール２０９を自己整合的に形成
する。この後、スパッタ法或いはＣＶＤ法により薄いチ
タン膜を堆積しフォーミングガス中で熱処理を行うこと
によってＴｉＮ膜２１０を形成し、続いてＣＶＤタング
ステン２１１を全面に堆積しＣＭＰ法によりコンタクト
ホール２０９外の領域からタングステン２１１を除去
し、コンタクトホール内にＴｉＮ膜２１０及びタングス
テン膜２１１を埋め込む。
ＣＶＤ酸化膜２０７を堆積した後、ＣＭＰ法により平坦
化を行い、トランジスタのソース・ドレイン領域２０６
に連通するコンタクトホール２０９を自己整合的に形成
する。この後、スパッタ法或いはＣＶＤ法により薄いチ
タン膜を堆積しフォーミングガス中で熱処理を行うこと
によってＴｉＮ膜２１０を形成し、続いてＣＶＤタング
ステン２１１を全面に堆積しＣＭＰ法によりコンタクト
ホール２０９外の領域からタングステン２１１を除去
し、コンタクトホール内にＴｉＮ膜２１０及びタングス
テン膜２１１を埋め込む。
【００５６】その後、全面にＣＶＤ窒化膜２１２を堆積
する。続いて、もう一方のソース・ドレイン領域２０６
に連通するコンタクトホール２０８を同様に自己整合的
に形成し、上記と同様にＴｉＮ膜２１０’とＣＶＤタン
グステン２１１’をコンタクトホール２０８内に埋め込
む。
する。続いて、もう一方のソース・ドレイン領域２０６
に連通するコンタクトホール２０８を同様に自己整合的
に形成し、上記と同様にＴｉＮ膜２１０’とＣＶＤタン
グステン２１１’をコンタクトホール２０８内に埋め込
む。
【００５７】次いで、図６（ｃ）に示すように、全面に
第１のキャパシタ電極となるイリジウム（Ｉｒ）膜２１
５を堆積し、ハードマスクとなるＣＶＤ−ＳｉＯ2 膜を
堆積し、光リソグラフィー法及びＲＩＥ法により一旦該
ＳｉＯ2 膜を加工後、これをマスクにイリジウム膜２１
５をＲＩＥ法により加工し、該ＳｉＯ2 膜をエッチング
除去することによってイリジウムパターンを形成する。
なお、イリジウム膜２１５は、例えばＣＶＤ法或いはめ
っき法など適当な方法を用いて成膜する。
第１のキャパシタ電極となるイリジウム（Ｉｒ）膜２１
５を堆積し、ハードマスクとなるＣＶＤ−ＳｉＯ2 膜を
堆積し、光リソグラフィー法及びＲＩＥ法により一旦該
ＳｉＯ2 膜を加工後、これをマスクにイリジウム膜２１
５をＲＩＥ法により加工し、該ＳｉＯ2 膜をエッチング
除去することによってイリジウムパターンを形成する。
なお、イリジウム膜２１５は、例えばＣＶＤ法或いはめ
っき法など適当な方法を用いて成膜する。
【００５８】次いで、図７（ｄ）に示すように、ＰＺＴ
膜２１６、第２の電極となるイリジウム膜２１７をこの
順にＣＶＤ法により全面に堆積し、必要に応じて６００
℃程度の熱処理を行いＰＺＴ膜２１６の結晶化を促進す
る。この後、一旦全面にＣＶＤ酸化膜２１８を堆積し、
ＣＭＰ法を用いて第１のイリジウム電極２１５間の溝部
内を残し該ＣＶＤ酸化膜２１８、第２のイリジウム膜２
１７を除去する。
膜２１６、第２の電極となるイリジウム膜２１７をこの
順にＣＶＤ法により全面に堆積し、必要に応じて６００
℃程度の熱処理を行いＰＺＴ膜２１６の結晶化を促進す
る。この後、一旦全面にＣＶＤ酸化膜２１８を堆積し、
ＣＭＰ法を用いて第１のイリジウム電極２１５間の溝部
内を残し該ＣＶＤ酸化膜２１８、第２のイリジウム膜２
１７を除去する。
【００５９】これ以降は第１の実施形態と同様であり、
図７（ｅ）に示すように、光リソグラフィーとＲＩＥ法
を用いて溝２１９を形成することによりキャパシタ部を
分離し、続いて溝２１９を酸化膜２２０で埋めた後、コ
ンタクトホール２０９に連通するコンタクトホール２２
１を開口し、該コンタクトホール２２１内に例えばタン
グステン２２２を埋め込むことにより、第２のイリジウ
ム膜２１７とトランジスタのソース・ドレイン領域２０
６とを電気的に接続する。そして、後工程においてＡｌ
或いはＣｕ配線工程を経て、強誘電体メモリを完成する
ことになる。
図７（ｅ）に示すように、光リソグラフィーとＲＩＥ法
を用いて溝２１９を形成することによりキャパシタ部を
分離し、続いて溝２１９を酸化膜２２０で埋めた後、コ
ンタクトホール２０９に連通するコンタクトホール２２
１を開口し、該コンタクトホール２２１内に例えばタン
グステン２２２を埋め込むことにより、第２のイリジウ
ム膜２１７とトランジスタのソース・ドレイン領域２０
６とを電気的に接続する。そして、後工程においてＡｌ
或いはＣｕ配線工程を経て、強誘電体メモリを完成する
ことになる。
【００６０】このようにして製造された強誘電体メモリ
においても、第１のキャパシタ電極２１５の形成方法が
異なるだけで、実質的に第１の実施形態と同様の構成が
実現される。従って、第１の実施形態と同様の効果が得
られる。また、第１のキャパシタ電極２１５をＲＩＥ法
で形成しているので、ＣＭＰ法で形成する第１の実施形
態よりも工程が簡略化される利点がある。
においても、第１のキャパシタ電極２１５の形成方法が
異なるだけで、実質的に第１の実施形態と同様の構成が
実現される。従って、第１の実施形態と同様の効果が得
られる。また、第１のキャパシタ電極２１５をＲＩＥ法
で形成しているので、ＣＭＰ法で形成する第１の実施形
態よりも工程が簡略化される利点がある。
【００６１】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。
実施形態について説明する。
【００６２】図８及び図９は、本発明の第３の実施形態
に係わる強誘電体メモリの製造工程を示す断面図であ
る。本実施形態は、基本的に第１の実施形態と同様であ
るが、第２のキャパシタ電極の加工をＣＭＰではなくＲ
ＩＥを用いた側壁残しの手法によって行っている。
に係わる強誘電体メモリの製造工程を示す断面図であ
る。本実施形態は、基本的に第１の実施形態と同様であ
るが、第２のキャパシタ電極の加工をＣＭＰではなくＲ
ＩＥを用いた側壁残しの手法によって行っている。
【００６３】まず、図８（ａ）〜（ｃ）に示す工程まで
は第１の実施形態と同様であり、基板３００上にトラン
ジスタの形成を行い、さらにプラグ３１１の形成、第１
のキャパシタ電極３１５の形成を行う。ここで、図８中
の３００〜３１５は図２中の１００〜１１５に対応して
いる。
は第１の実施形態と同様であり、基板３００上にトラン
ジスタの形成を行い、さらにプラグ３１１の形成、第１
のキャパシタ電極３１５の形成を行う。ここで、図８中
の３００〜３１５は図２中の１００〜１１５に対応して
いる。
【００６４】次いで、図９（ｄ）に示すように、ＣＶＤ
酸化膜３１３をエッチング除去した後、強誘電体膜とし
てのＰＺＴ膜３１６、第２のキャパシタ電極となる白金
膜３１７をこの順にＣＶＤ法により全面に堆積し、必要
に応じて６００℃程度の熱処理を行いＰＺＴ膜３１６の
結晶化を促進する。この後、ＲＩＥによる側壁残しの手
法を用いて白金膜３１７を加工する。即ち、白金膜３１
７をその厚さ分だけＲＩＥで全面エッチングすることに
より、白金膜３１７を第１のキャパシタ電極３１５の側
壁部分のみに残す。
酸化膜３１３をエッチング除去した後、強誘電体膜とし
てのＰＺＴ膜３１６、第２のキャパシタ電極となる白金
膜３１７をこの順にＣＶＤ法により全面に堆積し、必要
に応じて６００℃程度の熱処理を行いＰＺＴ膜３１６の
結晶化を促進する。この後、ＲＩＥによる側壁残しの手
法を用いて白金膜３１７を加工する。即ち、白金膜３１
７をその厚さ分だけＲＩＥで全面エッチングすることに
より、白金膜３１７を第１のキャパシタ電極３１５の側
壁部分のみに残す。
【００６５】次いで、図９（ｅ）に示すように、全面に
ＣＶＤ酸化膜３１８を堆積し、ＣＭＰ法を用いてＣＶＤ
酸化膜３１８を溝部のみに埋め込む。この後、光リソグ
ラフィーとＲＩＥ法を用いて隣接するセル間に溝３１９
を形成することにより、キャパシタ部を分離する。
ＣＶＤ酸化膜３１８を堆積し、ＣＭＰ法を用いてＣＶＤ
酸化膜３１８を溝部のみに埋め込む。この後、光リソグ
ラフィーとＲＩＥ法を用いて隣接するセル間に溝３１９
を形成することにより、キャパシタ部を分離する。
【００６６】続いて、溝３１９を酸化膜３２０で埋めた
後、隣接する第１の白金電極３１５間の領域にコンタク
トホール３０９に連通するコンタクトホール３２１を開
口する。この際、白金膜，ＰＺＴ膜に対して選択率の高
いＲＩＥ加工法を用いて、自己整合的にコンタクトホー
ル３２１を形成することが可能となる。そして、コンタ
クトホール３２１内に例えばタングステン３２２を埋め
込むことにより、第２の白金膜３１７とトランジスタの
ソース・ドレイン領域３０６とを電気的に接続する。さ
らに、後工程においてＡｌ或いはＣｕ配線工程を経て、
強誘電体メモリを完成することになる。
後、隣接する第１の白金電極３１５間の領域にコンタク
トホール３０９に連通するコンタクトホール３２１を開
口する。この際、白金膜，ＰＺＴ膜に対して選択率の高
いＲＩＥ加工法を用いて、自己整合的にコンタクトホー
ル３２１を形成することが可能となる。そして、コンタ
クトホール３２１内に例えばタングステン３２２を埋め
込むことにより、第２の白金膜３１７とトランジスタの
ソース・ドレイン領域３０６とを電気的に接続する。さ
らに、後工程においてＡｌ或いはＣｕ配線工程を経て、
強誘電体メモリを完成することになる。
【００６７】このようにして製造された強誘電体メモリ
においても、第２のキャパシタ電極３１７の形成方法が
異なるだけで、実質的に第１の実施形態と同様の構成が
実現される。従って、第１の実施形態と同様の効果が得
られる。また、タングステン３２２が第２の白金膜３１
７と広い面積で接触しているので、これらの間のコンタ
クト抵抗を小さくできる利点がある。
においても、第２のキャパシタ電極３１７の形成方法が
異なるだけで、実質的に第１の実施形態と同様の構成が
実現される。従って、第１の実施形態と同様の効果が得
られる。また、タングステン３２２が第２の白金膜３１
７と広い面積で接触しているので、これらの間のコンタ
クト抵抗を小さくできる利点がある。
【００６８】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では強誘電体としてＰＺ
Ｔ（ジルコン酸チタン酸鉛）を用いたが、鉛を主原料と
するペロブスカイトとしてＰｂＴｉＯ3 などを用いるこ
とも可能である。更には、ビスマスを主原料とする酸化
物材料（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）やチタン酸バ
リウム（ＢａＴｉＯ3 ：ＢＴＯ）等を用いることも可能
である。また、第１或いは第２のキャパシタ電極を構成
する金属は、白金やイリジウムに限るものではなく、Ｉ
ｒＯx ，Ｒｕ，ＲｕＯx ，若しくはＳｒＲｕＯ3 、又は
これらの混合物であってもよい。
されるものではない。実施形態では強誘電体としてＰＺ
Ｔ（ジルコン酸チタン酸鉛）を用いたが、鉛を主原料と
するペロブスカイトとしてＰｂＴｉＯ3 などを用いるこ
とも可能である。更には、ビスマスを主原料とする酸化
物材料（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）やチタン酸バ
リウム（ＢａＴｉＯ3 ：ＢＴＯ）等を用いることも可能
である。また、第１或いは第２のキャパシタ電極を構成
する金属は、白金やイリジウムに限るものではなく、Ｉ
ｒＯx ，Ｒｕ，ＲｕＯx ，若しくはＳｒＲｕＯ3 、又は
これらの混合物であってもよい。
【００６９】また、基板材料は必ずしもシリコンに限る
ものではなく、各種の半導体材料を用いることができ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
ものではなく、各種の半導体材料を用いることができ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００７０】
【発明の効果】以上詳述したように本発明によれば、ト
ランジスタのソース・ドレイン領域の一方に接続された
第１のプラグに接続してトランジスタ領域の上方に、ウ
ェーハの表面と垂直な方向に少なくとも２つのキャパシ
タ面を有する第１のキャパシタ電極を設け、この第１の
キャパシタ電極のキャパシタ面に強誘電体膜を介して第
２のキャパシタ電極を設け、この第２のキャパシタ電極
を第２のプラグを通してソース・ドレイン領域の他方に
接続するようにしているので、リソグラフィー或いは微
細加工に伴うパターンの変換差やばらつきの問題を低減
し、さらにそれがキャパシタの分極量に与える影響を最
小にすることができる。従って、微細化と共に高集積化
をはかり、且つ信頼性の向上をはかることが可能とな
る。
ランジスタのソース・ドレイン領域の一方に接続された
第１のプラグに接続してトランジスタ領域の上方に、ウ
ェーハの表面と垂直な方向に少なくとも２つのキャパシ
タ面を有する第１のキャパシタ電極を設け、この第１の
キャパシタ電極のキャパシタ面に強誘電体膜を介して第
２のキャパシタ電極を設け、この第２のキャパシタ電極
を第２のプラグを通してソース・ドレイン領域の他方に
接続するようにしているので、リソグラフィー或いは微
細加工に伴うパターンの変換差やばらつきの問題を低減
し、さらにそれがキャパシタの分極量に与える影響を最
小にすることができる。従って、微細化と共に高集積化
をはかり、且つ信頼性の向上をはかることが可能とな
る。
【図１】第１の実施形態に係わる強誘電体メモリの回路
構成を示す図。
構成を示す図。
【図２】第１の実施形態に係わる強誘電体メモリの製造
工程の前半を示す断面図。
工程の前半を示す断面図。
【図３】第１の実施形態に係わる強誘電体メモリの製造
工程の後半を示す断面図。
工程の後半を示す断面図。
【図４】本発明の効果を説明するためのもので、強誘電
体メモリの設計ルールを示す図。
体メモリの設計ルールを示す図。
【図５】本発明の効果を説明するためのもので、強誘電
体メモリのキャパシタにおける電極の高さと分極量との
関係を示す図。
体メモリのキャパシタにおける電極の高さと分極量との
関係を示す図。
【図６】第２の実施形態に係わる強誘電体メモリの製造
工程の前半を示す断面図。
工程の前半を示す断面図。
【図７】第２の実施形態に係わる強誘電体メモリの製造
工程の後半を示す断面図。
工程の後半を示す断面図。
【図８】第３の実施形態に係わる強誘電体メモリの製造
工程の前半を示す断面図。
工程の前半を示す断面図。
【図９】第３の実施形態に係わる強誘電体メモリの製造
工程の後半を示す断面図。
工程の後半を示す断面図。
101,107,113,118,120,201,207,218,220,301,307,313,31
8,320…酸化膜 102,202,302…ポリＳｉ膜 103,203,303…ＷＳｉx 膜 104,105,112,204,205,212,304,305,312…窒化膜 106,206,306…ソース・ドレイン領域 108,109,121,208,209,221,308,309,321…コンタクトホ
ール 110,210,310…ＴｉＮ膜 111,122,211,222,311,322…タングステン 114,314…開口部 115,117,315,317…白金膜 116,216,316…ＰＺＴ膜 119,219,319…溝 215,217…イリジウム膜
8,320…酸化膜 102,202,302…ポリＳｉ膜 103,203,303…ＷＳｉx 膜 104,105,112,204,205,212,304,305,312…窒化膜 106,206,306…ソース・ドレイン領域 108,109,121,208,209,221,308,309,321…コンタクトホ
ール 110,210,310…ＴｉＮ膜 111,122,211,222,311,322…タングステン 114,314…開口部 115,117,315,317…白金膜 116,216,316…ＰＺＴ膜 119,219,319…溝 215,217…イリジウム膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 GA09 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA43 MA06 MA17 NA01 PR40
Claims (9)
- 【請求項１】半導体ウェーハ上に形成されたトランジス
タのソース・ドレイン領域の一方に接続され、トランジ
スタ領域の上方に引き出された第１のプラグと、前記ト
ランジスタのソース・ドレイン領域の他方に接続され、
トランジスタ領域の上方に引き出された第２のプラグ
と、第１のプラグに接続されてトランジスタ領域の上方
に形成され、前記ウェーハの表面と垂直な少なくとも２
つのキャパシタ面を有する第１のキャパシタ電極と、第
１のキャパシタ電極のキャパシタ面に形成された強誘電
体膜と、第２のプラグに接続されてトランジスタ領域の
上方に形成され、且つ前記強誘電体膜を挟んで第１のキ
ャパシタ電極のキャパシタ面に形成された第２のキャパ
シタ電極とを具備してなることを特徴とする強誘電体メ
モリ。 - 【請求項２】前記トランジスタは複数個が直列に接続さ
れ、前記キャパシタは各々のトランジスタにそれぞれ並
列に接続され、第１のキャパシタ電極は隣接するトラン
ジスタ間の１つおきに設けられ、第２のキャパシタ電極
は隣接する第１のキャパシタ電極間の領域にそれぞれ形
成されていることを特徴とする請求項１記載の強誘電体
メモリ。 - 【請求項３】第１或いは第２のキャパシタ電極を構成す
る金属は、Ｐｔ，Ｉｒ，ＩｒＯx ，Ｒｕ，ＲｕＯx ，Ｓ
ｒＲｕＯ3 のを少なくとも一つを主成分とする材料から
構成されることを特徴とする請求項１記載の強誘電体メ
モリ。 - 【請求項４】前記強誘電体膜は、鉛を主原料とするペロ
ブスカイトからなることを特徴とする請求項１記載の強
誘電体メモリ。 - 【請求項５】前記強誘電体膜は、ビスマスを主原料とす
る酸化物材料からなることを特徴とする請求項１記載の
強誘電体メモリ。 - 【請求項６】半導体ウェーハ上に形成されたトランジス
タのソース・ドレイン領域の一方に接続した第１のプラ
グを形成する工程と、第１のプラグに接続し前記トラン
ジスタのチャネル長方向と垂直な２つのキャパシタ面を
有する第１のキャパシタ電極を該チャネル長方向と垂直
な方向に延在して形成する工程と、少なくとも第１のキ
ャパシタ電極のキャパシタ面に強誘電体膜を形成する工
程と、少なくとも第１のキャパシタ電極のキャパシタ面
に前記強誘電体膜を挟んで第２のキャパシタ電極を形成
する工程と、第１，第２のキャパシタ電極及び強誘電体
膜を選択的にエッチング加工し各セルに分離する工程
と、第２のキャパシタ電極と前記トランジスタのソース
・ドレイン領域の他方を接続する第２のプラグを形成す
る工程とを含むことを特徴とする強誘電体メモリの製造
方法。 - 【請求項７】前記トランジスタは複数個が直列に接続さ
れ、前記キャパシタは各々のトランジスタにそれぞれ並
列に接続され、第１のキャパシタ電極は隣接するトラン
ジスタ間の１つおきに設けられ、第２のキャパシタ電極
は隣接する第１のキャパシタ電極間の領域にそれぞれ形
成されることを特徴とする請求項６記載の強誘電体メモ
リの製造方法。 - 【請求項８】第１のキャパシタ電極の加工は、該電極を
形成すべき領域に溝を有する薄膜上に電極材料を形成し
た後に、化学研磨により表面平滑化して溝内のみに電極
材料を埋め込むダマシーン法によって行うことを特徴と
する請求項６記載の強誘電体メモリの製造方法。 - 【請求項９】第１のキャパシタ電極の加工は、ＲＩＥに
よる側壁残しの手法によって行うことを特徴とする請求
項６記載の強誘電体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330619A JP3833887B2 (ja) | 2000-10-30 | 2000-10-30 | 強誘電体メモリ及びその製造方法 |
| US09/984,518 US6586793B2 (en) | 2000-10-30 | 2001-10-30 | Ferroelectric memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000330619A JP3833887B2 (ja) | 2000-10-30 | 2000-10-30 | 強誘電体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134707A true JP2002134707A (ja) | 2002-05-10 |
| JP3833887B2 JP3833887B2 (ja) | 2006-10-18 |
Family
ID=18807104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000330619A Expired - Fee Related JP3833887B2 (ja) | 2000-10-30 | 2000-10-30 | 強誘電体メモリ及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6586793B2 (ja) |
| JP (1) | JP3833887B2 (ja) |
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|---|---|---|---|---|
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| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
| JP4797717B2 (ja) * | 2006-03-14 | 2011-10-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
| JP4745108B2 (ja) * | 2006-04-06 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009267063A (ja) * | 2008-04-24 | 2009-11-12 | Toshiba Corp | 半導体装置 |
| US10937783B2 (en) | 2016-11-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|---|
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| US5499207A (en) * | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| JPH10242426A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
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