JP4284228B2

JP4284228B2 - 半導体装置の製造方法

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Publication number: JP4284228B2
Application number: JP2004123371A
Authority: JP
Inventors: 克晃名取; 宏行金谷; 壮一山崎; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-04-19
Filing date: 2004-04-19
Publication date: 2009-06-24
Anticipated expiration: 2024-04-19
Also published as: US7501675B2; JP2005310918A; US20050230728A1

Description

本発明は、半導体装置の製造方法に関し、特に誘電体を用いたキャパシタを有する半導体装置の製造方法に関するものである。

強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものであり、次世代メモリとして期待されている。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。これらの材料は従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。よって結晶化するための工程、例えば高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に少なくとも４００−７００℃の温度が結晶化のために必要となる。成膜方法としては、ＭＯＣＶＤ法、スパッタ法、溶液法（ＣＳＤ：ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ）がある。

上述したような強誘電体材料を利用したＦｅＲＡＭキャパシタは、キャパシタ膜成膜後の特性は良好であっても、その後の工程であるＲＩＥ工程や層間膜形成、配線工程、シンタ処理、モールド時などのプロセス時に、Ｈの拡散などによる工程ダメージを受け、キャパシタ特性が劣化する問題があった。

そこで、キャパシタへの後工程でのダメージ自体を低減するために、保護膜が使用されている。特許文献１には、保護膜としてＡｌ酸化膜をキャパシタ上層部に利用することにより、ダメージを回避するキャパシタセルが開示されている。Ａｌ酸化膜の製造方法としてはスパッタ法、ＣＶＤ法などが有るが、高集積化にともなう微細加工において段差被膜性の高いＡＬＤ（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）法が特許文献２に開示されている。

一方、ＦｅＲＡＭを安定に動作させるために、ＦｅＲＡＭキャパシタの周辺回路部に電力安定用のキャパシタが用いられている。ＰＺＴは大きな誘電率を持つため、ＦｅＲＡＭキャパシタの周辺回路部でもＰＺＴキャパシタを安定化電源用に用いることが試みられている。例えば特許文献３には、メモリセルアレイ領域に強誘電体キャパシタを形成し、同時に周辺回路領域にダミーキャパシタを形成する技術が開示されている。また特許文献４には、メモリセル強誘電体キャパシタを周辺回路キャパシタと同時に形成する技術が開示されている。しかし、ＰＺＴキャパシタはリーク電流が大きく、キャパシタ容量を上げるための薄膜化が困難であるという問題がある。
特開２００１−３６０２６号公報特開２００２−４３５４１号公報特開２００２−３４３９４２号公報ＵＳＰ６，４０４，００１号公報

本発明の目的は、工程を簡略化して、強誘電体キャパシタの周辺回路部に良好な電気特性を有する補助用キャパシタを配置した半導体装置の製造方法を提供することにある。

本発明の一形態の半導体装置の製造方法は、半導体基板におけるメモリセル部から周辺回路部に対応する領域上に、絶縁膜を介在して下部電極を形成する工程と、前記下部電極における前記メモリセル部上に強誘電体膜を形成する工程と、前記強誘電体膜上に第１の上部電極を形成し、前記下部電極、前記強誘電体膜及び前記第１の上部電極で強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆うとともに前記周辺回路部の前記下部電極上に、耐水素バリア性の保護膜を形成する工程と、前記周辺回路部の前記保護膜上に第２の上部電極を形成し、前記下部電極、前記保護膜及び前記第２の上部電極で補助用キャパシタを形成する工程とを備えている。
また、半導体基板におけるメモリセル部に対応する領域上に、絶縁膜を介在して第１の下部電極、強誘電体膜及び第１の上部電極を積層した強誘電体キャパシタを形成する工程と、前記半導体基板における周辺回路部の前記絶縁膜上に、第２の下部電極を形成する工程と、前記強誘電体キャパシタを覆うとともに前記周辺回路部の前記第２の下部電極上に、耐水素バリア性の保護膜を形成する工程と、前記周辺回路部の前記保護膜上に第２の上部電極を形成し、前記第２の下部電極、前記保護膜及び前記第２の上部電極で補助用キャパシタを形成する工程とを備えている。

本発明によれば、工程を簡略化して、強誘電体キャパシタの周辺回路部に良好な電気特性を有する補助用キャパシタを配置した半導体装置の製造方法を提供できる。

以下、実施の形態を図面を参照して説明する。

（第１の実施の形態）
図１、図２、図３は、本第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第１の実施の形態では、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。

まず、図１の（ａ）に示すように、Ｐ型Ｓｉ基板（半導体基板）Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域１０１を形成する（ＳａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜１０３を形成し、さらに多結晶シリコン膜１０３上にＷＳｉ_ｘ膜１０４を、ＷＳｉ_ｘ膜１０４上に窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４，及び窒化膜１０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜１０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０７を形成する。

次に、図１の（ｂ）に示すように、全面にＣＶＤ酸化膜１０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域１０７に連通するコンタクトホール１０９を形成する。この後、スパッタ法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。続いて、ＣＶＤタングステン１１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン１１１を除去し、コンタクトホール１０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜１１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域１０７に連通するコンタクトホール１１３を形成し、同様にしてＴｉＮ膜１１４を形成し、タングステン１１５をコンタクトホール１１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図２の（ａ）に示すように、スパッタ法により厚さ１０ｎｍの炭化ケイ素膜１１６をＣＶＤ窒化膜１１２全面に堆積し、続いてスパッタ法により厚さ３ｎｍ程度のチタン膜１１７を炭化ケイ素膜１１６上全面に堆積する。この後、チタン膜１１７上全面にキャパシタ下部電極２００となる厚さ３０ｎｍのイリジウム膜１１８と厚さ２０ｎｍの第１の白金膜１１９とをスパッタ法にて形成する。

さらに、第１の白金膜１１９上にキャパシタ誘電体膜３００となるＰＺＴ膜１２０をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１２０の結晶化を行う。この後、ＰＺＴ膜１２０上にキャパシタ上部電極４００となる第２の白金膜１２１をスパッタ法により形成する。

その後、スパッタ法により第２の白金膜１２１上に第１の保護膜１２２としてＡｌ_２Ｏ_３膜を形成する。膜厚は５ｎｍとした。続いて、第１の保護膜１２２上に加工マスク材としてＣＶＤ酸化膜１２３を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜１２３をパターンニングしフォトレジストを除去した後、第１の保護膜１２２、第２の白金膜１２１、及びＰＺＴ膜１２０をＲＩＥ法によってエッチング加工する。

次に、ＡＬＤ法により全面に第２の保護膜１２４としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。この場合、第２の保護膜１２４がキャパシタ下部電極２００となる第１の白金膜１１９の上面に接する。続いて、第２の保護膜１２４上に、周辺回路部の安定化電源用キャパシタ（補助用キャパシタ）の上部電極となるＴｉＮ膜１２５をスパッタ法により形成する。膜厚は５０ｎｍとした。次に、レジストマスク１２６を利用した光リソグラフィ法とＲＩＥ法の組合せによってＴｉＮ膜１２５を加工し、周辺回路部の安定化電源用キャパシタの上部電極を形成する。

次に、図２の（ｂ）に示すように、全面にキャパシタＡと周辺回路部の安定化電源用キャパシタＢの下部電極の加工マスク材としてＣＶＤ酸化膜１２７を堆積する。その後、まず、レジストマスク１２８を用いた光リソグラフィ法とＲＩＥ法の組合せによってＣＶＤ酸化膜１２７を加工し、引き続いて、この酸化膜マスクを用いて第２の保護膜１２４、第１の白金膜１１９、イリジウム膜１１８、チタン膜１１７、炭化ケイ素膜１１６の順にパターニング加工を行い、強誘電体キャパシタＡ及び周辺回路部の安定化電源用キャパシタＢの形成を完了する。

この後、図３に示すように、ＡＬＤ法により全面に第３の保護膜１２９としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いてＡＬＤ法により第３の保護膜１２９上に厚さ５０ｎｍのＣＶＤ酸化膜１３０を堆積する。続いて、ＣＶＤ酸化膜１３０上に、第４の保護膜１３１としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。

次に、全面にＣＶＤ酸化膜１３２を堆積して強誘電体キャパシタＡ及び周辺回路部の安定化電源用キャパシタＢを覆い、ＣＭＰによる平坦化を行い、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜１３２をパターンニングし、強誘電体キャパシタＡの第２の白金膜１２１及び周辺回路部の安定化電源用キャパシタＢのＴｉＮ膜１２５へのコンタクトホールＣ１，Ｃ２を形成する。続いて、加工時にＰＺＴ膜１２０に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

次に、安定化電源用キャパシタの役割について図４を参照して説明する。ＦｅＲＡＭセル部は、ＦｅＲＡＭキャパシタと駆動用回路（以下、ＦｅＲＡＭセル部）５０１からなり、このＦｅＲＡＭセル部５０１には電源５０２から電力が供給される。カードに用いられるような混載デバイスでは、電源５０２とＦｅＲＡＭセル部５０１との間に電源安定化用のキャパシタ５０３を並列に接続する必要がある。これは、面積の制約から十分に安定な電源を作ることが困難なためである。また、ＦｅＲＡＭセル部５０１の動作時に操作ミス等により外部からの電源供給が断たれた際に、記録されているデータを保護するためである。

本第１の実施の形態では、安定化電源用キャパシタＢの絶縁膜として、強誘電体キャパシタＡの第２の保護膜１２４として使用しているＡｌ_２Ｏ_３膜を用いることで、十分な容量を持つ安定化電源用キャパシタを、工程を増やすことなく作製できる。

また、本第１の実施の形態では強誘電体キャパシタＡの第２の保護膜１２４（Ａｌ_２Ｏ_３膜）を周辺回路部の安定化電源用キャパシタＢの絶縁膜に利用しているが、プロセスを適宜変更することにより第１から第４の保護膜１２２，１２４，１２９，１３１のいずれを利用することも可能である。さらに、本第１の実施の形態では強誘電体キャパシタの下部電極と周辺回路部のキャパシタの下部電極とが同一の材料の膜（１１８，１１９）で形成されているが、強誘電体キャパシタの下部電極とは別に周辺回路部のキャパシタの下部電極を形成して、それらの上に保護膜を堆積させ、周辺回路部のキャパシタの絶縁膜として利用することにより、周辺回路部のキャパシタを形成することも可能である。

（第２の実施の形態）
図５は、本第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第２の実施の形態では、ＦｅＲＡＭのキャパシタを１つの工程でエッチングして形成した例について述べる。

本第２の実施の形態においても、トランジスタの形成、ＦｅＲＡＭキャパシタに連通するプラグの形成、ＦｅＲＡＭキャパシタの成膜までの工程は、第１の実施の形態と同様である。

その後、図５の（ａ）に示すように、第１の保護膜１２２上に加工マスク材としてＣＶＤ酸化膜２２３を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜２２３をパターンニングしフォトレジストを除去した後、第１の保護膜１２２、第２の白金膜１２１、ＰＺＴ膜１２０、第１の白金膜１１９、イリジウム膜１１８、チタン膜１１７、及び炭化珪素膜１１６をＲＩＥ法によってエッチング加工し、強誘電体キャパシタＡ’を形成する。

次に、ＡＬＤ法により全面に第２の保護膜２２４としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いて、第２の保護膜２２４上に、ＣＶＤ酸化膜２２５を５０ｎｍ堆積する。続いて、周辺回路部の安定化電源用キャパシタＢ’の下部電極となるＴｉＮ膜をスパッタ法により形成する。膜厚は５０ｎｍとした。次に、光リソグラフィ法とＲＩＥ法の組合せによって該ＴｉＮ膜をパターンニングして、周辺回路部の安定化電源用キャパシタＢ’の下部電極２２６を形成する。

次に、図５の（ｂ）に示すように、ＡＬＤ法により全面に第３の保護膜２２７としてＡｌ_２Ｏ_３膜を形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いて、周辺回路部の安定化電源用キャパシタＢ’の上部電極となるＴｉＡｌＮ膜をスパッタ法により形成する。膜厚は５０ｎｍとした。次に、光リソグラフィ法とＲＩＥ法の組合せによって該ＴｉＡｌＮ膜をパターンニングして上部電極２２８を形成する。

次に、全面にＣＶＤ酸化膜２２９を堆積して強誘電体キャパシタＡ’及び周辺回路部の安定化電源用キャパシタＢ’を覆い、ＣＭＰによる平坦化を行い、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜２２９をパターンニングし、強誘電体キャパシタＡ’の第２の白金膜１２１及び周辺回路部の安定化電源用キャパシタＢ’の上部電極２２８へのコンタクトホールＣ１’，Ｃ２’を形成する。続いて、加工時にＰＺＴ膜１２０に生じたダメージを除去するために、酸素雰囲気下で６００Ｃ、１時間程度の熱処理を行う。

本第２の実施の形態では、ＦｅＲＡＭキャパシタを１つの工程のエッチングで形成できるとともに、安定化電源用キャパシタＢ’の絶縁膜として、強誘電体キャパシタＡ’の第３の保護膜２２７として使用しているＡｌ_２Ｏ_３膜を用いることで、強誘電体キャパシタＡ’の第３の保護膜と安定化電源用キャパシタＢ’の絶縁膜とが繋がった状態にあり、十分な容量を持つ安定化電源用キャパシタを、工程を増やすことなく作製できる。

なお、上記各実施の形態においては、ＦｅＲＡＭキャパシタの材料として強誘電体膜にＰＺＴ、上部電極と下部電極に白金を用いているが、このような材料に限定されることはない。たとえば、強誘電体膜としてＳＢＴを用いることも可能である。また、電極としてイリジウム、ルテニウム、あるいはストロンチウムルテニウム酸化物のような化合物導電体も使用することが可能である。また、周辺回路部のキャパシタの構造は平面形状だけでなく、立体形状にすることにより、周辺回路部のキャパシタの容量を増加させることも可能である。

上記各実施の形態は、ＦｅＲＡＭや高誘電体キャパシタを有するＤＲＡＭにおけるキャパシタプロセスのように、キャパシタ形成工程におけるＲＩＥ工程やプラズマＣＶＤ工程により生じるダメージを回避または軽減する目的で保護膜を使用する構造において、工程数の増加を抑えつつ、十分な容量を有する周辺回路の安定化電源用のキャパシタを提供する新たな装置構造ならびにその製造方法を提案している。

Ａｌ酸化膜は耐水素バリア性を有し、ＲＩＥ工程やプラズマＣＶＤ工程、さらにはシンタ工程からキャパシタ特性の劣化を防ぐ保護膜として有効である。通常、Ａｌ酸化物はスパッタ法により成膜される。ＦｅＲＡＭキャパシタは、１Ｍ程度の集積度の場合はキャパシタ側面のテーパ角度が６０度程度であるが、高集積化にともなう微細化のために、キャパシタ側面のテーパ角度は８５度以上になる。この場合、スパッタ法ではキャパシタ側面へのＡｌ酸化膜の堆積は困難になってくる。一方、ＣＶＤ法によるＡｌ酸化膜の成膜は段差被膜性が良く、特にＡＬＤ（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）法は段差被膜性、膜厚制御性に優れている。

また、Ａｌ酸化膜は誘電率が高く、キャパシタ絶縁膜としても有効な性質を有している。特に、ＡＬＤ（ＣＶＤ）法により作製したＡｌ酸化膜は絶縁性が高く、より大きな容量のキャパシタを得ることが可能となる。したがって、周辺回路の電源安定化用のキャパシタ絶縁膜としてＡｌ酸化膜を用いることで、容量の大きなキャパシタを得ることが可能となる。通常、この安定化電源用のキャパシタは、強誘電体キャパシタとは別に作製することになるが、成膜過程中の強誘電体キャパシタの保護膜を利用することにより、工程削減が可能となる。さらには、安定化電源用キャパシタの下部電極を強誘電体キャパシタの下部電極と同一の膜から作成することにより、さらなる工程削減が可能となる。

本実施の形態によれば、強誘電体キャパシタを利用したＦｅＲＡＭの保護膜を周辺回路領域の電源安定化用キャパシタの絶縁膜として利用することにより、良好な電気特性を有する電源安定化用キャパシタを実現できる。また、ＦｅＲＡＭに限らず高誘電体キャパシタを用いたＤＲＡＭ等、Ｈバリア膜を必要とする半導体装置においても、優れた安定化電源用キャパシタを配置する構造をもつ半導体装置を実現できる。すなわち本実施の形態によれば、ＦｅＲＡＭのキャパシタの保護膜を周辺回路部のキャパシタの絶縁膜に用いることにより、工程を簡略化できるとともに、安定した電源を供給するためのキャパシタを提供することが可能になり、微細でかつ高密度・高集積なＦｅＲＡＭを製造工程数を抑えて提供することができる。

なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。第１の実施の形態に係る安定化電源用キャパシタの役割を示す図。本第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。

符号の説明

Ｓ…Ｓｉ基板１００…ゲート電極２００…キャパシタ下部電極３００…キャパシタ誘電体膜４００…キャパシタ上部電極１０１…素子分離領域１０２…酸化膜１０３…多結晶シリコン膜１０４…ＷＳｉ_ｘ膜１０５…窒化膜１０６…窒化膜１０７…ソース・ドレイン領域１０８…ＣＶＤ酸化膜１０９…コンタクトホール１１０…ＴｉＮ膜１１１…ＣＶＤタングステン１１２…ＣＶＤ窒化膜１１３…コンタクトホール１１４…ＴｉＮ膜１１５…タングステン１１６…炭化ケイ素膜１１７…チタン膜１１８…イリジウム膜１１９…第１の白金膜１２０…ＰＺＴ膜１２１…第２の白金膜１２２…第１の保護膜１２３…ＣＶＤ酸化膜１２４…第２の保護膜１２５…ＴｉＮ膜１２６…レジストマスク１２７…ＣＶＤ酸化膜１２８…レジストマスク１２９…第３の保護膜１３０…ＣＶＤ酸化膜１３１…第４の保護膜１３２…ＣＶＤ酸化膜２２３…ＣＶＤ酸化膜２２４…第２の保護膜２２５…ＣＶＤ酸化膜２２６…下部電極２２７…第３の保護膜２２８…上部電極２２９…ＣＶＤ酸化膜Ａ，Ａ’…強誘電体キャパシタＢ，Ｂ’…安定化電源用キャパシタＣ１，Ｃ１’，Ｃ２，Ｃ２’…コンタクトホール

Claims

半導体基板におけるメモリセル部から周辺回路部に対応する領域上に、絶縁膜を介在して下部電極を形成する工程と、
前記下部電極における前記メモリセル部上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第１の上部電極を形成し、前記下部電極、前記強誘電体膜及び前記第１の上部電極で強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆うとともに前記周辺回路部の前記下部電極上に、耐水素バリア性の保護膜を形成する工程と、
前記周辺回路部の前記保護膜上に第２の上部電極を形成し、前記下部電極、前記保護膜及び前記第２の上部電極で補助用キャパシタを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
半導体基板におけるメモリセル部に対応する領域上に、絶縁膜を介在して第１の下部電極、強誘電体膜及び第１の上部電極を積層した強誘電体キャパシタを形成する工程と、
前記半導体基板における周辺回路部の前記絶縁膜上に、第２の下部電極を形成する工程と、
前記強誘電体キャパシタを覆うとともに前記周辺回路部の前記第２の下部電極上に、耐水素バリア性の保護膜を形成する工程と、
前記周辺回路部の前記保護膜上に第２の上部電極を形成し、前記第２の下部電極、前記保護膜及び前記第２の上部電極で補助用キャパシタを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
前記補助用キャパシタは安定化電源用のキャパシタであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記強誘電体キャパシタは、前記メモリセル部に形成されスイッチ動作を行うためのトランジスタのソース領域またはドレイン領域に接続され、前記トランジスタとともにＦｅＲＡＭセルを構成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記保護膜は、Ａｌ酸化物からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記Ａｌ酸化物は、ＡＬＤ（atomic layer deposition）法で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。