KR100432881B1 - 강유전성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
강유전체 메모리 장치 및 그 형성 방법이 개시된다. 본 장치는, 반도체 기판 상에 하부 전극, 강유전막, 상부 전극의 적층구조를 가지고 적어도 상기 하부 전극의 측벽은 절연막으로 커버되는 적어도 두 개의 캐퍼시터 패턴들, 상기 캐퍼시터 패턴들 위로 상기 캐퍼시터 패턴들 중간에 상기 케퍼시터 패턴들의 상부 전극과 일부씩 겹치도록 형성되며, 상부는 산소 베리어층을 가지고, 측벽은 산소 베리어용 스페이서로 커버된 플레이트 라인을 구비하여 이루어진다. 본 발명의 방법은, 층간 절연막이 형성된 기판에 상기 층간 절연막을 관통하는 콘택 플러그가 접속되는 하부 전극, 강유전막, 상부 전극의 층구조를 가지는 캐퍼시터 패턴들을 형성하는 단계, 적어도 상기 캐퍼시터 패턴들 각각의 상기 하부 전극 측벽을 커버하며 상기 상부 전극의 상면을 드러내도록 절연막 패턴을 형성하는 단계, 상기 캐퍼시터 패턴들 위에 도전막과 산소 베리어층을 차례로 형성하는 단계, 상기 산소 베리어층과 상기 도전막을 패터닝하여 상기 캐퍼시터 패턴들 가운데 인접한 두 캐퍼시터 패턴들의 상부 전극 각각의 일부와 겹치면서 접하도록 플레이트 라인을 형성하는 단계, 상기 플레이트 라인 측벽에 산소 베리어용 스페이서를 형성하는 단계 및 공정 기판에 대한 회복 열처리를 실시하는 단계를 구비하여 이루어진다.
Description
본 발명은 FRAM과 같은, 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치 및 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9] 등으로 대표될 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체 소자를 이용한 메모리 장치의 연구가 많이 이루어지고 있다.
강유전체를 형성하기 위해서는 PZT, SBT 등의 강유전성 물질들이 페로브스카이트 구조라는 강유전성 결정 구조를 가지도록 해야 한다. 이런 구조는 통상 이들 강유전성 물질을 아몰퍼스 기타 상태로 적층한 뒤 산화성 분위기에서 고온, 가령, 700도씨 정도로 가열하여 결정화시킬 때 얻어질 수 있다. 그러나, 일단 PZT 등의 페로브스카이트 구조가 이루어진 후에도 후속 공정에서의 에칭 등에 의한 물리적 충격, 수소 기타 물질의 확산에 의한 강유전막 내로의 침투 등이 이루어질 경우, 강유전막의 강유전 특성에는 심각한 열화가 이루어져 문제가 될 수 있다.
도1은 2개의 인접한 메모리 셀이 하나의 플레이트 라인을 공유하는 형태로 새롭게 개발되고 있는 FRAM 장치의 셀 부분 단면도로, 강유전성 캐퍼시터 형성 후의 공정에 의한 강유전성 열화의 문제를 설명하기 위한 도면이다.
도1을 참조하면, 소자분리막(11)이 형성되고 스페이서(13)를 갖는 게이트 전극(15)이 만들어져 MOS 트랜지스터가 형성된 기판(10)에 제1 층간 절연막(17)이 형성된다. 비트라인 콘택(19)과 비트라인(21)이 형성되고, 제2 층간 절연막(23)이 형성된다. 셀 트랜지스터의 소오스와 연결된 콘택 플러그(25)가 제1 및 제2 층간 절연막(17,23)을 관통하도록 설치된 상황에서 티타늄 접착층, 하부 전극층, 강유전막, 상부 전극층이 차례로 형성된다. 패터닝을 통해 접착층 패턴(31) 하부 전극(33), 강유전막 패턴(35), 상부 전극(37)으로 이루어지는 캐퍼시터가 형성된다. 인접하여 형성된 두 캐퍼시터 사이의 공간은 절연막이 적층되고 평탄화 식각되어 이루어진 제3 층간 절연막(39)이 채우고 있다. 제3 층간 절연막(39)이 형성된 기판 전면에 알미늄층이 적층되고, 알미늄층을 패터닝하여 두 캐퍼시터의 상부 전극과 일부씩 겹치도록 플레이트 라인(41)이 형성된다. 후속적으로 제4 층간 절연막(43)이 덮이고, 상층 배선(45)이 형성된다.
그러나, 캐퍼시터 위에 형성된 알미늄층을 패터닝하여 원형 점선으로 도시된 주변부(47)를 가지는 플레이트 라인(41)을 형성하는 과정에서 캐퍼시터의 강유전막 패턴(35)은 분극에 큰 영향을 받을 수 있다. 도2는 캐퍼시터 위로 막이 형성되고 식각될 때 이루어지는 강유전성의 열화에 의한 분극 감소를 나타내는 그래프이다. 이상적으로는 열화되기 전의 캐퍼시터 강유전막 분극 특성과 열화된 후의 캐퍼시터 강유전막 분극 특성을 측정할 것이나, 회복된 강유전막 분극 특성은 열화전의 강유전막 분극 특성을 넘지 못하므로 열화전의 강유전막 분극 특성을 대신하여 회복된 강유전막의 분극 특성을 측정하였다. 그래프에 따르면 식각에 의한 분극 특성 열화가 이루어졌음을 알 수 있다.
따라서, 강유전성 캐퍼시터 혹은 강유전막이 받는 이러한 식각 손상을 치유하기 위해 식각 공정 이후에 캐퍼시터의 적어도 상부가 드러난 상태로 회복 열처리 (recovery annealing)가 이루어지게 된다. 회복 열처리는 산소 분위기에서 대략450도씨 정도로 이루어진다. 그러나, 회복 열처리 과정에서 알미늄 플레이트 라인이 산화되면서 특히 알미늄 플레이트 라인과 캐퍼시터의 상부 전극이 접하는 면에 산화 알미늄이 형성되어 캐퍼시터 상부 전극과 캐퍼시터 라인 사이의 저항을 높이는 또다른 문제점을 발생시킨다.
더욱이, 고집적화된 FRAM 장치의 형성을 위해서는 플레이트 라인과 캐퍼시터 상부 전극이 겹쳐 접하는 부분의 폭 혹은 면적이 줄어들고 콘택 저항이 늘어나는 경향이다. 따라서, 강유전성 캐퍼시터 형성 후의 공정에 따른 회복 열처리에서 플레이트 라인과 캐퍼시터 상부 전극이 접하는 면에 부도체성 산화막이 형성되면 콘택 저항은 더욱 증가하고, 셀 메모리 소자의 정상적 작동이 이루어지지 않게 된다.
본 발명은, 상술한 종래의 FRAM과 같은 강유전성 메모리 장치 형성시의 문제점을 해결하기 위한 것이다. 따라서, 본 발명은 강유전성 캐퍼시터가 형성된 이후 캐퍼시터 상부 전극 위에서 이루어지는 식각 공정에서 강유전막의 강유전 특성이 열화되는 것을 방지할 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 동시에, 강유전성 캐퍼시터의 강유전 특성을 보존하면서도 캐퍼시터 상부 전극과 플레이트 라인 사이에 절연성 물질이 발생하여 콘택 저항을 높이는 것을 방지하는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 거시적으로 고집적 강유전성 메모리 장치의 형성에 있어서, 셀 캐퍼시터의 강유전 특성을 보존하면서, 캐퍼시터 상부 전극과 플레이트 사이의 전기적 접속 저항을 낮게 유지할 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 2개의 인접한 메모리 셀이 하나의 플레이트 라인을 공유하는 FRAM 장치의 셀 부분 단면도로, 강유전성 캐퍼시터 형성 후의 공정에 의한 강유전성 열화의 문제를 설명하기 위한 도면이다.
도2는 캐퍼시터 위로 막이 형성되고 식각될 때 이루어지는 강유전성의 열화에 의한 분극 감소를 나타내는 그래프이다.
도3 내지 도7은 본 발명의 일 실시예에 따른 강유전성 메모리 장치 형성 방법의 특징적 단계들을 나타내는 공정 측단면도들이다.
상기 목적을 달성하기 위한 본 발명 장치는, 반도체 기판 상에 하부 전극, 강유전막, 상부 전극의 적층구조를 가지고 적어도 상기 하부 전극의 측벽은 절연막으로 커버되는 적어도 두 개의 캐퍼시터 패턴들, 상기 캐퍼시터 패턴들 위로 상기 캐퍼시터 패턴들 중간에 상기 케퍼시터 패턴들의 상부 전극과 일부씩 겹치도록 형성되며, 상부는 산소 베리어층을 가지고, 측벽은 산소 베리어용 스페이서로 커버된 플레이트 라인을 구비하여 이루어진다.
본 발명에서 캐퍼시터 패턴을 이루는 상기 강유전막의 측벽도 절연막으로 커버될 수 있으며, 하부 전극이나 강유전막의 측벽을 커버하는 절연막은 산소 베리어 혹은 수소 베리어의 특성을 가질 수 있다.
본 발명에서 캐퍼시터 패턴 사이의 공간은 물질막으로 채워져 상기 플레이트 라인은 평탄하게 형성되는 것이 바람직하다.
통상, 상기 상부 전극, 하부 전극은 산소 분위기 고온 처리 과정을 통해 도전성을 잃지 않는 막, 가령, 백금, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd) 등 백금류의 귀금속막이나 그 도전성 산화막 혹은 적어도 이들 막 가운데 2을 포함하는 조합으로 이루어진다. 또한, 상기 강유전막은 PZT, BST 등 강유전성 물질을 스퍼터링, CVD, 졸-겔 도포법, ALD(Atomic LayerDeposition) 등으로 적층하여 이루어진다.
그리고, 플레이트 라인은 통상 도전성이 높고 패턴 형성이 용이한 알미늄층을 사용하여 형성하되, 그 상부를 이루는 산소 베리어층은 산소 베리어의 역할과 패터닝을 위한 반사 방지막의 역할을 동시에 할 수 있는 티타늄 질화막을 사용하여 형성하는 것이 바람직하다. 플레이트 라인은 또한 위에서 볼 때 두 캐퍼시터 패턴의 중간 영역에 두 캐퍼시터 패턴과 겹치게 형성되어 플레이트 라인 중앙을 기준으로 두 캐퍼시터 패턴이 대칭적으로 분포하게 이루어지는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 방법은, 층간 절연막이 형성된 기판에 상기 층간 절연막을 관통하는 콘택 플러그가 접속되는 하부 전극, 강유전막, 상부 전극의 층구조를 가지는 캐퍼시터 패턴들을 형성하는 단계, 적어도 상기 캐퍼시터 패턴들 각각의 상기 하부 전극 측벽을 커버하며 상기 상부 전극의 상면을 드러내도록 절연막 패턴을 형성하는 단계, 상기 캐퍼시터 패턴들 위에 도전막과 산소 베리어층을 차례로 형성하는 단계, 상기 산소 베리어층과 상기 도전막을 패터닝하여 상기 캐퍼시터 패턴들 가운데 인접한 두 캐퍼시터 패턴들의 상부 전극 각각의 일부와 겹치면서 접하도록 플레이트 라인을 형성하는 단계, 상기 플레이트 라인 측벽에 산소 베리어용 스페이서를 형성하는 단계 및 공정 기판에 대한 회복 열처리를 실시하는 단계를 구비하여 이루어진다.
본 발명 방법에서 적어도 캐퍼시터 패턴의 하부 전극 측벽을 커버하는 절연막 패턴을 형성하는 단계는 절연막을 캐퍼시터 패턴이 형성된 기판에 콘포말하게 적층하는 단계, 캐퍼시터 패턴 사이의 공간을 채울 수 있도록 산화막 등의 물질막을 적층하는 단계, 물질막과 보호막을 캐퍼시터 패턴의 상면 즉, 상부 전극의 상면을 드러내는 동시에 하부 전극의 측벽은 절연막으로 덮인 상태를 유지하도록 식각하는 단계를 구비하여 이루어질 수 있다. 이때, 절연막으로는 수소 베리어용 보호막 혹은 산소 베리어용 보호막의 역할을 할 수 절연막이 바람직하다. 물질막은 하부 기판이 대개 층간 절연막이고 하부 전극 측면이 절연막으로 커버되는 것을 감안하면 도전막, 절연막 모두 가능하나 CVD 혹은 SOG 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 물질막과 절연막을 식각하는 단계는 CMP와 같은 평탄화 식각을 실시하는 것이 바람직하다.
본 발명 방법에서 또한, 플레이트 라인 측벽에 산화 베리어용 스페이서를 형성하고 이루어지는 회복 열처리는 산소 분위기에서 450도씨 이상으로 700도씨 이하로 이루어지는 것이 바람직하다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도3 내지 도7은 본 발명의 일 실시예에 따른 강유전성 메모리 장치 형성 방법의 특징적 단계들을 나타내는 공정 측단면도들이다.
먼저, 도시되지 않았으나, 통상의 강유전성 메모리 장치 전단계 공정을 살펴보면, 기판에 소자 분리막을 형성하여 셀 영역을 정의한다. 기판에 게이트 절연막, 게이트막 적층과 패터닝을 통해 셀 영역을 포함한 기판을 가로지르는 게이트 라인이 형성된다. 게이트 라인 위로 이온주입이 이루어져 셀 영역에 MOS 트랜지스터가 형성된다. MOS 트랜지스터 위로 층간 절연막이 적층된다. MOS 트랜지스터의 드레인 혹은 드레인과 연결되는 패드를 드러내는 콘택홀을 형성하고, 비트라인 콘택 및 비트라인이 형성된다. 비트라인 위로 층간 절연막이 적층된다. MOS 트랜지스터의 소오스 혹은 소오스와 연결된 패드를 노출시키는 스토리지 노드 콘택 홀을 형성하고, 콘택 홀을 채우는 스토리지 노드 콘택이 형성된다.
도3을 참조하면, 통상의 방법에 따라 형성된, 층간 절연막(23)을 관통하여 기판 혹은 패드와 닿는 스토리지 노드 콘택 플러그(25) 위로 티타늄층으로 이루어진 접착층 패턴(31), 백금, 산화 이리듐, 이리듐의 3중층으로 이루어진 하부 전극(33), PZT로 이루어진 강유전막 패턴(35), 상부 전극(37)으로서 이리륨, 산화 이리듐의 이중층이 차례로 적층된다.
접착층의 티타늄막은 100 옹스트롬으로 얇게 적층한다. 적층에는 통상 스퍼터링이나 CVD가 사용될 수 있다. 티타늄은 일정의 산소 베리어의 역할을 할 수도 있다. 하부 전극층을 구성하는 백금, 이리듐 산화막, 이리듐막은 각각 스퍼터링으로 각각 500, 300, 500 옹스트롬 두께로 적층된다. 상부 전극층 및 하부 전극층은 다른 물질로 형성될 수 있다. 가령, 고온 처리 과정을 통해 도전성을 잃지 않는 막, 가령, 백금, 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 팔라듐(Pd) 등 백금류의 귀금속막이나 그 도전성 산화막 혹은 적어도 이들 막 가운데 2을 포함하는 조합으로 이루어질 수 있다.
또한, 상기 강유전막은 PZT[Pb(Zr,Ti)O3]나 기타 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 강유전성 물질로 알려진 물질들을 스퍼터링, 졸-겔 도포법 등으로 적층하여 이루어지며, 두께는 통상 1000 옹스트롬 정도다. PZT는 산소 분위기에서 700도씨 이상의 온도로 열처리하여 강유전성을 가지는 페로브스카이트 구조를 가지도록 형성한다. 하부 전극을 이루는 이리륨, 이리듐 산화막은 각각 1000, 200 옹스트롬 두께로 적층된다.
상부 전극층이 형성된 후 패터닝을 실시한다. 패터닝은 통상 포토레지스트로 식각 마스크 패턴을 형성하고 이를 이용하여 하부 막들을 식각하는 방법으로 이루어진다.
도4를 참조하면, 캐퍼시터 패턴이 형성된 기판에 절연 보호막(51)을 형성한다. 절연 보호막(51)은 산화 알미늄, 산화 티타늄, 산화 실리콘, 산화 지르코늄, 산화 세슘 등 산화 금속막으로 100 옹스트롬 두께로 형성할 수 있으며, 수소에 대한 확산 베리어로 작용할 수 있는 것이 바람직하다.
절연 보호막(51) 위로 층간 절연막(391)을 적층한다. 층간 절연막(391)은 실리콘 산화막을 CVD, SOG 방식 등으로 형성할 수 있다. 층간 절연막(391)은 충분한 두께로 형성하여 캐퍼시터 패턴 사이의 틈을 채우도록 하며, 상면이 평탄화된 막을 이루도록 하는 것이 바람직하다.
도5를 참조하면, 절연 보호막(51)과 층간 절연막(391)에 대한 식각을 통해 기판 전면에 대한 리세스가 이루어진다. 리세스의 방법은 에치 백 같은 전면 이방성 식각이나 CMP를 이용할 수 있다. 리세스는 캐퍼시터 패턴의 상부 전극(37) 상면이 드러날 때까지 이루어진다.
도6을 참조하면, 상부 전극(37) 상면이 드러난 기판에 금속층을 적층하고 티타늄 질화막을 얇게 더 적층한다. 금속층은 통상 알미늄막으로 적층하며, 티타늄질화막은 다른 산소 베리어막으로 대체될 수 있다. 금속층이나 티타늄 질화막은 통상 스퍼터링으로 형성될 수 있다. 티타늄 질화막은 금속층 패터닝과 관련하여 반사방지막으로 사용될 수 있으므로 다른 산소 베리어에 비해 더 유리하다.
금속층과 티타늄 질화막에 대한 패터닝을 실시하여 금속층 패턴(61) 및 티타늄 질화막 패턴(71)으로 이루어진 플레이트 라인이 인접한 두 캐퍼시터 패턴의 드러난 상부 전극 위로 접하면서 지나도록 한다. 바람직하게는 플레이트 라인의 길이 방향과 수직으로 자른 단면에서 인접한 두 캐퍼시터 패턴은 이 중심선을 기준으로 좌우 대칭을 이룬다. 캐퍼시터의 상부 전극 상면은 일부가 금속층 패턴(61)에 의해 커버되고, 다른 일부는 여전히 노출된 상태로 남게 된다.
도7을 참조하면, 티타늄 질화막 패턴(71)으로 커버된 금속층 패턴(61) 위로 기판 전면에 얇은 산화 알미늄막이 산소 베리어로서 적층된다. 산소 베리어로는 산화 알미늄, 산화 티타늄, 오산화 탄탈륨, 산화 실리콘, 산화 세슘, 산화 지르코늄, 질화 실리콘 등이 사용될 수 있다. 전면 이방성 식각을 통해 산화 알미늄막은 금속층 패턴의 측벽에만 잔류하여 스페이서(83)의 형태를 이루게 된다. 스페이서(83)의 폭은 캐퍼시터 상부 전극(37)의 노출된 부분의 폭보다 훨씬 작게 형성되어 스페이서(83) 바깥쪽으로 여전히 캐퍼시터 상부 전극(37)의 일부가 노출된다.
도7과 같은 상태에서 금속층 패턴(61)은 위쪽이 티타늄 질화막 패턴(71)으로 덮여 있고, 측벽은 산화 알미늄 스페이서(83)로 덮여 진다. 따라서, 이 상태에서 캐퍼시터의 강유전막의 강유전성을 복구시키기 위한 산소 분위기 450도씨 정도의 어닐링이 이루어질 때 금속층 패턴(61)은 위와 측벽에 덮인 산소 베리어용 스페이서(83)에 의해 표면이 산화되는 것을 막을 수 있다. 그러므로 산소가 캐퍼시터 상부 전극(37)과 금속층 패턴(61) 하면 사이로 침투하여 절연성 산화막이 이들 사이의 계면에 형성되어 접촉면 저항을 높이는 것을 방지할 수 있다. 한편, 캐퍼시터 상부 전극(37)의 일부 면은 노출되어 있으므로 이 면을 통해 산소는 강유전막에 확산될 수 있고 강유전성 복구용 열처리는 목적을 달성할 수 있다. 이때, 캐퍼시터 상부 전극(37)을 형성하는 이리듐층 등은 상당히 치밀한 구조를 가지는 한편 수직형 구조(columnar structure)를 가지므로 상부 전극층 내에서의 산소 유동은 수직 방향으로는 이리듐층의 결정 경계를 따라 비교적 용이하나 측방으로는 매우 어렵다. 즉, 어닐링 과정에서 산소는 이리듐층의 수직 방향으로 확산되어 강유전막을 치유하기 용이하나 수평적으로 확산되어 알미늄 캐퍼시터 라인과 상부 전극 사이의 계면에 알미늄 산화막을 형성하는 작용은 상대적으로 미약하다.
본 발명에 따르면, 평탄한 강유전막과 상부 전극을 얻을 수 있으므로 후속 캐퍼시터 라인과의 접속이 편리해지는 장점이 있다. 또한, 두 개의 인근 메모리 셀의 캐퍼시터에서 캐퍼시터 사이에 존재하는 평탄화용 강유전막이 하부 전극 위의 강유전막과 동일하게 강유전성을 띄어 두 인근 메모리 셀에서 캐퍼시터 특성 향상이 이루어질 수 있다.
Claims (15)
- 반도체 기판 상에 하부 전극, 강유전막, 상부 전극의 적층구조를 가지고 적어도 상기 하부 전극의 측벽은 절연막으로 커버되는 적어도 두 개의 캐퍼시터 패턴들 및상기 캐퍼시터 패턴들 위로 상기 캐퍼시터 패턴들 중간에 상기 케퍼시터 패턴들의 상부 전극과 일부씩 겹치도록 형성되며, 상부는 산소 베리어층으로 커버되고, 측벽은 산소 베리어용 스페이서로 커버된 플레이트 라인을 구비하여 이루어지는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 절연막은 산소 베리어막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 절연막은 상기 캐퍼시터 패턴들의 강유전막 측벽을 커버하도록 수소 베리어막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 절연막은 상기 캐퍼시터 패턴들 사이에 형성된 갭의 표면을 커버하는산화 알미늄막과 상기 산화 알미늄막으로 표면이 커버된 상기 갭을 채우는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 플레이트 라인 상부를 커버하는 산소 베리어층은 티타늄 질화막으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 상부 전극과 상기 하부 전극을 포함하는 전극은 백금막, 루테늄(Ru)막, 이리듐(Ir)막, 로듐(Rh)막, 오스뮴(Os)막, 팔라듐(Pd)막, 이들 금속막의 도전성 산화막들 혹은 이들 금속막과 그 도전성 산화막들로 이루어진 물질층 가운데 적어도 2을 포함하는 복층막 가운데 하나로 이루어짐을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 강유전막은 PZT[Pb(Zr,Ti)O3],SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12가운데 하나인 강유전성 물질로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 플레이트 라인이 형성된 방향으로 달리는 상기 플레이트 라인의 중심선과 수직으로 자른 한 단면에서 상기 두 캐퍼시터 패턴들은 상기 중심선을 기준으로 좌우 대칭을 이루는 것을 특징으로 하는 강유전성 메모리 장치.
- 기판에 층간 절연막을 관통하는 콘택 플러그가 접속되는 하부 전극, 강유전막, 상부 전극의 층구조를 가지는 적어도 두 개의 캐퍼시터 패턴들을 형성하는 단계,적어도 상기 캐퍼시터 패턴들 각각의 상기 하부 전극 측벽을 커버하며 상기 상부 전극의 상면을 드러내도록 절연막 패턴을 형성하는 단계,상기 캐퍼시터 패턴들 위에 도전막 및 산소 베리어층을 차례로 형성하는 단계,상기 산소 베리어층 및 상기 도전막을 패터닝하여 상기 캐퍼시터 패턴들 가운데 인접한 두 캐퍼시터 패턴들의 상부 전극 각각의 일부와 겹치면서 접하도록 플레이트 라인을 형성하는 단계,상기 플레이트 라인 측벽에 산소 베리어용 스페이서를 형성하는 단계 및상기 스페이서가 형성된 기판에 대한 회복 열처리를 실시하는 단계를 구비하여 이루어지는 강유전성 메모리 장치 형성 방법.
- 제 9 항에 있어서,상기 산소 베리어층은 티타늄질화막으로 형성됨을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 9 항에 있어서,상기 캐퍼시터 패턴들의 하부 전극 측벽을 커버하는 절연막 패턴을 형성하는 단계는절연막을 상기 캐퍼시터 패턴들이 형성된 기판에 콘포말하게 적층하는 단계,상기 캐퍼시터 패턴들 사이의 공간을 채울 수 있도록 물질막을 적층하는 단계 및상기 물질막과 상기 절연막을 상기 캐퍼시터 패턴들의 상면이 드러나는 동시에 상기 하부 전극 측벽이 상기 절연막으로 덮인 상태를 유지하도록 식각하는 단계를 구비하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 11 항에 있어서,상기 절연막은 수소 베리어용 보호막으로 형성됨을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 11 항에 있어서,상기 물질막은 CVD 혹은 SOG 방법 가운데 하나로 이루어지는 실리콘 산화막인 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 11 항에 있어서,상기 물질막과 상기 절연막을 식각하는 단계에서는 CMP 혹은 에치 백 가운데 하나의 방법으로 이루어지는 평탄화 식각이 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 11 항에 있어서,상기 회복 열처리는 산소 분위기에서 450도씨 이상으로 700도씨 이하로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
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| US6930340B2 (en) * | 2003-03-03 | 2005-08-16 | Seiko Epson Corporation | Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device |
| US7061035B2 (en) * | 2003-10-01 | 2006-06-13 | Infineon Technologies Ag | Self-aligned V0-contact for cell size reduction |
| JP4284228B2 (ja) * | 2004-04-19 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4025316B2 (ja) * | 2004-06-09 | 2007-12-19 | 株式会社東芝 | 半導体装置の製造方法 |
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| KR100680959B1 (ko) * | 2005-04-29 | 2007-02-09 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| JP4617227B2 (ja) * | 2005-09-01 | 2011-01-19 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置およびその製造方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030957A (ko) * | 1997-10-07 | 1999-05-06 | 윤종용 | 강유전체 램 장치 및 그 제조방법 |
| JP2000124409A (ja) * | 1998-10-19 | 2000-04-28 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体記憶素子の構造 |
| US6147895A (en) * | 1999-06-04 | 2000-11-14 | Celis Semiconductor Corporation | Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030957A (ko) * | 1997-10-07 | 1999-05-06 | 윤종용 | 강유전체 램 장치 및 그 제조방법 |
| JP2000124409A (ja) * | 1998-10-19 | 2000-04-28 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体記憶素子の構造 |
| US6147895A (en) * | 1999-06-04 | 2000-11-14 | Celis Semiconductor Corporation | Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same |
| KR20010061284A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 및 그 형성방법 |
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