JP4405710B2 - 強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 - Google Patents

強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はＦＲＡＭのような強誘電体キャパシタを有する強誘電体メモリ装置およびその形成方法に関するものである。
【０００２】
【従来の技術】
強誘電体は外部電界を与えると、分極（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除去されても分極状態が維持される物質であり、自発分極の方向を外部電界の変化を通じて調節できる物質として、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]、ＳＢＴ[ＳｒＢｉ２Ｔａ２Ｏ９]などで代表されることができる。このような強誘電体の性質は現在、広く用いられる２進メモリ（ｂｉｎａｒｙ ｍｅｍｏｒｙ）素子の基本原理と合致する。このため、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など強誘電体を用いたメモリ素子の研究が活発に行われている。
【０００３】
強誘電体を形成するためには、ＰＺＴ、ＳＢＴなどの強誘電性物質がペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造という強誘電性結晶構造を有すべきである。このような構造は、通常これら強誘電性物質をアモルファス状態で積層した後、酸化性雰囲気で高温、例えば、７００℃程度で加熱して結晶化させると得られる。強誘電性物質がペロブスカイト構造を持とうとする場合、強誘電性物質の下部に積層された下部膜が強誘電膜のペロブスカイト構造に似た結晶構造を有すべきである。即ち、下部膜は、ペロブスカイト構造の強誘電膜を形成することで、シード層（ｓｅｅｄ ｌａｙｅｒ）の役割を果たさなければならない。シード層の役割を果たすことができる物質としては、白金、ルテニウム、イリジウムなどの貴金属（ｎｏｂｌｅ ｍｅｔａｌ）、または、これらの酸化物がある。従って、シリコン酸化膜、シリコン窒化膜などの物質の上で強誘電性物質の結晶化を試みる場合には、ペロブスカイト結晶構造を得られず、強誘電特性を低下させるパイロクロア相（ｐｙｒｏｃｈｌｏｒｅ ｐｈａｓｅ）が形成される。
【０００４】
即ち、先ず、下部電極を形成し、隣接した下部電極を電気的に絶縁するように下部電極の間を満たす層間絶縁膜を形成する。次に、下部電極と層間絶縁膜上に強誘電膜を形成する工程において、一般に層間絶縁膜はＣＶＤ法により形成される酸化膜であり、強誘電性物質と酸化膜が互いに反応するので、強誘電性物質層にパイロクロア相が形成されるようになる。パイロクロア相は強誘電性特性が殆どないので、強誘電体キャパシタ特性を低下させ、強誘電体に比べて嵩の変化が激しくて、全体的な強誘電膜の平坦度を低下させ、互いに接する他の膜質との剥離現象を誘発するという問題点がある。
【０００５】
【発明が解決しようとする課題】
本発明は、上述した従来技術の強誘電体キャパシタ形成時の問題点を解決するためものである。従って、本発明は、強誘電膜を採用したキャパシタの静電容量が減少することを防止できる強誘電体メモリ装置およびその形成方法を提供することを目的とする。
【０００６】
又、本発明は、下部電極を先ずパターニングする強誘電体キャパシタ形成において、平坦な強誘電膜と上部電極を得られる強誘電体メモリ装置の形成方法を提供することを目的とする。
【０００７】
本発明は、二つの近隣メモリセルのキャパシタで下部電極上の強誘電膜領域だけではなく、キャパシタの間に存在する層間絶縁膜上の領域も殆ど同一の水準の強誘電特性を有するようにし、結果的に、キャパシタの特性を向上させる強誘電体メモリ装置およびその形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための本発明の装置は、半導体基板上に形成される少なくとも二つの下部電極パターン、前記下部電極パターンの側壁の間に存在する空間を満たす平坦化用強誘電膜、前記平坦化用強誘電膜と前記下部電極パターン上に形成されるキャパシタ用強誘電膜を含む
【０００９】
本発明装置において、下部電極パターンは層間絶縁膜が形成された半導体基板に前記下部電極パターンが前記層間絶縁膜を貫通して形成された少なくとも二つのストレージノードコンタクトプラグと各々電気接続するように形成されることができる。
【００１０】
前記平坦化用強誘電膜は前記下部電極の間にボイドが発生しないようにしながら、平坦化が行われるように平坦化膜として作用するだけでなく、前記キャパシタ用強誘電膜をペロブスカイト構造で形成するための、キャパシタ用強誘電膜のシード層としても作用する。
【００１１】
前記下部電極パターンと前記下部電極パターンの下方にある前記コンタクトプラグおよび前記層間絶縁膜の間に取り付け補助膜パターンを追加することもできる。また、前記下部電極の側壁の少なくとも一部を覆いながら、前記層間絶縁膜と前記平坦化用強誘電膜との間にシード層をさらに追加できる。
【００１２】
そして、前記下部電極の側壁の一部を覆うように、前記層間絶縁膜と前記平坦化用強誘電膜との間に酸化防止膜または平坦化補助膜を各々さらに追加したり、または、酸化防止膜と平坦化補助膜を順番に共に追加できる。この場合、前記下部電極の側壁の残り一部を覆いながら、前記平坦化防止膜と前記平坦化用強誘電膜との間にシード層をさらに追加することもできる。この時、シード層は前記平坦化用強誘電膜の強誘電性構造形成のためのものであって、平坦化防止膜と平坦化用強誘電膜との間の反応防止膜を兼ねることができる。
【００１３】
本発明装置において、前記酸化防止膜は前記コンタクトプラグが酸化されることを防止するために形成するものである。
【００１４】
前記平坦化用強誘電膜と前記キャパシタ用強誘電膜は同一の材質で形成されることができ、この場合、平坦化用強誘電膜とキャパシタ用強誘電膜は連続される同一の結晶構造を有する。
【００１５】
前記目的を達成するための本発明の方法は、半導体基板上に少なくとも二つの下部電極パターンを形成する段階と、下部電極パターンの間に平坦化用強誘電性物質膜を形成する段階と、下部電極パターンと平坦化用強誘電性物質膜の上面に平坦なキャパシタ用強誘電性物質膜を形成する段階とを含む。
【００１６】
先ず、基板にトランジスタのような半導体装置の下部構造を形成する。前記下部構造を覆う層間絶縁膜を形成し、前記半導体基板が露出されるように前記層間絶縁膜をパターニングしてコンタクトホールを形成する。前記コンタクトホールを満たすように導電層を積層し、平坦化エッチングを実施すれば、コンタクトホールを満たすコンタクトプラグが形成される。前記コンタクトプラグ上に導電膜を積層してパターニングしてキャパシタ下部電極パターンを形成する。導電膜は白金などの貴金属、又はその酸化物層であったり、またはこれらの組み合せで形成できる。前記パターニングされた下部電極パターンの間を満たすように基板上に平坦化用強誘電性物質膜を形成した後、前記下部電極パターンの上面が露出されるように平坦化エッチングを進行して前記下部電極パターンの間に平坦用強誘電性物質膜を残留させて平坦化された基板を形成する。上面が露出された前記下部電極パターンと前記平坦化用強誘電性物質膜上にキャパシタ用強誘電性物膜を形成する。
【００１７】
前記下部電極パターンと前記層間絶縁膜との間には前記下部電極パターンと層間絶縁膜との取り付け性を高めるために下部電極を形成する導電層の形成前に、取り付け補助膜をさらに形成できる。
【００１８】
前記平坦化用強誘電性物質膜形成前に、前記下部電極パターンが形成された半導体基板の全面に酸化防止膜と平坦化補助膜を形成し、前記下部電極パターンの上面と上部の側壁、つまり上側の表面が露出されるように前記平坦化補助膜および酸化補助膜を過度エッチングして前記酸化防止膜および平坦化補助膜を前記下部電極パターンの間に残留させる工程をさらに含むことができる。また、前記下部電極パターンの上部の側壁を覆いながら、前記平坦化用強誘電性物質膜と前記平坦化補助膜との間に反応防止膜を兼ねたシード層をさらに形成できる。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２０】
図1乃至図６は本発明の一実施形態によるＦＲＡＭキャパシタ形成方法の重要段階を、断面図によって説明する工程図である。
【００２１】
図１を参照すると、基板下部構造上に層間絶縁膜１１が積層されており、層間絶縁膜１１にはコンタクトプラグ１３が形成されている。図示されていないが、この時、下部構造は、通常、基板にゲート電極を始め、ソース／ドレインのＭＯＳトランジスタ構造およびＭＯＳトランジスタのドレインと連結されるビットラインなどからなる。この時、各コンタクトプラグは各メモリセルのトランジスタのソース領域と直接的に、またはコンタクトパッドを通じて間接的に連結される。
【００２２】
図２に示すように、コンタクトプラグ１３が形成された層間絶縁膜１１上にチタン層からなる取り付け補助膜が形成される。チタン層上には白金材質で下部電極層が形成される。下部電極層およびチタン層は順番にパターニングされて取り付け補助膜パターン１５および下部電極パターン１７を形成する。この時、下部電極パターン１７は、エッチングされる時、斜めにすることもでき、その断面を見ると、下辺が長い台形になる。
【００２３】
取り付け補助膜は、下部電極層と層間絶縁膜との間の熱工程によるストレスを緩和させ、取り付け力を高める役割を果たす。取り付け補助膜は、チタン、窒化チタン、チタンシリサイド、TiSiNのうちで選択されたいずれかの一つで形成されることができる。その他、タンタル、イリジウム、ルテニウム、タングステンなどの高融点金属、または前記金属シリサイドまたは前記金属窒化物なども取り付け補助膜に用いられることができ、この時、スパッタリング、ＣＶＤ、ＳＯＬ−ＧＥＬ法などを用いることができる。
【００２４】
下部電極層としては、白金、ルテニウム、イリジウム、ロジウム、オスミウム、パラジウム等と、それらの導電性酸化物とその組み合わせが用いられることができる。
【００２５】
図３に示すように、下部電極パターン１７が形成された基板上に通常酸化防止膜１９が形成されて下部電極パターン１７と周囲の層間絶縁膜１１を覆うようになる。平坦化補助膜２１でシリコン酸化膜を積層する。この時、平坦化補助膜２１は、ステップカバレージ特性が優れた材質および方法で形成することが望ましい。ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などで積層することができる。前記酸化防止膜１９は酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化セシウムなどの多様な金属酸化物で形成されることができる。
【００２６】
図３および図４に示すように、全面異方性エッチングを実施して、下部電極パターン１７の上面と上部の側壁が露出されるように平坦化補助膜２１と酸化防止膜１９を除去する。エッチング液は、平坦化補助膜２１と酸化補助膜１９に対する前記下部電極の選択比が高いものを用いることが望ましい。結果的に、下部電極パターンの露出された上部側壁の下方の、下部電極パターンの間の空間を満たす酸化防止膜パターン１９１と平坦化補助膜２１１が形成される。
【００２７】
図４および図５に示すように、図４の状態で、先ず基板に反応防止膜を均一に積層する。この反応補助膜上に次に強誘電性物質膜をＳＯＬ−ＧＥＬ法で積層して基板の表層が平坦化された状態になるようにする。強誘電膜と反応防止膜に対してエッチング選択比が低いエッチング液で全面異方性エッチングをして残留強誘電膜２５１と残留反応防止膜２３１を残し、下部電極パターン１７の上面が再び露出されるようにする。下部電極パターンの間の空間で、残留平坦化補助膜２１１で満たされた空間を除いた空間を強誘電性物質膜２５１および反応防止膜２３１で満たし、基板は平坦化された状態を維持するようにする。強誘電性物質膜としては、ＰＺＴ、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンでドープされたＰＺＴ、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳＴ]、ＳｒＢｉ２Ｔａ２Ｏ９[ＳＢＴ]などがさらに使用されることができる。強誘電性物質膜と、平坦化補助膜に用いられたシリコン酸化膜との間の反応を防ぐことができる反応防止膜として、チタン酸化膜を用いる。特に、チタン酸化膜は、その上に積層された強誘電性物質膜が酸化熱処理を通じて強誘電性のペロブスカイト構造を形成するようにシード層の役割も同時に果たす。チタン酸化膜の他にＳｒＲｕＯ３も使用可能である。この時、強誘電性物質膜は平坦化用として用いられ、強誘電性物質膜はＳＯＬ−ＧＥＬ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ法などで、反応防止膜はＣＶＤ、ＡＬＤ法などで形成されることができる。
【００２８】
図５および図６に示すように、図５の下部電極パターンと平坦化用強誘電性物質膜２５１上に強誘電性物質膜２７でＰＺＴをさらに積層する。強誘電性物質膜２７としてはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＰｂＴｉＯ３、ＰｂＺｒＯ、ランタンがドーピング（Ｌａ−ｄｏｐｅｄ）されたＰＺＴ、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳＴ]、ＳｒＢｉ２Ｔａ２Ｏ９[ＳＢＴ]などがさらに使用されることができる。強誘電性物質膜２７は、ＳＯＬ−ＧＥＬ法を用いたり、その他、ＣＶＤ法などで形成することができる。この時、積層される強誘電性物質膜２７は、平坦化用ではなく、キャパシタ誘電膜で用いられるものであり、平坦化用強誘電性物質膜と同一の物質、同一の方法で形成することができるが、別の方法で形成することも可能である。
【００２９】
次に、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装備などで高温、酸素雰囲気で強誘電性物質膜が実際に強誘電性を有する強誘電膜になるように結晶化熱処理を実施する。熱処理温度は５５０℃以上、望ましくは７００℃以上とする。
【００３０】
その後、強誘電膜上に上部電極を形成する。
【００３１】
図６は、以上の工程を通じて得られた本発明の強誘電体メモリ装置の一部分を示す断面図である。
【００３２】
図７乃至図１０は本発明の別の実施形態でのいくつかの重要段階を断面図によって説明する工程図であり、その他は前述した実施形態と同じように行うことができる。
【００３３】
図７に示すように、図２の状態で、下部電極パターン１７が形成された基板上に酸化防止膜１９が形成されて下部電極パターン１７と周囲の層間絶縁膜１１を覆うようになる。酸化防止膜１９上にシード層２３が積層される。シード層２３は、その上に積層された強誘電膜が酸化熱処理を通じて強誘電性のペロブスカイト構造を形成するようにシードの役割を果たすのに適したチタン酸化膜を用いることができ、その他、ＳｒＲｕＯ３も用いることができる。酸化防止膜１９としてＴｉＯ２を使用できれば、酸化防止膜１９とシード層２３の役割を兼ねることができるチタン酸化膜は、単一膜として用いられることができる。
【００３４】
図７および図８に示すように、シード層２３上に、平坦化用強誘電性物質膜をＳＯＬ−ＧＥＬ法で積層して、基板表層が平坦化された状態になるようにする。次に、平坦化用強誘電性物質膜、シード層および酸化防止膜を全面異方性エッチングをして下部電極パターン１７の上面が露出されるようにし、下部電極パターン１７の間の空間は残留強誘電性物質膜２５２、残留酸化防止膜１９２、残留シード層２３２で満たされて基板は平坦化された状態を維持するようにする。
【００３５】
図９に示すように、図８の状態で、キャパシタ用強誘電性物質膜２７でＰＺＴをさらに積層する。
【００３６】
図１０に示すように、平坦に形成されたキャパシタ用強誘電性物質膜２７上に二つの下部電極パターンに合わせられた上部電極２９を形成する。図１０も、以上の工程を通じて得られた本発明の強誘電体メモリ装置の一部分を示す断面図である。
【００３７】
【発明の効果】
本発明によると、平坦な強誘電膜と上部電極が得られるので、後続キャパシタラインとの接続が便利になる長所がある。また、二つの近隣メモリセルのキャパシタでキャパシタの間に存在する平坦化用強誘電膜が、下部電極上の強誘電膜と同一に強誘電性を現して、二つの近隣メモリセルでのキャパシタ特性の向上が可能になる。
【図面の簡単な説明】
【図１】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図２】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図３】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図４】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図５】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図６】 本発明の一実施形態によるＦＲＡＭのキャパシタ形成方法の重要段階を断面図によって説明する工程図である。
【図７】 本発明の別の実施形態でのいくつ重要段階を断面図によって説明する工程図である。
【図８】 本発明の別の実施形態でのいくつ重要段階を断面図によって説明する工程図である。
【図９】 本発明の別の実施形態でのいくつ重要段階を断面図によって説明する工程図である。
【図１０】 本発明の別の実施形態でのいくつ重要段階を断面図によって説明する工程図である。
【符号の説明】
１１・・・層間絶縁膜
１３・・・コンタクトプラグ
１５・・・取り付け補助膜
１７・・・下部電極パターン
１９・・・酸化防止膜
２１・・・平坦化補助膜
２３・・・シード層
２７・・・強誘電性物質膜
１９１・・・酸化防止膜パターン
１９２・・・残留酸化防止膜
２１１・・・残留平坦化補助膜
２３１・・・残留反応防止膜
２３２・・・残留シード層
２５１・・・残留強誘電膜
２５２・・・強誘電性物質膜

Claims (26)

  1. 半導体基板上に少なくとも二つ形成される下部電極パターン、
    前記下部電極パターンの間の空間を満たす平坦化用強誘電膜および少なくとも前記平坦化用強誘電膜と前記下部電極パターンの上面に形成されるキャパシタ用強誘電膜を含む強誘電体メモリ装置であって、
    前記下部電極パターンの間にシード層が形成されていて、該シード層の上に前記平坦化用強誘電膜が形成されていることを特徴とする強誘電体メモリ装置。
  2. 前記下部電極パターンの間の空間を満たす前記平坦化用強誘電膜の上部表面は前記下部電極パターンの上部表面と実質的に整列されていることを特徴とする請求項１に記載の強誘電体メモリ装置。
  3. 前記下部電極パターンの間の空間に、該空間の一部を満たす平坦化補助膜が形成されていて、該平坦化補助膜の上に前記シード層が形成されていることを特徴とする請求項１に記載の強誘電体メモリ装置。
  4. 前記シード層は、前記平坦化用強誘電膜と前記平坦化補助膜との間の反応防止膜の役割を兼ねることを特徴とする請求項３に記載の強誘電体メモリ装置。
  5. 前記平坦化補助膜は、シリコン酸化膜からなり、前記強誘電膜は、ＰＺＴ［Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３］からなることを特徴とする請求項３に記載の強誘電体メモリ装置。
  6. 前記シード層は、ＴｉＯ２またはＳｒＲｕＯ３からなることを特徴とする請求項１に記載の強誘電体メモリ装置。
  7. 前記シード層と前記基板との間に酸化防止膜をさらに備えることを特徴とする請求項１に記載の強誘電体メモリ装置。
  8. 前記下部電極パターンと前記平坦化用強誘電膜との間に酸化防止膜をさらに備えることを特徴とする請求項１に記載の強誘電体メモリ装置。
  9. 前記酸化防止膜はＡｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＣｅＯ２のうち、一つで形成されることを特徴とする請求項８に記載の強誘電体メモリ装置。
  10. 前記基板と前記下部電極パターンとの間に前記下部電極パターンの前記基板に対する取り付け性を高めるために取り付け補助膜パターンがさらに備えられることを特徴とする請求項１から請求項９のいずれか１項に記載の強誘電体メモリ装置。
  11. 前記取り付け補助膜パターンはチタン、タンタル、イリジウム、ルテニウム、タングステン、これら金属窒素化合物、これら金属化合物のうち、一つで形成されることを特徴とする請求項１０に記載の強誘電体メモリ装置。
  12. 前記平坦化用強誘電膜と前記キャパシタ用強誘電膜は各々ＰＺＴ［Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３］、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンがドーピングされたＰＺＴ［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３］、ＢａＴｉＯ３、ＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ３］、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、Ｂｉ４Ｔｉ３Ｏ１２のうちいずれか一つで形成されることを特徴とする請求項１に記載の強誘電体メモリ装置。
  13. 前記下部電極パターンは白金、ルテニウム、イリジウム、ロジウム、オスミウム、パラジウム、または、これら物質の組み合せのうちいずれか一つで形成されることを特徴とする請求項１に記載の強誘電体メモリ装置。
  14. 半導体基板上に形成される層間絶縁膜、前記層間絶縁膜を貫通するように形成される少なくとも二つのコンタクトプラグ、前記コンタクトプラグと各々接続されるように前記層間絶縁膜上に形成される少なくとも二つの下部電極パターン、前記下部電極パターンの間の空間を満たす平坦化用強誘電膜と、前記下部電極パターンおよび前記層間絶縁膜と、前記平坦化用強誘電膜との間に介されるシード層、少なくとも前記平坦化用強誘電膜と前記下部電極パターンの上面に平坦に形成されるキャパシタ用強誘電膜を含む強誘電体メモリ装置。
  15. 前記キャパシタ用強誘電膜上に、そして少なくとも二つの前記下部電極パターン上に共通に形成されるキャパシタ上部電極パターンをさらに含むことを特徴とする請求項１４に記載の強誘電体メモリ装置。
  16. 前記シード層と前記層間絶縁膜との間に前記空間の一部を満たすように平坦化補助膜がさらに備えられ、前記平坦化補助膜と前記層間絶縁膜および前記下部電極パターン側壁の一部の間には酸化防止膜をさらに含むことを特徴とする請求項１４に記載の強誘電体メモリ装置。
  17. 半導体基板上に少なくとも二つのコンタクトプラグにより貫通される層間絶縁膜を形成する段階、前記層間絶縁膜上に前記コンタクトプラグ各々と連結される少なくとも二つの下部電極パターンを形成する段階、前記下部電極パターン上にシード層を前記基板の全面にわたって形成する段階、前記下部電極パターン上に強誘電性物質を一次積層して前記下部電極パターンの間の空間を満たす平坦化用強誘電性物質膜を形成する段階、前記下部電極パターンの間の空間が強誘電性物質で満たされた半導体基板を前記下部電極パターンの上面が露出されるように平坦化エッチングする段階、および上面が露出された前記下部電極パターン上に強誘電性物質を二次積層してキャパシタ用強誘電性物質膜を形成する段階を含むことを特徴とする強誘電体メモリ装置形成方法。
  18. 前記下部電極パターンを形成する段階と前記シード層を形成する段階との間に、前記下部電極パターンが形成された基板に平坦化補助膜を積層して前記下部電極パターンの間の空間を満たす段階と、前記下部電極パターンの上側の表面が露出されるように前記平坦化補助膜をエッチングし、前記空間の一部に前記平坦化補助膜を残留させる段階とを含むことを特徴とする請求項１７に記載の強誘電体メモリ装置形成方法。
  19. 前記下部電極パターンを形成した後、平坦化補助膜を積層する前に酸化防止膜を基板の全般にわたって積層する段階がさらに備えられ、前記平坦化補助膜をエッチングする時、前記酸化防止膜を前記下部電極パターンの上面で除去することを特徴とする請求項１７に記載の強誘電体メモリ装置形成方法。
  20. 前記下部電極パターン上にシード層を前記基板の全面にわたって形成する段階に次いで、前記シード層を平坦化エッチングして前記下部電極パターンの上面を露出する段階がさらに備えられることを特徴とする請求項１７に記載の強誘電体メモリ装置形成方法。
  21. 前記平坦化用強誘電性物質膜はＳＯＬ−ＧＥＬ変換法を用いて形成することを特徴とする請求項１７に記載の強誘電体キャパシタを有するメモリ装置形成方法。
  22. 前記平坦化用強誘電性物質膜と前記キャパシタ用強誘電性物質膜を同一の物質で形成することを特徴とする請求項１７に記載の強誘電体キャパシタを有するメモリ装置形成方法。
  23. 半導体基板上に少なくとも二つのコンタクトプラグにより貫通される層間絶縁膜を形成する段階、前記層間絶縁膜上に導電膜を積層する段階、前記導電膜をパターニングして前記コンタクトプラグ各々と連結される少なくとも二つの下部電極パターンを形成する段階、前記下部電極パターンおよび前記層間絶縁膜上にシード層を前記基板の全面にわたって積層する段階、前記シード層上に強誘電性物質を一次積層して前記下部電極パターンの間の空間を満たす段階、前記下部電極パターンの上面が露出されるように少なくとも一次積層された前記強誘電性物質、前記シード層および前記酸化防止膜に対する平坦化エッチングを実施して平坦化用強誘電性物質を形成する段階、上面が露出された前記下部電極パターンおよび前記平坦化用強誘電性物質膜上に強誘電性物質を二次積層してキャパシタ用強誘電性物質膜を形成する段階、基板に積層された全ての強誘電性物質膜が強誘電性構造を有するように熱処理して強誘電膜を形成する段階、および前記キャパシタの上部電極を形成する段階を含むことを特徴とする強誘電体メモリ装置形成方法。
  24. 前記導電膜を形成する前に、取り付け補助膜を形成する段階が備えられ、前記取り付け補助膜は前記導電膜をパターニングする時、連続的にパターニングされることを特徴とする請求項２３に記載の強誘電体メモリ装置形成方法。
  25. 前記下部電極パターンを積層して前記シード層を積層する前に平坦化補助膜を基板の全般にわたって積層する段階、および前記下部電極パターンの上側の表面が露出されるように平坦化補助膜をエッチングする段階がさらに備えられることを特徴とする請求項２３に記載の強誘電体メモリ装置。
  26. 前記強誘電性物質に対する熱処理は、酸化雰囲気で５５０℃以上の高温で実施することを特徴する請求項２３に記載の強誘電体メモリ装置形成方法。
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