CN107863334B - 电熔丝结构 - Google Patents

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Abstract

本发明公开一种电熔丝结构，其主要包含一基底以及一堆叠型电容设于基底上。其中堆叠型电容包含：两个或两个以上的下电极设于基底上；一电容介电层设于该多个下电极上；以及一上电极设于电容介电层上。

Description

电熔丝结构
技术领域
本发明涉及一种电熔丝结构，尤其是涉及一种在存储器元件中利用堆叠型电容所实现的电熔丝结构。
背景技术
随着半导体制作工艺的微小化以及复杂度的提高，半导体元件也变得更容易受各式缺陷或杂质所影响，而单一金属连线、二极管或晶体管等的失效往往即构成整个芯片的缺陷。因此为了解决这个问题，现行技术便会在集成电路中形成一些可熔断的连接线(fusible links)，也就是熔丝(fuse)，以确保集成电路的可利用性。
一般而言，熔丝是连接集成电路中的冗余电路(redundancy circuit)，一旦检测发现部分电路具有缺陷时，这些连接线就可用于修复(repairing)或取代这些有缺陷的电路。另外，目前的熔丝设计更可以提供程序化(programming elements)的功能，以使各种客户可依不同的功能设计来程序化电路。而从操作方式来看，熔丝可大致分为两大类，其一主要通过一激光切割(laser zip)的步骤来切断；另一种则是利用电致迁移(electro-migration)的原理使熔丝出现断路，以达到修补的效果或程序化的功能。此外，半导体元件中的电熔丝可为例如多晶硅电熔丝(poly efuse)、电容反熔丝(capacitor anti-fuse)、扩散电熔丝(diffusion fuse)、接触插塞电熔丝(contact efuse)、接触插塞反熔丝(contactanti-fuse)等等。
发明内容
本发明较佳实施例公开一种电熔丝结构，其主要包含一基底以及一堆叠型电容设于基底上。其中堆叠型电容包含：两个或两个以上的下电极设于基底上；一电容介电层设于该多个下电极上；以及一上电极设于电容介电层上。
本发明又一实施例公开一种半导体元件，其主要包含一第一堆叠型电容设于一基底上的存储器区以及一第二堆叠型电容设于基底上的电熔丝区。其中第一堆叠型电容包含：一第一下电极；一第一电容介电层设于第一下电极上；以及一第一上电极设于第一电容介电层上。第二堆叠型电容则包含：两个或两个以上的第二下电极；一第二电容介电层设于该多个第二下电极上；以及一第二上电极设于第二电容介电层上。
附图说明
图1为本发明较佳实施例的一半导体元件的结构示意图；
图2为本发明较佳实施例的一半导体元件的结构示意图；
图3为本发明较佳实施例的一半导体元件的结构示意图；
图4为本发明一实施例具有八个下电极板的电熔丝结构上视图；
图5为本发明一实施例具有十二个下电极板的电熔丝结构上视图；
图6为本发明一实施例具有十六个下电极板的电熔丝结构上视图。
主要元件符号说明
12 基底 14 存储器区
16 电熔丝区 18 第一堆叠型电容
20 第二堆叠型电容 22 第一下电极
24 第一电容介电层 26 第一上电极
28 第一下电极板 30 第一存储节点
32 第一支撑层 34 第一支撑层
36 第一导电层 38 第一多晶硅层
40 第一上电极板
44 第二下电极 46 第二电容介电层
48 第二上电极 50 第二下电极板
52 第二存储节点 54 第二支撑层
56 第二支撑层 58 第二导电层
60 第二多晶硅层 62 第二上电极板
72 上电极 74 下电极板
76 接触插塞 78 接触插塞
80 存储节点 82 上电极
84 下电极板 86 接触插塞
88 接触插塞 90 虚置下电极板
92 上电极 94 下电极板
96 接触插塞 98 接触插塞
100 下电极板
具体实施方式
请参照图1，图1为本发明较佳实施例的一半导体元件的结构示意图。如图1所示，本发明的半导体元件较佳为一存储器元件，其主要包含一基底12，例如一硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底等的半导体基底，但不以此为限。基底12上较佳定义有一存储器区14以及一电熔丝区16，其中存储器区14较佳用来制作例如动态随机存取存储器(dynamic random access memory,DRAM)等存储器元件，而电熔丝区16则用来制备电熔丝结构。更具体而言，本实施例的电熔丝区16主要作为一冗余区域或备用区域，而本发明较佳实施例的半导体元件，其主要目的除了在于当芯片上产生缺陷而使部分区域无法运作时，可利用重新路由(reroute)或变更路径的方式将冗余区域替代坏掉或无法运作区域，使整个芯片仍可正常运作，更可以当作一次性可编程只读存储器(one time programmable read-only memory,OTP-ROM)等元件，用来保存编程程序码、芯片上配置数据以及加密密钥等。
依据本发明的较佳实施例，存储器区14与电熔丝区16中各设有一堆叠型电容，例如存储器区14中设有一第一堆叠型电容18而电熔丝区16中设有一第二堆叠型电容20。
第一堆叠型电容18主要包含一第一下电极22设于基底12上或基底12上的至少一介电层(图未示)上、一第一电容介电层24设于第一下电极22上以及一第一上电极26设于第一电容介电层24上。
从细部来看，第一下电极22又分别包含一第一下电极板28以及多个第一存储节点(storage nodes)30设于第一下电极板28上，其中第一存储节点30由第一下电极板28垂直向上延伸而呈现约略长条柱状的态样，各第一存储节点30之间的间距可依据产品需求选择相同或不同，且第一存储节点30所延伸的方向与第一下电极板28所延伸方向的夹角较佳约为90度。另外本实施例虽以八根第一存储节点30设置于第一下电极板28上为例，但第一存储节点30的数量并不局限于此，均可视产品需求调整。
在本实施例中，第一下电极板28与第一存储节点30均由导电材料所构成，例如两者均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的群组。需注意的是，虽然第一下电极板28与第一存储节点30均为导电材料，本实施例的第一下电极板28与第一存储节点30较佳包含不同材料，例如第一下电极板28较佳由钨所构成而第一存储节点30则较佳由氮化钛所构成，但均不限于此。
其次，第一堆叠型电容18另包含至少一第一支撑层32、34沿着水平方向连接各第一存储节点30。需注意的是，本实施例中虽较佳以两个第一支撑层32、34连接多个第一存储节点30为例，但第一支撑层32、34的数量并不局限于此，而可视产品需求任意调整。另外，本实施例中第一支撑层32、34虽较佳由介电材料所构成，例如较佳包含氮化硅，但也不排除可由导电材料所构成，例如可与第一存储节点30或第一下电极板28选用相同材料所构成的群组，而与第一存储节点30及第一下电极板28共同构成第一下电极22，此实施例也属本发明所涵盖的范围。
第一电容介电层24较佳设于第一下电极板28上并环绕所有第一存储节点30与第一支撑层32、34，使第一下电极板28、第一存储节点30及第一支撑层32、34与第一上电极26相互隔绝。在本实施例中，第一电容介电层24较佳包含一高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium siliconoxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconiumoxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconiumsilicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
依据本发明的较佳实施例，第一上电极26可为一多层结构，例如，第一上电极26更细部包含一第一导电层36设于第一电容介电层24上、一第一多晶硅层38设于第一导电层36上以及一第一上电极板40设于第一多晶硅层38上。其中第一导电层36与第一上电极板40均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的群组，但第一导电层36与第一上电极板40较佳包含不同材料，例如第一导电层36较佳由氮化钛所构成而第一上电极板40则较佳由钨所构成，但均不限于此。此外，第一上电极26也可为单一导电材料层。
第二堆叠型电容20主要包含两个或两个以上的第二下电极44、一第二电容介电层46设于第二下电极44上以及一第二上电极48设于第二电容介电层46上。也就是说，第一堆叠型电容主要为一个上电极对应一个下电极的配置方式，而第二堆叠型电容则采取一个上电极对应多个下电极的配置方式，且第二堆叠型电容的各下电极彼此不电连接。
从细部来看，每个第二下电极44又分别包含一第二下电极板50以及多个第二存储节点(storage nodes)52设于第二下电极板50上，其中第二存储节点52由第二下电极板50垂直向上延伸而呈现约略长条柱状的态样，各第二存储节点52之间的间距可依据产品需求选择相同或不同，且第二存储节点52所延伸的方向与第二下电极板50所延伸方向的夹角较佳约为90度。另外本实施例虽以三根第二存储节点52分别设置于各第二下电极板50上为例，但第二存储节点52的数量并不局限于此，均可视产品需求调整。
在本实施例中，第二下电极板50与第二存储节点52均由导电材料所构成，例如两者均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的群组。需注意的是，虽然第二下电极板50与第二存储节点52均为导电材料，本实施例的第二下电极板50与第二存储节点52较佳包含不同材料，例如第二下电极板50较佳由钨所构成而第二存储节点52则较佳由氮化钛所构成，但均不限于此。
如同第一堆叠型电容18，第二堆叠型电容20另包含至少一第二支撑层54、56沿着水平方向连接第二存储节点52。需注意的是，本实施例中虽较佳以两个第二支撑层54、56连接第二存储节点52为例，但第二支撑层54、56的数量并不局限于此，而可视产品需求任意调整。此外，本实施例中第二支撑层54、56虽较佳由介电材料所构成，例如较佳包含氮化硅，但不排除可由导电材料所构成，例如可与第二存储节点52或第二下电极板50选用相同材料所构成的群组，但每个第二下电极44与所对应的多个第二存储节点52个别连接一组独立的第二支撑层54、56。例如图2所示，在一实施例中，第二堆叠型电容20包含有n个第二下电极44，则需设置有n组独立的第二支撑层54、56，使各组独立的第二支撑层54、56分别得以与相对应的第二存储节点52及第二下电极板50共同构成第二下电极44，此实施例也属本发明所涵盖的范围。此外，如图3所示，由于第二堆叠型电容采用一个上电极对应多个下电极的配置方式，故可增设至少一第二次下电极板100于第二支撑层54、56与第二下电极板50之间，用以与相对应的第二存储节点52及第二下电极板50共同构成第二下电极44来增加电容量。
第二电容介电层46较佳设于第二下电极板50上并环绕所有第二存储节点52与第二支撑层54、56，使第二下电极板50、第二存储节点52及第二支撑层54、56与第二上电极48相互隔绝。在本实施例中，第二电容介电层46较佳包含一高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium siliconoxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconiumoxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconiumsilicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
依据本发明的较佳实施例，第二上电极48可为一多层结构，例如，第二上电极48更细部包含一第二导电层58设于第二电容介电层46上、一第二多晶硅层60设于第二导电层58上以及一第二上电极板62设于第二多晶硅层60上。其中第二导电层58与第二上电极板62均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的群组，但第二导电层58与第二上电极板62较佳包含不同材料，例如第二导电层58较佳由氮化钛所构成而第二上电极板62则较佳由钨所构成，但均不限于此。此外，依据本发明一实施例，第二上电极48也可为单一导电材料层，此实施例也属本发明所涵盖的范围。
整体而言，存储器区14的第一堆叠型电容18与电熔丝区16的第二堆叠型电容20均各包含下电极、存储节点、电容介电层以及上电极，而由于第一堆叠型电容18与第二堆叠型电容20可同时通过相同制作工艺来制作，因此第一堆叠型电容18与第二堆叠型电容20中的各元件均可包含相同材料组成。
值得注意的是，相较于存储器区14的第一堆叠型电容18是以单一一个下电极板对应单一一个上电极，本发明主要将电熔丝区16中原本的单一下电极板分隔为两个或两个以上下电极板，而形成如电熔丝区16中两个下电极板对应单一上电极的态样。另外本实施例中虽以两个下电极板为例，但所分隔的下电极板数量并不局限于此，均可视产品需求调整为两个或两个以上的任何数量，这些均属本发明所涵盖的范围。
依据本发明的较佳实施例，电熔丝区16的每一个下电极板与其相连的电容元件组成，例如其上的存储节点、电容介电层以及上电极等较佳一同构成一电熔丝，且通过将下电极板的数量增加为两个或两个以上，本发明可在相同电容面积的情况下大幅增加可使用的电熔丝数量。
请参照图4，图4为本发明一实施例具有八个下电极板的电熔丝结构上视图。如图4所示，本实施例主要依据前述图1的态样将电熔丝区的下电极部分分隔为八个下电极板，其中电熔丝区的电熔丝结构主要包含一个上电极72、八个下电极板74对应单一上电极72以及多个接触插塞76、78分别连接上电极72与下电极板74。在本实施例中，八个下电极板74大致呈现四个一组方式上下排列，其中每个下电极板74上均相对应设有多个存储节点80。
请参照图5，图5为本发明一实施例具有十二个下电极板的电熔丝结构上视图。如图5所示，本实施例主要依据前述图1的态样将电熔丝区的下电极部分分隔为十二个下电极板，其中电熔丝区的电熔丝结构主要包含一上电极82、十二个下电极板84对应单一上电极82以及多个接触插塞86、88分别连接上电极82与下电极板84。在本实施例中，电熔丝结构中央较佳设有一虚置下电极板90，而十二个下电极板84则以环绕方式围绕在虚置下电极板90周围。
请再参照图6，图6为本发明一实施例具有十六个下电极板的电熔丝结构上视图。如图6所示，本实施例主要依据前述图1的态样将电熔丝区的下电极部分分隔为十六个下电极板，其中电熔丝区的电熔丝结构主要包含一上电极92、十六个下电极板94对应单一上电极92以及多个接触插塞96、98分别连接上电极92与下电极板94。在本实施例中，十六个下电极板94较佳以阵列方式排列，其中设于电熔丝结构中央四个下电极板94的部分电极又同时延伸至两侧相邻的下电极板94外侧。
综上所述，本发明主要在一存储器元件，特别是一DRAM元件中利用原本的电容制作工艺在一冗余区域(redundancy region)或电熔丝区形成所需的堆叠型电容作为电熔丝结构。相较于现行利用堆叠型电容所实现的电熔丝结构，本发明主要在维持单一电容上电极的情况下将电容的下电极板分隔为两个或两个以上，使每个被分隔出的下电极板与其所相连的电容介电层与上电极可作为一独立的电熔丝。如此即可在相同电容面积的情况下大幅增加可用的电熔丝数量。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种电熔丝结构，包含：
基底；
堆叠型电容，设于该基底上，该堆叠型电容包含：
两个或两个以上的下电极，设于该基底上；
电容介电层，设于该多个下电极上；以及
单一上电极，设于该电容介电层上。
2.如权利要求1所述的电熔丝结构，其中各该下电极包含：
下电极板；以及
多个存储节点(storage nodes)，设于该下电极板上。
3.如权利要求2所述的电熔丝结构，其中该下电极板及该多个存储节点包含不同材料。
4.如权利要求2所述的电熔丝结构，其中该多个存储节点由该下电极板垂直向上延伸。
5.如权利要求2所述的电熔丝结构，另包含支撑层，沿着水平方向连接该多个存储节点。
6.如权利要求5所述的电熔丝结构，其中该支撑层包含介电材料。
7.如权利要求5所述的电熔丝结构，其中该支撑层包含导电材料。
8.如权利要求5所述的电熔丝结构，其中该电容介电层环绕该多个存储节点及该支撑层。
9.如权利要求8所述的电熔丝结构，其中该电容介电层包含高介电常数介电层。
10.如权利要求1所述的电熔丝结构，其中该单一上电极包含：
导电层，设于该电容介电层上；
多晶硅层，设于该导电层上；以及
上电极板，设于该多晶硅层上。
11.一种半导体元件，包含：
基底，该基底上具有存储器区以及电熔丝区；
第一堆叠型电容，设于该存储器区，该第一堆叠型电容包含：
第一下电极；
第一电容介电层，设于该第一下电极上；以及
一第一上电极，设于该第一电容介电层上；
第二堆叠型电容，设于该电熔丝区，该第二堆叠型电容包含：
两个或两个以上的第二下电极；
第二电容介电层，设于该多个第二下电极上；以及
单一第二上电极，设于该第二电容介电层上。
12.如权利要求11所述的半导体元件，其中各该第一下电极包含：
第一下电极板；以及
多个第一存储节点，设于该第一下电极板上。
13.如权利要求12所述的半导体元件，另包含一第一支撑层沿着水平方向连接该多个第一存储节点。
14.如权利要求13所述的半导体元件，其中该第一电容介电层环绕该多个第一存储节点及该第一支撑层。
15.如权利要求11所述的半导体元件，其中该第一上电极包含：
第一导电层，设于该第一电容介电层上；
第一多晶硅层，设于该第一导电层上；以及
第一上电极板，设于该第一多晶硅层上。
16.如权利要求11所述的半导体元件，其中各该第二下电极包含：
第二下电极板；以及
多个第二存储节点，设于该第二下电极板上。
17.如权利要求16所述的半导体元件，另包含第二支撑层，沿着水平方向连接该多个第二存储节点。
18.如权利要求17所述的半导体元件，其中该第二支撑层包含介电材料。
19.如权利要求17所述的半导体元件，其中该第二电容介电层环绕该多个第二存储节点及该第二支撑层。
20.如权利要求11所述的半导体元件，其中该单一第二上电极包含：
第二导电层，设于该第二电容介电层上；
第二多晶硅层，设于该第二导电层上；以及
第二上电极板，设于该第二多晶硅层上。
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