JP3629187B2 - 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 - Google Patents
電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3629187B2 JP3629187B2 JP2000194742A JP2000194742A JP3629187B2 JP 3629187 B2 JP3629187 B2 JP 3629187B2 JP 2000194742 A JP2000194742 A JP 2000194742A JP 2000194742 A JP2000194742 A JP 2000194742A JP 3629187 B2 JP3629187 B2 JP 3629187B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- gate electrode
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Description
【０００１】
【発明の属する技術分野】
この発明は、電気フューズ、この電気フューズを備えた半導体装置及びその製造方法に関し、特にリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）技術に用いる電気フューズに係るものである。
【０００２】
【従来の技術】
近年の半導体装置の製造技術の高度化により、半導体装置は年々微細化及び大規模集積化が進んでいる。しかし、集積度の世代が進むに従って、前世代と同じ歩留まりを維持することが困難となってきている。この半導体装置の歩留まりを向上させるための技術として、リダンダンシ技術が注目されている。これは、部分的に不良となった半導体素子を救済するために内部にフューズ素子を設けておき、不良箇所に対応したフューズ素子を切断することによりスペアの半導体素子と置き換えることで、チップ全体としての歩留まりを向上させるものである。
【０００３】
上記フューズ素子の一つに、金属配線層をレーザ照射により溶断する（レーザブロー）ことで、不良箇所に対応した情報を書き込むレーザフューズがある。しかし、レーザフューズは、レーザブロー後の後工程（パッケージ工程等）で新たに不良が発生した場合、当該不良箇所を救済することが出来ない。更に、この場合は最終的に不良品となるチップに対してもレーザブローを行っているため、無駄にコストが掛かっていた。
【０００４】
一方、フューズ素子を電気的に切断、または短絡する電気フューズは、後工程終了後でも不良箇所の置き換えが可能であり、レーザフューズに比べて半導体装置の歩留まりを向上できる。更に、後工程で不良となるチップについては置き換えを行わないので、効率が良く有効なリダンダンシ手段である。この電気フューズの一種にキャパシタ構造を用いたアンチフューズがある。これは、キャパシタ構造（フューズキャパシタ）に高電圧をかけて絶縁膜を破壊し、フューズキャパシタを電気的に短絡させることにより情報を書き込むものである。
【０００５】
上記アンチフューズの構造及び製造方法について図１９（ａ）、（ｂ）乃至図２１（ａ）、（ｂ）を用いて説明する。図１９（ａ）、（ｂ）乃至図２１（ａ）、（ｂ）はＭＯＳ構造のアンチフューズの製造工程の断面図を順次示しており、（ａ）図は本来の素子としてのＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路のうちのアンチフューズ部である。
【０００６】
まず図１９（ａ）、（ｂ）に示すように、シリコン基板１００に素子分離領域１１０を形成する。そして、全面にゲート絶縁膜１２０及び多結晶シリコン膜１３０ａを形成する。
【０００７】
次に、低抵抗化のために多結晶シリコン膜１３０ａ中に不純物をイオン注入し、図２０（ａ）、（ｂ）に示すように、多結晶シリコン膜１３０ａ上にタングステン膜１３０ｂを形成する。
【０００８】
次に図２１（ａ）、（ｂ）に示すように、回路部、アンチフューズ部の多結晶シリコン膜１３０ａ及びタングステン膜１３０ｂをパターニングして、ゲート電極１３０を形成する。その後は回路部において、ソース、ドレイン領域となる不純物拡散層（図示せず）を選択的に形成する。これにより、回路部ではＭＯＳトランジスタが、アンチフューズ部では、ゲート電極１３０、ゲート絶縁膜１２０、及びシリコン基板１００のキャパシタ構造からなるアンチフューズが完成する。
【０００９】
また、上記アンチフューズは、様々な半導体装置に広く応用出来、大規模集積化が進むＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においても、不良メモリセルを冗長メモリセルに置き換える際等に用いられている。図２２（ａ）、（ｂ）乃至図２４（ａ）、（ｂ）は両面シリンダ型のスタック・キャパシタ（ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ）を採用したＤＲＡＭの製造工程の断面図を順次示しており、（ａ）図はメモリセルアレイ部、（ｂ）図は周辺回路のうちのアンチフューズ部である。
【００１０】
まず図２２（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１００に素子分離領域１１０を形成する。そして、全面にゲート絶縁膜１２０を形成し、このゲート絶縁膜１２０上に、メモリセルアレイ部ではゲート電極１３０を形成する。更に、隣接するゲート電極１３０間のシリコン基板１００中に不純物拡散層１４０を形成することでセルトランジスタを形成する。また、アンチフューズ部ではキャパシタの電極の一端と接続する不純物拡散層１４０を形成する。そして、全面に層間絶縁膜１５０を形成し、メモリセルアレイ部ではセルトランジスタのドレイン領域と接続するビット線１７０を形成する。しかる後に、層間絶縁膜１６０を形成して、セルトランジスタのソース領域及びアンチフューズ部の不純物拡散層１４０と接続するコンタクトプラグ１８０、このコンタクトプラグ１８０に接続する両面シリンダ型のキャパシタ下部電極１９０を形成する。
【００１１】
次に図２３（ａ）、（ｂ）に示すように、キャパシタ下部電極１９０上にキャパシタ絶縁膜２００及びキャパシタ上部電極２１０を順次形成して、所望のパターンにパターニングする。本工程により、メモリセルアレイ部、アンチフューズ部にそれぞれ、セルキャパシタ及びフューズキャパシタを完成する。
【００１２】
その後は周知の技術により層間絶縁膜２２０及び図示せぬ金属配線層等を形成して図２４（ａ）、（ｂ）の構造を完成する。
【００１３】
上記のように、ＭＯＳ構造を有するアンチフューズは通常、ＭＯＳトランジスタと同時に形成され、ゲート電極１３０とシリコン基板１００との間に高電圧を印加し、ゲート絶縁膜１２０の絶縁破壊を起こして導通状態にすることで不良アドレス情報を書き込む。また、ＤＲＡＭにおけるアンチフューズは、セルキャパシタと同時に形成され、キャパシタ下部電極１９０とキャパシタ上部電極２１０との間に高電圧を印加し、キャパシタ絶縁膜２００の絶縁破壊を起こすことで情報を書き込む。これらアンチフューズは、同時に形成されたＭＯＳトランジスタやセルキャパシタ等と同一の特性を有することとなる。しかしながら、ＭＯＳトランジスタやセルキャパシタ等と、アンチフューズに求められる特性は当然異なっている。すなわち、ＭＯＳトランジスタやセルキャパシタ等には、その信頼性を確保するために高い絶縁破壊耐圧が求められる。一方でアンチフューズには、出来るだけ低電圧でフューズを破壊したいため、逆に低い絶縁破壊耐圧が求められる。
【００１４】
従って、上記のようにＭＯＳトランジスタやセルキャパシタと同一の構造のキャパシタをフューズキャパシタとして用いる場合、そのキャパシタ構造には、ＭＯＳトランジスタやセルキャパシタとしての性能を最低限保証できる絶縁破壊耐圧と、アンチフューズとしてはなるべく低い電圧で情報を書き込むことの出来る絶縁破壊耐圧とを両立しなければならない。アンチフューズに着目すれば、低電圧で情報を書き込むために絶縁膜の絶縁破壊耐圧を出来るだけ低く設定することが望ましい。しかし、同様の特性を有するＭＯＳトランジスタやセルキャパシタの特性を保証しなければならないため、絶縁破壊耐圧を下げるには限界がある。すなわち、アンチフューズとしての性能に上限と下限が存在することになり、プロセスウィンドウの狭い開発を強いられることになる。
【００１５】
また、ＤＲＡＭの開発初期において、アンチフューズと同時に形成するセルキャパシタはその信頼性を保証する性能に達しておらず、開発が進むにつれて目標性能に近づいていくこととなる。そのため、アンチフューズの技術開発は、セルキャパシタが本来の性能に達する開発後期になって漸く開始できることとなり、開発期間が長くなる等の問題があった。
【００１６】
【発明が解決しようとする課題】
上記のように従来の半導体装置では、各種のキャパシタを電気的に短絡させるタイプのアンチフューズが用いられている。これらのフューズキャパシタは、例えばＭＯＳトランジスタやセルキャパシタ等の各種素子と同時に形成され、同様の構造、またはその構造の一部により構成されることが通常である。
【００１７】
しかし、例えばＭＯＳトランジスタやセルキャパシタ等の各種素子にはその信頼性を確保するために高い絶縁破壊耐圧が求められ、逆にアンチフューズ素子として機能するキャパシタには低電圧でキャパシタを短絡させて情報を書き込むために低い絶縁破壊耐圧が求められるという矛盾があった。そのため、キャパシタには上記２つの要求に対する妥協点に相当する絶縁破壊耐圧を持たせることとなり、プロセスウィンドウの狭い開発を強いられるという問題があった。また、本来の素子の開発の後にフューズキャパシタの技術開発を開始することになり、開発期間が長くなるという問題があった。
【００１８】
この発明は、上記事情に鑑みてなされたもので、その目的は、フューズキャパシタの性能を独立に制御することにより、開発期間を短縮化し、高信頼性、高性能の電気フューズ、この電気フューズを備えた半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
この発明の請求項１に記載した電気フューズは、対向して設けられた第１、第２の電極と、これら第１、第２の電極間に介在され、少なくとも一部の領域に、イオン注入により不純物が打ち込まれ、あるいはイオン注入された不純物が貫通することにより絶縁破壊耐圧が制御された絶縁膜とを具備し、前記絶縁膜を、絶縁破壊するか否かに応じて情報が書き込まれることを特徴としている。
【００２０】
またこの発明の請求項２に記載した半導体装置は、半導体基板の第１領域上に設けられた第１ゲート絶縁膜と、前記半導体基板における前記第１領域から離隔した第２領域上に設けられ、少なくとも一部の領域に、イオン注入により不純物が打ち込まれることにより、前記第１ゲート絶縁膜より絶縁破壊耐圧が低下された第２ゲート絶縁膜と、前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極とを具備することを特徴としている。
【００２１】
更にこの発明の請求項３に記載した半導体装置は、第１導電型の半導体基板における第１領域上に設けられた第１ゲート絶縁膜と、前記半導体基板の前記第１領域から離隔した第２領域上に設けられ、前記第１ゲート絶縁膜より絶縁破壊耐圧が低い第２ゲート絶縁膜と、前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極と、前記第２ゲート電極下の前記半導体基板における少なくとも一部の領域中に設けられた第２導電型の不純物拡散層とを具備し、前記不純物拡散層は、第２導電型の不純物を、前記第２ゲート絶縁膜を貫通して前記半導体基板中にイオン注入することにより形成され、前記第２ゲート絶縁膜は、イオン注入された第２導電型の不純物が貫通することにより、絶縁破壊耐圧が制御されることを特徴としている。
【００２２】
請求項４に記載したように、請求項３記載の半導体装置において、前記不純物拡散層は、前記第２ゲート電極が存在しない領域まで延設され、この不純物拡散層の延設部と電気的に接続される引き出し電極を更に具備することを特徴としている。
【００２３】
請求項５に記載したように、請求項２乃至４いずれか１項記載の半導体装置において、前記第１ゲート絶縁膜及び第１ゲート電極はＭＯＳトランジスタの一部を構成し、前記第２ゲート絶縁膜及び第２ゲート電極は、前記第２ゲート絶縁膜を絶縁破壊するか否かに応じて情報が書き込まれる電気フューズの一部を構成することを特徴としている。
【００２４】
この発明の請求項６に記載した電気フューズの製造方法は、第１の電極上に絶縁膜を形成する工程と、前記絶縁膜上に第２の電極を形成する工程と、前記絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込み、あるいはイオン注入した不純物を貫通させ、前記絶縁膜の少なくとも一部の領域の絶縁破壊耐圧を制御する工程とを具備することを特徴としている。
【００２５】
またこの発明の請求項７に記載した半導体装置の製造方法は、半導体基板の第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、前記第２ゲート電極層を貫通して、前記第２ゲート絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込む第３の工程とを具備することを特徴としている。
【００２６】
更にこの発明の請求項８に記載した半導体装置の製造方法は、第１導電型の半導体基板における第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込む第３の工程とを具備することを特徴としている。
【００２７】
請求項９に記載したように、請求項７または８記載の半導体装置の製造方法において、前記第３の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備することを特徴としている。
【００２８】
請求項１０に記載したように、請求項７記載の半導体装置の製造方法において、前記第２の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備することを特徴としている。
【００２９】
請求項１１に記載したように、請求項８記載の半導体装置の製造方法において、前記第２の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備し、前記第３の工程は、パターニングされた前記第３ゲート電極層、前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込むものであることを特徴としている。
【００３０】
請求項１２に記載したように、請求項９記載の半導体装置の製造方法において、前記第５の工程は、前記半導体基板における前記不純物が打ち込まれた領域の少なくとも一部を露出させる工程と、露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含むことを特徴としている。
【００３１】
請求項１３に記載したように、請求項１０または１１記載の半導体装置の製造方法において、前記第３の工程は、前記第２、第４ゲート電極層がパターニングされて露出された領域の前記半導体基板中へ第２導電型の不純物を打ち込む工程と、露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含むことを特徴としている。
【００３２】
請求項１、６のような構成及び製造方法によれば、２つの電極間に絶縁膜を介在させたキャパシタ構造の電気フューズにおいて、絶縁膜中に不純物をイオン注入により打ち込んでいる、または絶縁膜中を貫通させている。このように、絶縁膜内に不純物を打ち込むことや、絶縁膜内に不純物を通過させることにより、絶縁膜の耐圧を制御できる。電気フューズ、特にアンチフューズはキャパシタ構造におけるキャパシタ絶縁膜を絶縁破壊させて情報を書き込むものである。すなわち、この発明の請求項１、６によれば、イオン注入により絶縁膜内に不純物を打ち込むことや、絶縁膜内に不純物を通過させることにより、絶縁膜の耐圧を低下させ、アンチフューズへの書き込み電圧を低減出来る。このように、アンチフューズの特性を独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べて開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上できる。
【００３３】
請求項２、５、７のように、ＭＯＳトランジスタのＭＯＳ構造を流用してアンチフューズを形成する場合においても、イオン注入によりアンチフューズ部のゲート絶縁膜内に不純物を打ち込み、または不純物を通過させることによりゲート絶縁膜の絶縁破壊耐圧を制御して、アンチフューズへの書き込み電圧を低減できる。このように、アンチフューズ部のゲート絶縁膜の特性をＭＯＳトランジスタのゲート絶縁膜とは独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べて開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上できる。
【００３４】
請求項３、５、８のように、ＭＯＳトランジスタのＭＯＳ構造を流用してアンチフューズを形成する場合において、イオン注入によりアンチフューズ部のゲート絶縁膜内を貫通させて不純物を半導体基板内に打ち込むことにより、ゲート絶縁膜の絶縁破壊耐圧を制御して、アンチフューズへの書き込み電圧を低減できる。また半導体基板内に不純物を打ち込むことで不純物拡散層を形成しており、この不純物拡散層がフューズキャパシタの一方の電極となるため、電気フューズのサイズを小型に出来る。このように、アンチフューズ部のゲート絶縁膜の特性をＭＯＳトランジスタのゲート絶縁膜とは独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べ、開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上しつつ、大規模集積化に適した電気フューズを実現できる。
【００３５】
請求項９乃至１１のように、例えば多結晶シリコンとタングステン等からなる多層ゲート構造のＭＯＳ構造においても、本発明の構成及び方法が適用できる。
【００３６】
請求項４、１２、１３のように、半導体基板内へイオン注入により不純物が打ち込まれた領域に形成された不純物拡散層と電気的に接続する引き出し電極を形成することによって、フューズキャパシタのサイズを小さくできる。そのため、この構造は大規模集積化の進む半導体装置に最適と言える。
【００３７】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３８】
この発明の第１の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図１（ａ）、（ｂ）乃至図３（ａ）、（ｂ）はそれぞれＭＯＳトランジスタの製造工程の断面図を順次示しており、（ａ）図はＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路部のうちアンチフューズ部を示している。
【００３９】
まず図１（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１０に素子分離領域１１を、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により形成した後、シリコン基板１０上に例えばドライ酸化法等によりゲート絶縁膜１２ａを形成する。引き続き、ゲート電極の一部となる多結晶シリコン膜１３ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成する。そして、多結晶シリコン膜１３ａに、ｎチャネル、ｐチャネルＭＯＳトランジスタに応じた不純物を導入する。
【００４０】
次に全面にレジスト３０−１を塗布し、リソグラフィ技術によりレジスト３０−１をパターニングしてアンチフューズ部のみを露出させる。そして図２（ａ）、（ｂ）に示すように、例えば砒素、リン、またはボロン等の不純物を、１０１３〜１０１５ｃｍ−３オーダーのドーズ量でイオン注入する。この際のイオン注入は、多結晶シリコン膜１３ａを貫通してゲート絶縁膜１２ａに打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部ではイオンが打ち込まれたゲート絶縁膜１２ｂが形成される。なお、ゲート絶縁膜１２ａに打ち込む不純物はゲート絶縁膜１２ａの絶縁破壊耐圧を劣化させることのできる元素であれば特に限られるものではない。
【００４１】
次にレジスト３０−１を剥離し、多結晶シリコン膜１３ａ上にゲート電極の一部となるタングステン膜１３ｂを、例えばＣＶＤ法やスパッタリング法等により形成する。そしてリソグラフィ技術とエッチングにより、多結晶シリコン膜１３ａ及びタングステン膜１３ｂとをパターニングして図３（ａ）、（ｂ）に示すようなゲート電極１３を形成する。
【００４２】
その後は周知の技術によりＭＯＳトランジスタの不純物拡散層及び層間絶縁膜などを形成して半導体装置を完成する。
【００４３】
上記のような構造及び製造方法によれば、アンチフューズ部に形成したフューズキャパシタのキャパシタ絶縁膜となるゲート絶縁膜に不純物をイオン注入することにより、回路部のＭＯＳトランジスタのゲート絶縁膜に比べて絶縁破壊耐圧の低いゲート絶縁膜を形成でき、アンチフューズの書き込み電圧を低減できる。また、絶縁破壊耐圧の低下の度合いはイオン注入時のイオン種、加速電圧、またはドーズ量等により制御が可能である。そのため、ＭＯＳトランジスタに求められる高い絶縁破壊耐圧と、フューズキャパシタに求められる低い絶縁破壊耐圧とを両立できるので、半導体装置の信頼性及び性能を向上出来る。更に、フューズキャパシタの性能をイオン注入条件によりＭＯＳトランジスタとは独立に制御できるので、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発が進められ、開発期間の短縮を図ることが出来る。
【００４４】
次にこの発明の第２の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図４（ａ）、（ｂ）乃至図６（ａ）、（ｂ）はそれぞれＭＯＳトランジスタの製造工程の断面図を順次示しており、（ａ）図はＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路部のうちアンチフューズ部を示している。
【００４５】
まず図４（ａ）、（ｂ）に示すように、ｐ型シリコン基板１０に素子分離領域１１を形成した後、シリコン基板１０上にゲート絶縁膜１２ａを介してゲート電極の一部となる多結晶シリコン膜１３ａ及びタングステン膜１３ｂを形成する。そして、リソグラフィ技術とエッチングにより多結晶シリコン膜１３ａ、タングステン膜１３ｂとをパターニングしてゲート電極１３を形成する。なお、アンチフューズ部においては、ゲート電極１３が素子領域を全て覆わずに、素子領域表面の一部が露出するよう予めずらしてゲート電極１３を配置する。
【００４６】
次に全面にレジスト３０−２を塗布し、リソグラフィ技術によりレジスト３０−２をパターニングしてアンチフューズ部のみを露出させる。そして図５（ａ）、（ｂ）に示すように、ｎ型不純物をイオン注入する。この際、イオン注入はタングステン膜１３ｂ及び多結晶シリコン膜１３ａを貫通し、ゲート絶縁膜１２ａ及びシリコン基板１０中に打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部では、イオンが打ち込まれたゲート絶縁膜１２ｂが形成され、またシリコン基板１０中にはｎ型不純物拡散層３１が形成される。なお、前述のように、アンチフューズ部におけるゲート電極１３は素子領域に対してずれて配置されている。そのためゲート電極１３直下の領域では、ゲート電極１３の存在しない領域に形成される不純物拡散層３１ａに比べ、イオンがゲート電極１３を貫通する分だけ浅い不純物拡散層３１ｂが形成される。
【００４７】
その後は図６（ａ）、（ｂ）に示すように、周知の技術によりＭＯＳトランジスタのソース、ドレイン領域となる不純物拡散層（図示せず）及び層間絶縁膜３２を形成する。そして、アンチフューズ部の深い不純物拡散層３１ａに接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００４８】
上記のような構成及び製造方法によれば、ゲート絶縁膜にシリコン基板１０と逆導電型の不純物を導入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にもその不純物を導入して下部電極となる不純物拡散層を形成している。そのため、第１の実施形態で説明した効果に加えて、電気フューズのサイズを非常に小さくできるので、微細化、大規模集積化の進んだ集積回路に適した電気フューズを実現できる。
【００４９】
次にこの発明の第３の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図７及び図８はそれぞれＭＯＳトランジスタの一部を用いたアンチフューズの製造工程の断面図を順次示している。ＭＯＳトランジスタの形成予定領域については説明の簡単化のために省略する。
【００５０】
まず周知の技術により、第２の実施形態で説明した図４（ａ）、（ｂ）の構造を形成する。やはり、アンチフューズ部においては、ゲート電極１３が素子領域を全て覆わないよう、予めずらして配置する。
【００５１】
次に全面にレジスト３０−３を塗布し、リソグラフィ技術によりレジスト３０−３をパターニングしてアンチフューズ部のみを露出させる。そして図７に示すように、イオンがゲート電極１３を貫通しない程度に加速電圧を調整して、ｎ型不純物をイオン注入する。この際角度をつけてイオン注入を行うことにより、ゲート電極１３を設けない領域及びゲート電極１３のエッジのゲート絶縁膜１２ａ、ｐ型シリコン基板１０にイオンを打ち込む。従って、図７に示すように、ゲート電極１３のエッジ部分直下のゲート絶縁膜１２ａが、絶縁破壊耐圧の劣化したゲート絶縁膜１２ｂとなり、またシリコン基板１０のゲート電極１３のエッジ部分直下まで潜り込むようにして不純物拡散層３１が形成される。
【００５２】
その後は図８に示すように、周知の技術により層間絶縁膜３２を形成する。そして、アンチフューズ部の不純物拡散層３１に接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００５３】
上記のような構成及び製造方法によれば、ゲート絶縁膜にシリコン基板と逆導電型の不純物をイオン注入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にもその不純物をイオン注入して下部電極となる不純物拡散層を形成している。また、イオン注入は斜め方向から行い、且つイオンがゲート電極を通過しない条件で行うことにより、ゲート電極エッジのゲート絶縁膜を劣化させている。通常、ゲート電極エッジでは電界の集中が起きる。そのため、ゲート電極中央部直下のゲート絶縁膜に比べ、ゲート電極エッジ直下のゲート絶縁膜の絶縁破壊耐圧は悪い。そのため、第２の実施形態のようにゲート絶縁膜の全領域に不純物をイオン注入すると、その絶縁破壊耐圧の制御が比較的困難となる。すなわち、ゲート電極エッジではあまり絶縁破壊耐圧が悪くなりすぎないように、逆にゲート電極中央部では良くなりすぎないように、というように２つの領域を加味して特性を制御する必要があった。しかし、本実施形態によれば、ゲート電極エッジのゲート絶縁膜を劣化させているため、その特性の制御はゲート電極エッジについてのみ着目して行うことが出来る。そのため、第２の実施形態で説明した効果に加えて、イオン注入条件の最適化が容易となり、半導体装置の製造コストを削減できる。
【００５４】
次にこの発明の第４の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図９及び図１０はそれぞれＭＯＳトランジスタの一部を用いたアンチフューズの製造工程の断面図を順次示している。
【００５５】
まず周知の技術により、第１の実施形態で説明した図１（ａ）、（ｂ）の構造を形成する。そして、全面にレジスト３０−４を塗布し、リソグラフィ技術によりレジスト３０−４をパターニングしてアンチフューズ部のみを露出させる。
【００５６】
次に図９に示すように、シリコン基板と逆導電型の不純物をイオン注入する。このイオン注入の際には、不純物が多結晶シリコン膜１３ａを貫通し、ゲート絶縁膜１２ａ及びシリコン基板１０中に打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部ではイオンが打ち込まれたゲート絶縁膜１２ｂ及び不純物拡散層３１が図示するように形成される。
【００５７】
次にレジスト３０−４を剥離し、多結晶シリコン膜１３ａ上にゲート電極の一部となるタングステン膜１３ｂを形成する。そしてリソグラフィ技術とエッチングにより、多結晶シリコン膜１３ａ及びタングステン膜１３ｂとをパターニングして図１０に示すようなゲート電極１３を形成する。すなわち、ゲート電極１３が素子領域を全て覆わないよう加工される。その後は周知の技術によりＭＯＳトランジスタの不純物拡散層及び層間絶縁膜３２を形成する。そして、不純物拡散層３１に接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００５８】
上記のような構成及び製造方法によれば、上記第１、第２の実施形態の利点を兼ね備えた半導体装置を実現できる。すなわち、ゲート絶縁膜に不純物を導入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にも逆導電型の不純物を導入して下部電極となる不純物拡散層を形成している。そのため、電気フューズの書き込み電圧を低減しつつ、サイズを非常に小さくできるので、微細化、大規模集積化の進んだ集積回路に適した電気フューズを実現できる。また、イオン注入は、タングステン膜１３ｂを通過させる必要がないため、イオン注入条件、すなわちイオン種、加速電圧、ドーズ量等の設定が簡単に出来、製造コストを削減できる。
【００５９】
次に、この発明の第５の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＤＲＡＭのセルキャパシタを利用したアンチフューズを例に挙げて説明する。図１１（ａ）、（ｂ）乃至図１４（ａ）、（ｂ）は両面シリンダ型のスタック・キャパシタを有するＤＲＡＭの製造工程の断面図を順次示しており、（ａ）図はメモリセルアレイ部、（ｂ）図は周辺回路部のうちのアンチフューズ部である。
【００６０】
まず図１１（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１０に素子分離領域１１を形成する。そして全面にゲート絶縁膜１２を形成し、メモリセルアレイ部では更にゲート電極（ワード線）１３を形成する。引き続き、隣接するゲート電極１３間のシリコン基板１０中に、ソース、ドレイン領域となる不純物拡散層１４を形成してセルトランジスタを完成する。また、アンチフューズ部においても、フューズキャパシタと接続する拡散層１４を形成する。
【００６１】
次に全面に層間絶縁膜１５を形成する。層間絶縁膜１５の材料には、段差被覆性の高いＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜やＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ； Ｓｉ（ＯＣ２Ｈ５）４）により形成したシリコン酸化膜が用いられる。この層間絶縁膜１５内に、セルトランジスタのドレイン領域に接続するビット線１７を形成し、更に層間絶縁膜１６を堆積形成する。
【００６２】
次に図１２（ａ）、（ｂ）に示すように、セルトランジスタのソース領域及びアンチフューズ部の不純物拡散層１４と接続するコンタクトプラグ１８を形成し、このコンタクトプラグ１８に接続するように、両面シリンダ型のキャパシタ下部電極１９を形成する。引き続きキャパシタ絶縁膜２０ａ、キャパシタ上部電極２１を順次形成し、所望の配線パターンにパターニングすることによりメモリセルアレイ部、アンチフューズ部にそれぞれ、セルキャパシタ及びフューズキャパシタを完成する。
【００６３】
次に全面にレジスト３０−５を塗布し、リソグラフィ技術により、アンチフューズ部のレジスト３０−５を除去する。そして、図１３（ａ）、（ｂ）に示すようにレジスト３０−５をマスクに用いて不純物のイオン注入を行う。この際、イオン注入は斜め方向から行い、キャパシタ上部電極２１を貫通してキャパシタ絶縁膜２０ａに打ち込まれるように加速電圧を調整する。この工程により、アンチフューズ部では不純物の導入されたキャパシタ絶縁膜２０ｂが形成される。なお、ゲート絶縁膜１２ａに打ち込む不純物はゲート絶縁膜１２ａの絶縁破壊耐圧を低下させることのできる元素であれば特に限られるものではない。また、本実施形態では斜め方向からイオン注入を行っているが、不純物がキャパシタ絶縁膜２０ａの少なくとも一部に打ち込まれればよいので、イオン注入の注入方向はどの角度から行ってもかまわない。
【００６４】
その後はレジスト３０−５をアッシング等により剥離した後、周知の技術により、層間絶縁膜２２を形成し、キャパシタ上部電極２１にコンタクトプラグ２３を介して接続する金属配線層２４を形成する。そして、更に層間絶縁膜２５を形成して、図１４（ａ）、（ｂ）に示すような構造のＤＲＡＭを完成する。
【００６５】
そして図１５（ａ）に示すように、上記ＤＲＡＭのメモリセルアレイのワード線はロウデコーダに接続されて選択的に駆動され、ビット線はセンスアンプに接続されている。また、チップ上の別の領域には不良メモリセルを置き換えを行うための冗長回路が配置されている。この冗長回路は図１５（ｂ）に示すように、レーザフューズ及び電気フューズからなる各種フューズ群と、各フューズに各々接続された制御回路と、それらの制御回路を切り替えるスイッチ回路とを有しており、スイッチ回路の出力はメモリセルアレイ内に設けられたスペアのメモリセルに接続するスペアワード線となっている。制御回路は例えば不良アドレスレジスタであり、不良アドレスに応じた情報が各種フューズに書き込まれている。そして、不良アドレスへアクセスがなされた場合、スイッチ回路により不良アドレスに応じたスペアワード線が選択される。
【００６６】
上記のような構成及び製造方法によるＤＲＡＭによれば、アンチフューズ部に形成したフューズキャパシタのキャパシタ絶縁膜にイオンを注入することにより、フューズキャパシタの絶縁破壊耐圧をメモリセルアレイ部のセルキャパシタに比べて絶縁破壊耐圧を低下させることが出来、より低電圧での書き込みが可能となる。また、絶縁破壊耐圧の低下の度合いはイオン注入時のイオン種、加速電圧、またはドーズ量等により制御が可能である。そのため、本来のキャパシタ素子に求められる高い絶縁破壊耐圧と、フューズキャパシタに求められる低い絶縁破壊耐圧とを両立できるので、ＤＲＡＭの信頼性及び性能を向上出来る。更に、フューズキャパシタの性能をイオン注入条件により制御できる、すなわちフューズキャパシタの性能をセルキャパシタに対して独立に制御できるので、セルキャパシタの特性決定を待たずにフューズキャパシタの開発を開始でき、開発期間の短縮を図ることが出来る。
【００６７】
上記第１乃至第５の実施形態によれば、電気フューズを構成する絶縁膜中に不純物をイオン注入することにより、電気フューズのみの絶縁破壊耐圧を低下させ、且つその特性を自在に設定できる。絶縁膜中にイオン注入する不純物は、通常、シリコンデバイスにおいて広く用いられている砒素、リン、及びボロン等を用いることが、イオン注入条件設定などの面から好ましいが、勿論、他にシリコンやアルゴン等、絶縁破壊耐圧を劣化させることのできる元素であれば特に限られるものではない。そのため、電気フューズの特性をその他の素子に対して独立に制御でき、その制御回路の設計の最適化が容易となり、半導体装置の性能向上及び開発期間の短縮化を図ることが出来る。また、第１乃至第４の実施形態では、ゲート絶縁膜を劣化させるイオン注入と同時に形成した不純物拡散層を電気フューズの電極として用いることにより、その占有面積を低減でき、集積回路の微細化、大規模集積化に寄与できる。
【００６８】
なお、上記第１乃至第５の実施形態では、フューズキャパシタのキャパシタ絶縁膜内に不純物をイオン注入している。しかし、不純物をキャパシタ絶縁膜内を通過させることによってもキャパシタ絶縁膜を劣化させることができる。すなわち、第２乃至第４の実施例においては、ゲート絶縁膜１２ａ内に不純物が打ち込まれるようにイオン注入を行うのではなく、ゲート絶縁膜１２ａを通過してシリコン基板１０内にのみ不純物が打ち込まれるようにイオン注入を行っても良い。この方法によっても、絶縁破壊耐圧の劣化したゲート絶縁膜１２ｂを形成できる。
【００６９】
また、上記実施形態においては、ＤＲＡＭにおけるセルキャパシタ及びＭＯＳトランジスタの一部を用いた電気フューズを例に挙げて説明したが、この発明の主旨は、アンチフューズの絶縁膜に不純物を導入することにより、その絶縁破壊耐圧を制御することにあり、上記構造のアンチフューズに限られるものではない。
【００７０】
図１６は層間絶縁膜を用いたアンチフューズの例である。図示するように、シリコン基板１０上に、ゲート電極１３となる多結晶シリコン膜１３ａ及びタングステン膜１３ｂがゲート絶縁膜（図示せず）を介して設けられている。そして全面を層間絶縁膜３２が覆っており、この層間絶縁膜３２上にバリアメタル層３４ａ及び金属層３４ｂからなる金属配線層３４が設けられている。この構造は、ゲート電極１３、層間絶縁膜３２、金属配線層３４をそれぞれ下部電極、キャパシタ絶縁膜、上部電極とするフューズキャパシタとなっている。そして、キャパシタ絶縁膜となる層間絶縁膜３２に不純物をイオン注入することにより、その絶縁破壊耐圧を制御できる。
【００７１】
図１７は、ゲート側壁絶縁膜を用いたアンチフューズの例である。図示するように、シリコン基板１０上に、ゲート絶縁膜１２ａを介してゲート電極１３が設けられている。そしてこのゲート電極１３を被覆するようにしてゲート側壁絶縁膜３５が設けられ、更にゲート側壁絶縁膜３５に隣接するようにして金属配線層３６が設けられている。この構造は、ゲート電極１３、金属配線層３６を電極に、ゲート側壁絶縁膜３５をキャパシタ絶縁膜とするフューズキャパシタを構成している。そして、キャパシタ絶縁膜となるゲート側壁絶縁膜３５に不純物をイオン注入することにより、その絶縁破壊耐圧を制御できる。
【００７２】
更に図１８は、金属配線間の絶縁膜を用いたアンチフューズの例である。図示するように、層間絶縁膜には２本の金属配線層３７、３７が形成されており、この金属配線層３７が電極に、２本の金属配線層３７間の層間絶縁膜３２がキャパシタ絶縁膜となるフューズキャパシタとなっている。この２本の金属配線層３７間の層間絶縁膜３２に不純物をイオン注入することにより、アンチフューズの絶縁破壊耐圧を制御できる。
【００７３】
この発明は上記実施形態に限定されるものではなく、様々な構造のアンチフューズに適用でき、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００７４】
【発明の効果】
以上説明したように、この発明によれば、フューズキャパシタの性能を独立に制御することにより、開発期間を短縮化し、高信頼性、高性能の電気フューズ、この電気フューズを備えた半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＯＳトランジスタの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２】この発明の第１の実施形態に係るＭＯＳトランジスタの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図３】この発明の第１の実施形態に係るＭＯＳトランジスタの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図４】この発明の第２の実施形態に係るＭＯＳトランジスタの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図５】この発明の第２の実施形態に係るＭＯＳトランジスタの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図６】この発明の第２の実施形態に係るＭＯＳトランジスタの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図７】この発明の第３の実施形態に係るアンチフューズの第１の製造工程の断面図。
【図８】この発明の第３の実施形態に係るアンチフューズの第２の製造工程の断面図。
【図９】この発明の第４の実施形態に係るアンチフューズの第１の製造工程の断面図。
【図１０】この発明の第４の実施形態に係るアンチフューズの第２の製造工程の断面図。
【図１１】この発明の第５の実施形態に係るＤＲＡＭの第１の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１２】この発明の第５の実施形態に係るＤＲＡＭの第２の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１３】この発明の第５の実施形態に係るＤＲＡＭの第３の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１４】この発明の第５の実施形態に係るＤＲＡＭの第４の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１５】この発明の第５の実施形態に係るＤＲＡＭのブロック図であり、（ａ）図はメモリセルアレイ周辺の冗長回路を含めたブロック図、（ｂ）図は冗長回路内のブロック図。
【図１６】この発明の実施形態の第１の変形例でアンチフューズの断面図。
【図１７】この発明の実施形態の第２の変形例でアンチフューズの断面図。
【図１８】この発明の実施形態の第３の変形例でアンチフューズの断面図。
【図１９】従来のＭＯＳ構造のアンチフューズの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２０】従来のＭＯＳ構造のアンチフューズの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２１】従来のＭＯＳ構造のアンチフューズの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２２】従来のＤＲＡＭの第１の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図２３】従来のＤＲＡＭの第２の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図２４】従来のＤＲＡＭの第３の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…素子分離領域
１２、１２ａ、１２ｂ、１２０…ゲート絶縁膜
１３、１３０…ゲート電極
１３ａ、１３０ａ…多結晶シリコン膜
１３ｂ、１３０ｂ…タングステン膜
１４、３１，３１ａ、３１ｂ、１４０…不純物拡散層
１５、１６、２２、２５、３２、１５０、１６０、２２０…層間絶縁膜
１７、２４、１７０…配線
１８、１８０…コンタクトプラグ
１９、１９０…キャパシタ下部電極
２０ａ、２０ｂ、２００…キャパシタ絶縁膜
２１、２１０…キャパシタ上部電極
２３、３３…コンタクトホール
３０−１〜５…レジスト
３４、３６、３７…金属配線層
３５…シリコン窒化膜
【発明の属する技術分野】
この発明は、電気フューズ、この電気フューズを備えた半導体装置及びその製造方法に関し、特にリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）技術に用いる電気フューズに係るものである。
【０００２】
【従来の技術】
近年の半導体装置の製造技術の高度化により、半導体装置は年々微細化及び大規模集積化が進んでいる。しかし、集積度の世代が進むに従って、前世代と同じ歩留まりを維持することが困難となってきている。この半導体装置の歩留まりを向上させるための技術として、リダンダンシ技術が注目されている。これは、部分的に不良となった半導体素子を救済するために内部にフューズ素子を設けておき、不良箇所に対応したフューズ素子を切断することによりスペアの半導体素子と置き換えることで、チップ全体としての歩留まりを向上させるものである。
【０００３】
上記フューズ素子の一つに、金属配線層をレーザ照射により溶断する（レーザブロー）ことで、不良箇所に対応した情報を書き込むレーザフューズがある。しかし、レーザフューズは、レーザブロー後の後工程（パッケージ工程等）で新たに不良が発生した場合、当該不良箇所を救済することが出来ない。更に、この場合は最終的に不良品となるチップに対してもレーザブローを行っているため、無駄にコストが掛かっていた。
【０００４】
一方、フューズ素子を電気的に切断、または短絡する電気フューズは、後工程終了後でも不良箇所の置き換えが可能であり、レーザフューズに比べて半導体装置の歩留まりを向上できる。更に、後工程で不良となるチップについては置き換えを行わないので、効率が良く有効なリダンダンシ手段である。この電気フューズの一種にキャパシタ構造を用いたアンチフューズがある。これは、キャパシタ構造（フューズキャパシタ）に高電圧をかけて絶縁膜を破壊し、フューズキャパシタを電気的に短絡させることにより情報を書き込むものである。
【０００５】
上記アンチフューズの構造及び製造方法について図１９（ａ）、（ｂ）乃至図２１（ａ）、（ｂ）を用いて説明する。図１９（ａ）、（ｂ）乃至図２１（ａ）、（ｂ）はＭＯＳ構造のアンチフューズの製造工程の断面図を順次示しており、（ａ）図は本来の素子としてのＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路のうちのアンチフューズ部である。
【０００６】
まず図１９（ａ）、（ｂ）に示すように、シリコン基板１００に素子分離領域１１０を形成する。そして、全面にゲート絶縁膜１２０及び多結晶シリコン膜１３０ａを形成する。
【０００７】
次に、低抵抗化のために多結晶シリコン膜１３０ａ中に不純物をイオン注入し、図２０（ａ）、（ｂ）に示すように、多結晶シリコン膜１３０ａ上にタングステン膜１３０ｂを形成する。
【０００８】
次に図２１（ａ）、（ｂ）に示すように、回路部、アンチフューズ部の多結晶シリコン膜１３０ａ及びタングステン膜１３０ｂをパターニングして、ゲート電極１３０を形成する。その後は回路部において、ソース、ドレイン領域となる不純物拡散層（図示せず）を選択的に形成する。これにより、回路部ではＭＯＳトランジスタが、アンチフューズ部では、ゲート電極１３０、ゲート絶縁膜１２０、及びシリコン基板１００のキャパシタ構造からなるアンチフューズが完成する。
【０００９】
また、上記アンチフューズは、様々な半導体装置に広く応用出来、大規模集積化が進むＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においても、不良メモリセルを冗長メモリセルに置き換える際等に用いられている。図２２（ａ）、（ｂ）乃至図２４（ａ）、（ｂ）は両面シリンダ型のスタック・キャパシタ（ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ）を採用したＤＲＡＭの製造工程の断面図を順次示しており、（ａ）図はメモリセルアレイ部、（ｂ）図は周辺回路のうちのアンチフューズ部である。
【００１０】
まず図２２（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１００に素子分離領域１１０を形成する。そして、全面にゲート絶縁膜１２０を形成し、このゲート絶縁膜１２０上に、メモリセルアレイ部ではゲート電極１３０を形成する。更に、隣接するゲート電極１３０間のシリコン基板１００中に不純物拡散層１４０を形成することでセルトランジスタを形成する。また、アンチフューズ部ではキャパシタの電極の一端と接続する不純物拡散層１４０を形成する。そして、全面に層間絶縁膜１５０を形成し、メモリセルアレイ部ではセルトランジスタのドレイン領域と接続するビット線１７０を形成する。しかる後に、層間絶縁膜１６０を形成して、セルトランジスタのソース領域及びアンチフューズ部の不純物拡散層１４０と接続するコンタクトプラグ１８０、このコンタクトプラグ１８０に接続する両面シリンダ型のキャパシタ下部電極１９０を形成する。
【００１１】
次に図２３（ａ）、（ｂ）に示すように、キャパシタ下部電極１９０上にキャパシタ絶縁膜２００及びキャパシタ上部電極２１０を順次形成して、所望のパターンにパターニングする。本工程により、メモリセルアレイ部、アンチフューズ部にそれぞれ、セルキャパシタ及びフューズキャパシタを完成する。
【００１２】
その後は周知の技術により層間絶縁膜２２０及び図示せぬ金属配線層等を形成して図２４（ａ）、（ｂ）の構造を完成する。
【００１３】
上記のように、ＭＯＳ構造を有するアンチフューズは通常、ＭＯＳトランジスタと同時に形成され、ゲート電極１３０とシリコン基板１００との間に高電圧を印加し、ゲート絶縁膜１２０の絶縁破壊を起こして導通状態にすることで不良アドレス情報を書き込む。また、ＤＲＡＭにおけるアンチフューズは、セルキャパシタと同時に形成され、キャパシタ下部電極１９０とキャパシタ上部電極２１０との間に高電圧を印加し、キャパシタ絶縁膜２００の絶縁破壊を起こすことで情報を書き込む。これらアンチフューズは、同時に形成されたＭＯＳトランジスタやセルキャパシタ等と同一の特性を有することとなる。しかしながら、ＭＯＳトランジスタやセルキャパシタ等と、アンチフューズに求められる特性は当然異なっている。すなわち、ＭＯＳトランジスタやセルキャパシタ等には、その信頼性を確保するために高い絶縁破壊耐圧が求められる。一方でアンチフューズには、出来るだけ低電圧でフューズを破壊したいため、逆に低い絶縁破壊耐圧が求められる。
【００１４】
従って、上記のようにＭＯＳトランジスタやセルキャパシタと同一の構造のキャパシタをフューズキャパシタとして用いる場合、そのキャパシタ構造には、ＭＯＳトランジスタやセルキャパシタとしての性能を最低限保証できる絶縁破壊耐圧と、アンチフューズとしてはなるべく低い電圧で情報を書き込むことの出来る絶縁破壊耐圧とを両立しなければならない。アンチフューズに着目すれば、低電圧で情報を書き込むために絶縁膜の絶縁破壊耐圧を出来るだけ低く設定することが望ましい。しかし、同様の特性を有するＭＯＳトランジスタやセルキャパシタの特性を保証しなければならないため、絶縁破壊耐圧を下げるには限界がある。すなわち、アンチフューズとしての性能に上限と下限が存在することになり、プロセスウィンドウの狭い開発を強いられることになる。
【００１５】
また、ＤＲＡＭの開発初期において、アンチフューズと同時に形成するセルキャパシタはその信頼性を保証する性能に達しておらず、開発が進むにつれて目標性能に近づいていくこととなる。そのため、アンチフューズの技術開発は、セルキャパシタが本来の性能に達する開発後期になって漸く開始できることとなり、開発期間が長くなる等の問題があった。
【００１６】
【発明が解決しようとする課題】
上記のように従来の半導体装置では、各種のキャパシタを電気的に短絡させるタイプのアンチフューズが用いられている。これらのフューズキャパシタは、例えばＭＯＳトランジスタやセルキャパシタ等の各種素子と同時に形成され、同様の構造、またはその構造の一部により構成されることが通常である。
【００１７】
しかし、例えばＭＯＳトランジスタやセルキャパシタ等の各種素子にはその信頼性を確保するために高い絶縁破壊耐圧が求められ、逆にアンチフューズ素子として機能するキャパシタには低電圧でキャパシタを短絡させて情報を書き込むために低い絶縁破壊耐圧が求められるという矛盾があった。そのため、キャパシタには上記２つの要求に対する妥協点に相当する絶縁破壊耐圧を持たせることとなり、プロセスウィンドウの狭い開発を強いられるという問題があった。また、本来の素子の開発の後にフューズキャパシタの技術開発を開始することになり、開発期間が長くなるという問題があった。
【００１８】
この発明は、上記事情に鑑みてなされたもので、その目的は、フューズキャパシタの性能を独立に制御することにより、開発期間を短縮化し、高信頼性、高性能の電気フューズ、この電気フューズを備えた半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
この発明の請求項１に記載した電気フューズは、対向して設けられた第１、第２の電極と、これら第１、第２の電極間に介在され、少なくとも一部の領域に、イオン注入により不純物が打ち込まれ、あるいはイオン注入された不純物が貫通することにより絶縁破壊耐圧が制御された絶縁膜とを具備し、前記絶縁膜を、絶縁破壊するか否かに応じて情報が書き込まれることを特徴としている。
【００２０】
またこの発明の請求項２に記載した半導体装置は、半導体基板の第１領域上に設けられた第１ゲート絶縁膜と、前記半導体基板における前記第１領域から離隔した第２領域上に設けられ、少なくとも一部の領域に、イオン注入により不純物が打ち込まれることにより、前記第１ゲート絶縁膜より絶縁破壊耐圧が低下された第２ゲート絶縁膜と、前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極とを具備することを特徴としている。
【００２１】
更にこの発明の請求項３に記載した半導体装置は、第１導電型の半導体基板における第１領域上に設けられた第１ゲート絶縁膜と、前記半導体基板の前記第１領域から離隔した第２領域上に設けられ、前記第１ゲート絶縁膜より絶縁破壊耐圧が低い第２ゲート絶縁膜と、前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極と、前記第２ゲート電極下の前記半導体基板における少なくとも一部の領域中に設けられた第２導電型の不純物拡散層とを具備し、前記不純物拡散層は、第２導電型の不純物を、前記第２ゲート絶縁膜を貫通して前記半導体基板中にイオン注入することにより形成され、前記第２ゲート絶縁膜は、イオン注入された第２導電型の不純物が貫通することにより、絶縁破壊耐圧が制御されることを特徴としている。
【００２２】
請求項４に記載したように、請求項３記載の半導体装置において、前記不純物拡散層は、前記第２ゲート電極が存在しない領域まで延設され、この不純物拡散層の延設部と電気的に接続される引き出し電極を更に具備することを特徴としている。
【００２３】
請求項５に記載したように、請求項２乃至４いずれか１項記載の半導体装置において、前記第１ゲート絶縁膜及び第１ゲート電極はＭＯＳトランジスタの一部を構成し、前記第２ゲート絶縁膜及び第２ゲート電極は、前記第２ゲート絶縁膜を絶縁破壊するか否かに応じて情報が書き込まれる電気フューズの一部を構成することを特徴としている。
【００２４】
この発明の請求項６に記載した電気フューズの製造方法は、第１の電極上に絶縁膜を形成する工程と、前記絶縁膜上に第２の電極を形成する工程と、前記絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込み、あるいはイオン注入した不純物を貫通させ、前記絶縁膜の少なくとも一部の領域の絶縁破壊耐圧を制御する工程とを具備することを特徴としている。
【００２５】
またこの発明の請求項７に記載した半導体装置の製造方法は、半導体基板の第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、前記第２ゲート電極層を貫通して、前記第２ゲート絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込む第３の工程とを具備することを特徴としている。
【００２６】
更にこの発明の請求項８に記載した半導体装置の製造方法は、第１導電型の半導体基板における第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込む第３の工程とを具備することを特徴としている。
【００２７】
請求項９に記載したように、請求項７または８記載の半導体装置の製造方法において、前記第３の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備することを特徴としている。
【００２８】
請求項１０に記載したように、請求項７記載の半導体装置の製造方法において、前記第２の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備することを特徴としている。
【００２９】
請求項１１に記載したように、請求項８記載の半導体装置の製造方法において、前記第２の工程の後に、前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、前記第１乃至第４のゲート電極層をパターニングする第５の工程とを更に具備し、前記第３の工程は、パターニングされた前記第３ゲート電極層、前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込むものであることを特徴としている。
【００３０】
請求項１２に記載したように、請求項９記載の半導体装置の製造方法において、前記第５の工程は、前記半導体基板における前記不純物が打ち込まれた領域の少なくとも一部を露出させる工程と、露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含むことを特徴としている。
【００３１】
請求項１３に記載したように、請求項１０または１１記載の半導体装置の製造方法において、前記第３の工程は、前記第２、第４ゲート電極層がパターニングされて露出された領域の前記半導体基板中へ第２導電型の不純物を打ち込む工程と、露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含むことを特徴としている。
【００３２】
請求項１、６のような構成及び製造方法によれば、２つの電極間に絶縁膜を介在させたキャパシタ構造の電気フューズにおいて、絶縁膜中に不純物をイオン注入により打ち込んでいる、または絶縁膜中を貫通させている。このように、絶縁膜内に不純物を打ち込むことや、絶縁膜内に不純物を通過させることにより、絶縁膜の耐圧を制御できる。電気フューズ、特にアンチフューズはキャパシタ構造におけるキャパシタ絶縁膜を絶縁破壊させて情報を書き込むものである。すなわち、この発明の請求項１、６によれば、イオン注入により絶縁膜内に不純物を打ち込むことや、絶縁膜内に不純物を通過させることにより、絶縁膜の耐圧を低下させ、アンチフューズへの書き込み電圧を低減出来る。このように、アンチフューズの特性を独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べて開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上できる。
【００３３】
請求項２、５、７のように、ＭＯＳトランジスタのＭＯＳ構造を流用してアンチフューズを形成する場合においても、イオン注入によりアンチフューズ部のゲート絶縁膜内に不純物を打ち込み、または不純物を通過させることによりゲート絶縁膜の絶縁破壊耐圧を制御して、アンチフューズへの書き込み電圧を低減できる。このように、アンチフューズ部のゲート絶縁膜の特性をＭＯＳトランジスタのゲート絶縁膜とは独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べて開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上できる。
【００３４】
請求項３、５、８のように、ＭＯＳトランジスタのＭＯＳ構造を流用してアンチフューズを形成する場合において、イオン注入によりアンチフューズ部のゲート絶縁膜内を貫通させて不純物を半導体基板内に打ち込むことにより、ゲート絶縁膜の絶縁破壊耐圧を制御して、アンチフューズへの書き込み電圧を低減できる。また半導体基板内に不純物を打ち込むことで不純物拡散層を形成しており、この不純物拡散層がフューズキャパシタの一方の電極となるため、電気フューズのサイズを小型に出来る。このように、アンチフューズ部のゲート絶縁膜の特性をＭＯＳトランジスタのゲート絶縁膜とは独立に制御できるため、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発を始めることが出来るので、従来に比べ、開発期間を短縮でき、更に電気フューズ及び半導体装置の信頼性、性能を向上しつつ、大規模集積化に適した電気フューズを実現できる。
【００３５】
請求項９乃至１１のように、例えば多結晶シリコンとタングステン等からなる多層ゲート構造のＭＯＳ構造においても、本発明の構成及び方法が適用できる。
【００３６】
請求項４、１２、１３のように、半導体基板内へイオン注入により不純物が打ち込まれた領域に形成された不純物拡散層と電気的に接続する引き出し電極を形成することによって、フューズキャパシタのサイズを小さくできる。そのため、この構造は大規模集積化の進む半導体装置に最適と言える。
【００３７】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３８】
この発明の第１の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図１（ａ）、（ｂ）乃至図３（ａ）、（ｂ）はそれぞれＭＯＳトランジスタの製造工程の断面図を順次示しており、（ａ）図はＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路部のうちアンチフューズ部を示している。
【００３９】
まず図１（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１０に素子分離領域１１を、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により形成した後、シリコン基板１０上に例えばドライ酸化法等によりゲート絶縁膜１２ａを形成する。引き続き、ゲート電極の一部となる多結晶シリコン膜１３ａをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成する。そして、多結晶シリコン膜１３ａに、ｎチャネル、ｐチャネルＭＯＳトランジスタに応じた不純物を導入する。
【００４０】
次に全面にレジスト３０−１を塗布し、リソグラフィ技術によりレジスト３０−１をパターニングしてアンチフューズ部のみを露出させる。そして図２（ａ）、（ｂ）に示すように、例えば砒素、リン、またはボロン等の不純物を、１０１３〜１０１５ｃｍ−３オーダーのドーズ量でイオン注入する。この際のイオン注入は、多結晶シリコン膜１３ａを貫通してゲート絶縁膜１２ａに打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部ではイオンが打ち込まれたゲート絶縁膜１２ｂが形成される。なお、ゲート絶縁膜１２ａに打ち込む不純物はゲート絶縁膜１２ａの絶縁破壊耐圧を劣化させることのできる元素であれば特に限られるものではない。
【００４１】
次にレジスト３０−１を剥離し、多結晶シリコン膜１３ａ上にゲート電極の一部となるタングステン膜１３ｂを、例えばＣＶＤ法やスパッタリング法等により形成する。そしてリソグラフィ技術とエッチングにより、多結晶シリコン膜１３ａ及びタングステン膜１３ｂとをパターニングして図３（ａ）、（ｂ）に示すようなゲート電極１３を形成する。
【００４２】
その後は周知の技術によりＭＯＳトランジスタの不純物拡散層及び層間絶縁膜などを形成して半導体装置を完成する。
【００４３】
上記のような構造及び製造方法によれば、アンチフューズ部に形成したフューズキャパシタのキャパシタ絶縁膜となるゲート絶縁膜に不純物をイオン注入することにより、回路部のＭＯＳトランジスタのゲート絶縁膜に比べて絶縁破壊耐圧の低いゲート絶縁膜を形成でき、アンチフューズの書き込み電圧を低減できる。また、絶縁破壊耐圧の低下の度合いはイオン注入時のイオン種、加速電圧、またはドーズ量等により制御が可能である。そのため、ＭＯＳトランジスタに求められる高い絶縁破壊耐圧と、フューズキャパシタに求められる低い絶縁破壊耐圧とを両立できるので、半導体装置の信頼性及び性能を向上出来る。更に、フューズキャパシタの性能をイオン注入条件によりＭＯＳトランジスタとは独立に制御できるので、ＭＯＳトランジスタの開発の進展を待つことなくアンチフューズの開発が進められ、開発期間の短縮を図ることが出来る。
【００４４】
次にこの発明の第２の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図４（ａ）、（ｂ）乃至図６（ａ）、（ｂ）はそれぞれＭＯＳトランジスタの製造工程の断面図を順次示しており、（ａ）図はＭＯＳトランジスタを形成する回路部、（ｂ）図は周辺回路部のうちアンチフューズ部を示している。
【００４５】
まず図４（ａ）、（ｂ）に示すように、ｐ型シリコン基板１０に素子分離領域１１を形成した後、シリコン基板１０上にゲート絶縁膜１２ａを介してゲート電極の一部となる多結晶シリコン膜１３ａ及びタングステン膜１３ｂを形成する。そして、リソグラフィ技術とエッチングにより多結晶シリコン膜１３ａ、タングステン膜１３ｂとをパターニングしてゲート電極１３を形成する。なお、アンチフューズ部においては、ゲート電極１３が素子領域を全て覆わずに、素子領域表面の一部が露出するよう予めずらしてゲート電極１３を配置する。
【００４６】
次に全面にレジスト３０−２を塗布し、リソグラフィ技術によりレジスト３０−２をパターニングしてアンチフューズ部のみを露出させる。そして図５（ａ）、（ｂ）に示すように、ｎ型不純物をイオン注入する。この際、イオン注入はタングステン膜１３ｂ及び多結晶シリコン膜１３ａを貫通し、ゲート絶縁膜１２ａ及びシリコン基板１０中に打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部では、イオンが打ち込まれたゲート絶縁膜１２ｂが形成され、またシリコン基板１０中にはｎ型不純物拡散層３１が形成される。なお、前述のように、アンチフューズ部におけるゲート電極１３は素子領域に対してずれて配置されている。そのためゲート電極１３直下の領域では、ゲート電極１３の存在しない領域に形成される不純物拡散層３１ａに比べ、イオンがゲート電極１３を貫通する分だけ浅い不純物拡散層３１ｂが形成される。
【００４７】
その後は図６（ａ）、（ｂ）に示すように、周知の技術によりＭＯＳトランジスタのソース、ドレイン領域となる不純物拡散層（図示せず）及び層間絶縁膜３２を形成する。そして、アンチフューズ部の深い不純物拡散層３１ａに接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００４８】
上記のような構成及び製造方法によれば、ゲート絶縁膜にシリコン基板１０と逆導電型の不純物を導入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にもその不純物を導入して下部電極となる不純物拡散層を形成している。そのため、第１の実施形態で説明した効果に加えて、電気フューズのサイズを非常に小さくできるので、微細化、大規模集積化の進んだ集積回路に適した電気フューズを実現できる。
【００４９】
次にこの発明の第３の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図７及び図８はそれぞれＭＯＳトランジスタの一部を用いたアンチフューズの製造工程の断面図を順次示している。ＭＯＳトランジスタの形成予定領域については説明の簡単化のために省略する。
【００５０】
まず周知の技術により、第２の実施形態で説明した図４（ａ）、（ｂ）の構造を形成する。やはり、アンチフューズ部においては、ゲート電極１３が素子領域を全て覆わないよう、予めずらして配置する。
【００５１】
次に全面にレジスト３０−３を塗布し、リソグラフィ技術によりレジスト３０−３をパターニングしてアンチフューズ部のみを露出させる。そして図７に示すように、イオンがゲート電極１３を貫通しない程度に加速電圧を調整して、ｎ型不純物をイオン注入する。この際角度をつけてイオン注入を行うことにより、ゲート電極１３を設けない領域及びゲート電極１３のエッジのゲート絶縁膜１２ａ、ｐ型シリコン基板１０にイオンを打ち込む。従って、図７に示すように、ゲート電極１３のエッジ部分直下のゲート絶縁膜１２ａが、絶縁破壊耐圧の劣化したゲート絶縁膜１２ｂとなり、またシリコン基板１０のゲート電極１３のエッジ部分直下まで潜り込むようにして不純物拡散層３１が形成される。
【００５２】
その後は図８に示すように、周知の技術により層間絶縁膜３２を形成する。そして、アンチフューズ部の不純物拡散層３１に接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００５３】
上記のような構成及び製造方法によれば、ゲート絶縁膜にシリコン基板と逆導電型の不純物をイオン注入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にもその不純物をイオン注入して下部電極となる不純物拡散層を形成している。また、イオン注入は斜め方向から行い、且つイオンがゲート電極を通過しない条件で行うことにより、ゲート電極エッジのゲート絶縁膜を劣化させている。通常、ゲート電極エッジでは電界の集中が起きる。そのため、ゲート電極中央部直下のゲート絶縁膜に比べ、ゲート電極エッジ直下のゲート絶縁膜の絶縁破壊耐圧は悪い。そのため、第２の実施形態のようにゲート絶縁膜の全領域に不純物をイオン注入すると、その絶縁破壊耐圧の制御が比較的困難となる。すなわち、ゲート電極エッジではあまり絶縁破壊耐圧が悪くなりすぎないように、逆にゲート電極中央部では良くなりすぎないように、というように２つの領域を加味して特性を制御する必要があった。しかし、本実施形態によれば、ゲート電極エッジのゲート絶縁膜を劣化させているため、その特性の制御はゲート電極エッジについてのみ着目して行うことが出来る。そのため、第２の実施形態で説明した効果に加えて、イオン注入条件の最適化が容易となり、半導体装置の製造コストを削減できる。
【００５４】
次にこの発明の第４の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＭＯＳトランジスタの一部を用いたアンチフューズを例に挙げて説明する。図９及び図１０はそれぞれＭＯＳトランジスタの一部を用いたアンチフューズの製造工程の断面図を順次示している。
【００５５】
まず周知の技術により、第１の実施形態で説明した図１（ａ）、（ｂ）の構造を形成する。そして、全面にレジスト３０−４を塗布し、リソグラフィ技術によりレジスト３０−４をパターニングしてアンチフューズ部のみを露出させる。
【００５６】
次に図９に示すように、シリコン基板と逆導電型の不純物をイオン注入する。このイオン注入の際には、不純物が多結晶シリコン膜１３ａを貫通し、ゲート絶縁膜１２ａ及びシリコン基板１０中に打ち込まれるように加速電圧を調整する。この工程によりアンチフューズ部ではイオンが打ち込まれたゲート絶縁膜１２ｂ及び不純物拡散層３１が図示するように形成される。
【００５７】
次にレジスト３０−４を剥離し、多結晶シリコン膜１３ａ上にゲート電極の一部となるタングステン膜１３ｂを形成する。そしてリソグラフィ技術とエッチングにより、多結晶シリコン膜１３ａ及びタングステン膜１３ｂとをパターニングして図１０に示すようなゲート電極１３を形成する。すなわち、ゲート電極１３が素子領域を全て覆わないよう加工される。その後は周知の技術によりＭＯＳトランジスタの不純物拡散層及び層間絶縁膜３２を形成する。そして、不純物拡散層３１に接続するコンタクトホール３３を形成し、このコンタクトホール３３を埋め込む金属配線層３４を形成してアンチフューズを完成する。
【００５８】
上記のような構成及び製造方法によれば、上記第１、第２の実施形態の利点を兼ね備えた半導体装置を実現できる。すなわち、ゲート絶縁膜に不純物を導入してゲート絶縁膜の絶縁破壊耐圧を低下させると共に、シリコン基板中にも逆導電型の不純物を導入して下部電極となる不純物拡散層を形成している。そのため、電気フューズの書き込み電圧を低減しつつ、サイズを非常に小さくできるので、微細化、大規模集積化の進んだ集積回路に適した電気フューズを実現できる。また、イオン注入は、タングステン膜１３ｂを通過させる必要がないため、イオン注入条件、すなわちイオン種、加速電圧、ドーズ量等の設定が簡単に出来、製造コストを削減できる。
【００５９】
次に、この発明の第５の実施形態に係る電気フューズ、この電気フューズを備えた半導体装置及びその製造方法についてＤＲＡＭのセルキャパシタを利用したアンチフューズを例に挙げて説明する。図１１（ａ）、（ｂ）乃至図１４（ａ）、（ｂ）は両面シリンダ型のスタック・キャパシタを有するＤＲＡＭの製造工程の断面図を順次示しており、（ａ）図はメモリセルアレイ部、（ｂ）図は周辺回路部のうちのアンチフューズ部である。
【００６０】
まず図１１（ａ）、（ｂ）に示すように、周知の技術によりシリコン基板１０に素子分離領域１１を形成する。そして全面にゲート絶縁膜１２を形成し、メモリセルアレイ部では更にゲート電極（ワード線）１３を形成する。引き続き、隣接するゲート電極１３間のシリコン基板１０中に、ソース、ドレイン領域となる不純物拡散層１４を形成してセルトランジスタを完成する。また、アンチフューズ部においても、フューズキャパシタと接続する拡散層１４を形成する。
【００６１】
次に全面に層間絶縁膜１５を形成する。層間絶縁膜１５の材料には、段差被覆性の高いＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜やＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ； Ｓｉ（ＯＣ２Ｈ５）４）により形成したシリコン酸化膜が用いられる。この層間絶縁膜１５内に、セルトランジスタのドレイン領域に接続するビット線１７を形成し、更に層間絶縁膜１６を堆積形成する。
【００６２】
次に図１２（ａ）、（ｂ）に示すように、セルトランジスタのソース領域及びアンチフューズ部の不純物拡散層１４と接続するコンタクトプラグ１８を形成し、このコンタクトプラグ１８に接続するように、両面シリンダ型のキャパシタ下部電極１９を形成する。引き続きキャパシタ絶縁膜２０ａ、キャパシタ上部電極２１を順次形成し、所望の配線パターンにパターニングすることによりメモリセルアレイ部、アンチフューズ部にそれぞれ、セルキャパシタ及びフューズキャパシタを完成する。
【００６３】
次に全面にレジスト３０−５を塗布し、リソグラフィ技術により、アンチフューズ部のレジスト３０−５を除去する。そして、図１３（ａ）、（ｂ）に示すようにレジスト３０−５をマスクに用いて不純物のイオン注入を行う。この際、イオン注入は斜め方向から行い、キャパシタ上部電極２１を貫通してキャパシタ絶縁膜２０ａに打ち込まれるように加速電圧を調整する。この工程により、アンチフューズ部では不純物の導入されたキャパシタ絶縁膜２０ｂが形成される。なお、ゲート絶縁膜１２ａに打ち込む不純物はゲート絶縁膜１２ａの絶縁破壊耐圧を低下させることのできる元素であれば特に限られるものではない。また、本実施形態では斜め方向からイオン注入を行っているが、不純物がキャパシタ絶縁膜２０ａの少なくとも一部に打ち込まれればよいので、イオン注入の注入方向はどの角度から行ってもかまわない。
【００６４】
その後はレジスト３０−５をアッシング等により剥離した後、周知の技術により、層間絶縁膜２２を形成し、キャパシタ上部電極２１にコンタクトプラグ２３を介して接続する金属配線層２４を形成する。そして、更に層間絶縁膜２５を形成して、図１４（ａ）、（ｂ）に示すような構造のＤＲＡＭを完成する。
【００６５】
そして図１５（ａ）に示すように、上記ＤＲＡＭのメモリセルアレイのワード線はロウデコーダに接続されて選択的に駆動され、ビット線はセンスアンプに接続されている。また、チップ上の別の領域には不良メモリセルを置き換えを行うための冗長回路が配置されている。この冗長回路は図１５（ｂ）に示すように、レーザフューズ及び電気フューズからなる各種フューズ群と、各フューズに各々接続された制御回路と、それらの制御回路を切り替えるスイッチ回路とを有しており、スイッチ回路の出力はメモリセルアレイ内に設けられたスペアのメモリセルに接続するスペアワード線となっている。制御回路は例えば不良アドレスレジスタであり、不良アドレスに応じた情報が各種フューズに書き込まれている。そして、不良アドレスへアクセスがなされた場合、スイッチ回路により不良アドレスに応じたスペアワード線が選択される。
【００６６】
上記のような構成及び製造方法によるＤＲＡＭによれば、アンチフューズ部に形成したフューズキャパシタのキャパシタ絶縁膜にイオンを注入することにより、フューズキャパシタの絶縁破壊耐圧をメモリセルアレイ部のセルキャパシタに比べて絶縁破壊耐圧を低下させることが出来、より低電圧での書き込みが可能となる。また、絶縁破壊耐圧の低下の度合いはイオン注入時のイオン種、加速電圧、またはドーズ量等により制御が可能である。そのため、本来のキャパシタ素子に求められる高い絶縁破壊耐圧と、フューズキャパシタに求められる低い絶縁破壊耐圧とを両立できるので、ＤＲＡＭの信頼性及び性能を向上出来る。更に、フューズキャパシタの性能をイオン注入条件により制御できる、すなわちフューズキャパシタの性能をセルキャパシタに対して独立に制御できるので、セルキャパシタの特性決定を待たずにフューズキャパシタの開発を開始でき、開発期間の短縮を図ることが出来る。
【００６７】
上記第１乃至第５の実施形態によれば、電気フューズを構成する絶縁膜中に不純物をイオン注入することにより、電気フューズのみの絶縁破壊耐圧を低下させ、且つその特性を自在に設定できる。絶縁膜中にイオン注入する不純物は、通常、シリコンデバイスにおいて広く用いられている砒素、リン、及びボロン等を用いることが、イオン注入条件設定などの面から好ましいが、勿論、他にシリコンやアルゴン等、絶縁破壊耐圧を劣化させることのできる元素であれば特に限られるものではない。そのため、電気フューズの特性をその他の素子に対して独立に制御でき、その制御回路の設計の最適化が容易となり、半導体装置の性能向上及び開発期間の短縮化を図ることが出来る。また、第１乃至第４の実施形態では、ゲート絶縁膜を劣化させるイオン注入と同時に形成した不純物拡散層を電気フューズの電極として用いることにより、その占有面積を低減でき、集積回路の微細化、大規模集積化に寄与できる。
【００６８】
なお、上記第１乃至第５の実施形態では、フューズキャパシタのキャパシタ絶縁膜内に不純物をイオン注入している。しかし、不純物をキャパシタ絶縁膜内を通過させることによってもキャパシタ絶縁膜を劣化させることができる。すなわち、第２乃至第４の実施例においては、ゲート絶縁膜１２ａ内に不純物が打ち込まれるようにイオン注入を行うのではなく、ゲート絶縁膜１２ａを通過してシリコン基板１０内にのみ不純物が打ち込まれるようにイオン注入を行っても良い。この方法によっても、絶縁破壊耐圧の劣化したゲート絶縁膜１２ｂを形成できる。
【００６９】
また、上記実施形態においては、ＤＲＡＭにおけるセルキャパシタ及びＭＯＳトランジスタの一部を用いた電気フューズを例に挙げて説明したが、この発明の主旨は、アンチフューズの絶縁膜に不純物を導入することにより、その絶縁破壊耐圧を制御することにあり、上記構造のアンチフューズに限られるものではない。
【００７０】
図１６は層間絶縁膜を用いたアンチフューズの例である。図示するように、シリコン基板１０上に、ゲート電極１３となる多結晶シリコン膜１３ａ及びタングステン膜１３ｂがゲート絶縁膜（図示せず）を介して設けられている。そして全面を層間絶縁膜３２が覆っており、この層間絶縁膜３２上にバリアメタル層３４ａ及び金属層３４ｂからなる金属配線層３４が設けられている。この構造は、ゲート電極１３、層間絶縁膜３２、金属配線層３４をそれぞれ下部電極、キャパシタ絶縁膜、上部電極とするフューズキャパシタとなっている。そして、キャパシタ絶縁膜となる層間絶縁膜３２に不純物をイオン注入することにより、その絶縁破壊耐圧を制御できる。
【００７１】
図１７は、ゲート側壁絶縁膜を用いたアンチフューズの例である。図示するように、シリコン基板１０上に、ゲート絶縁膜１２ａを介してゲート電極１３が設けられている。そしてこのゲート電極１３を被覆するようにしてゲート側壁絶縁膜３５が設けられ、更にゲート側壁絶縁膜３５に隣接するようにして金属配線層３６が設けられている。この構造は、ゲート電極１３、金属配線層３６を電極に、ゲート側壁絶縁膜３５をキャパシタ絶縁膜とするフューズキャパシタを構成している。そして、キャパシタ絶縁膜となるゲート側壁絶縁膜３５に不純物をイオン注入することにより、その絶縁破壊耐圧を制御できる。
【００７２】
更に図１８は、金属配線間の絶縁膜を用いたアンチフューズの例である。図示するように、層間絶縁膜には２本の金属配線層３７、３７が形成されており、この金属配線層３７が電極に、２本の金属配線層３７間の層間絶縁膜３２がキャパシタ絶縁膜となるフューズキャパシタとなっている。この２本の金属配線層３７間の層間絶縁膜３２に不純物をイオン注入することにより、アンチフューズの絶縁破壊耐圧を制御できる。
【００７３】
この発明は上記実施形態に限定されるものではなく、様々な構造のアンチフューズに適用でき、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００７４】
【発明の効果】
以上説明したように、この発明によれば、フューズキャパシタの性能を独立に制御することにより、開発期間を短縮化し、高信頼性、高性能の電気フューズ、この電気フューズを備えた半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＯＳトランジスタの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２】この発明の第１の実施形態に係るＭＯＳトランジスタの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図３】この発明の第１の実施形態に係るＭＯＳトランジスタの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図４】この発明の第２の実施形態に係るＭＯＳトランジスタの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図５】この発明の第２の実施形態に係るＭＯＳトランジスタの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図６】この発明の第２の実施形態に係るＭＯＳトランジスタの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図７】この発明の第３の実施形態に係るアンチフューズの第１の製造工程の断面図。
【図８】この発明の第３の実施形態に係るアンチフューズの第２の製造工程の断面図。
【図９】この発明の第４の実施形態に係るアンチフューズの第１の製造工程の断面図。
【図１０】この発明の第４の実施形態に係るアンチフューズの第２の製造工程の断面図。
【図１１】この発明の第５の実施形態に係るＤＲＡＭの第１の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１２】この発明の第５の実施形態に係るＤＲＡＭの第２の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１３】この発明の第５の実施形態に係るＤＲＡＭの第３の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１４】この発明の第５の実施形態に係るＤＲＡＭの第４の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図１５】この発明の第５の実施形態に係るＤＲＡＭのブロック図であり、（ａ）図はメモリセルアレイ周辺の冗長回路を含めたブロック図、（ｂ）図は冗長回路内のブロック図。
【図１６】この発明の実施形態の第１の変形例でアンチフューズの断面図。
【図１７】この発明の実施形態の第２の変形例でアンチフューズの断面図。
【図１８】この発明の実施形態の第３の変形例でアンチフューズの断面図。
【図１９】従来のＭＯＳ構造のアンチフューズの第１の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２０】従来のＭＯＳ構造のアンチフューズの第２の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２１】従来のＭＯＳ構造のアンチフューズの第３の製造工程の断面図であり、（ａ）図は回路部、（ｂ）図はアンチフューズ部。
【図２２】従来のＤＲＡＭの第１の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図２３】従来のＤＲＡＭの第２の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【図２４】従来のＤＲＡＭの第３の製造工程の断面図であり、（ａ）図はメモリセルアレイ部、（ｂ）図はアンチフューズ部。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…素子分離領域
１２、１２ａ、１２ｂ、１２０…ゲート絶縁膜
１３、１３０…ゲート電極
１３ａ、１３０ａ…多結晶シリコン膜
１３ｂ、１３０ｂ…タングステン膜
１４、３１，３１ａ、３１ｂ、１４０…不純物拡散層
１５、１６、２２、２５、３２、１５０、１６０、２２０…層間絶縁膜
１７、２４、１７０…配線
１８、１８０…コンタクトプラグ
１９、１９０…キャパシタ下部電極
２０ａ、２０ｂ、２００…キャパシタ絶縁膜
２１、２１０…キャパシタ上部電極
２３、３３…コンタクトホール
３０−１〜５…レジスト
３４、３６、３７…金属配線層
３５…シリコン窒化膜
Claims (13)
- 対向して設けられた第１、第２の電極と、
これら第１、第２の電極間に介在され、少なくとも一部の領域に、イオン注入により不純物が打ち込まれ、あるいはイオン注入された不純物が貫通することにより絶縁破壊耐圧が制御された絶縁膜とを具備し、
前記絶縁膜を、絶縁破壊するか否かに応じて情報が書き込まれることを特徴とする電気フューズ。 - 半導体基板の第１領域上に設けられた第１ゲート絶縁膜と、前記半導体基板における前記第１領域から離隔した第２領域上に設けられ、少なくとも一部の領域に、イオン注入により不純物が打ち込まれることにより、前記第１ゲート絶縁膜より絶縁破壊耐圧が低下された第２ゲート絶縁膜と、
前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極とを具備することを特徴とする半導体装置。 - 第１導電型の半導体基板における第１領域上に設けられた第１ゲート絶縁膜と、
前記半導体基板の前記第１領域から離隔した第２領域上に設けられ、前記第１ゲート絶縁膜より絶縁破壊耐圧が低い第２ゲート絶縁膜と、
前記第１、第２ゲート絶縁膜上にそれぞれ設けられた第１、第２ゲート電極と、
前記第２ゲート電極下の前記半導体基板における少なくとも一部の領域中に設けられた第２導電型の不純物拡散層とを具備し、
前記不純物拡散層は、第２導電型の不純物を、前記第２ゲート絶縁膜を貫通して前記半導体基板中にイオン注入することにより形成され、前記第２ゲート絶縁膜は、イオン注入された第２導電型の不純物が貫通することにより、絶縁破壊耐圧が制御されることを特徴とする半導体装置。 - 前記不純物拡散層は、前記第２ゲート電極が存在しない領域まで延設され、
この不純物拡散層の延設部と電気的に接続される引き出し電極を更に具備することを特徴とする請求項３記載の半導体装置。 - 前記第１ゲート絶縁膜及び第１ゲート電極はＭＯＳトランジスタの一部を構成し、
前記第２ゲート絶縁膜及び第２ゲート電極は、前記第２ゲート絶縁膜を絶縁破壊するか否かに応じて情報が書き込まれる電気フューズの一部を構成する
ことを特徴とする請求項２乃至４いずれか１項記載の半導体装置。 - 第１の電極上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の電極を形成する工程と、
前記絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込み、あるいはイオン注入した不純物を貫通させ、前記絶縁膜の少なくとも一部の領域の絶縁破壊耐圧を制御する工程と
を具備することを特徴とする電気フューズの製造方法。 - 半導体基板の第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、
前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、
前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、
前記第２ゲート電極層を貫通して、前記第２ゲート絶縁膜の少なくとも一部の領域に、イオン注入により不純物を打ち込む第３の工程と
を具備することを特徴とする半導体装置の製造方法。 - 第１導電型の半導体基板における第１領域上にＭＯＳトランジスタを形成するとともに、このＭＯＳトランジスタの形成工程の一部を利用して第２領域上に電気フューズを形成する半導体装置の製造方法であって、
前記半導体基板の第１、第２領域上にそれぞれ第１、第２ゲート絶縁膜を形成する第１の工程と、
前記第１、第２ゲート絶縁膜上にそれぞれ第１、第２ゲート電極層を形成する第２の工程と、
前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込む第３の工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第３の工程の後に、
前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、
前記第１乃至第４のゲート電極層をパターニングする第５の工程と
を更に具備することを特徴とする請求項７または８記載の半導体装置の製造方法。 - 前記第２の工程の後に、
前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、
前記第１乃至第４のゲート電極層をパターニングする第５の工程と
を更に具備することを特徴とする請求項７記載の半導体装置の製造方法。 - 前記第２の工程の後に、
前記第１、第２のゲート電極層上に、それぞれ第３、第４のゲート電極層を形成する第４の工程と、
前記第１乃至第４のゲート電極層をパターニングする第５の工程と
を更に具備し、
前記第３の工程は、パターニングされた前記第３ゲート電極層、前記第２ゲート電極層及び前記第２ゲート絶縁膜を貫通して、前記半導体基板中の少なくとも一部の領域に、イオン注入により第２導電型の不純物を打ち込むものである
ことを特徴とする請求項８記載の半導体装置の製造方法。 - 前記第５の工程は、前記半導体基板における前記不純物が打ち込まれた領域の少なくとも一部を露出させる工程と、
露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含む
ことを特徴とする請求項９記載の半導体装置の製造方法。 - 前記第３の工程は、前記第２、第４ゲート電極層がパターニングされて露出された領域の前記半導体基板中へ第２導電型の不純物を打ち込む工程と、
露出された前記不純物の打ち込まれた領域の前記半導体基板に電気的に接続される引き出し電極を形成する工程とを含む
ことを特徴とする請求項１０または１１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194742A JP3629187B2 (ja) | 2000-06-28 | 2000-06-28 | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 |
| KR10-2001-0037087A KR100428595B1 (ko) | 2000-06-28 | 2001-06-27 | 캐패시터 구조의 절연막 내에 불순물을 주입함으로써 절연파괴 내성을 제어하는 전기 퓨즈 및 그 제조 방법 |
| US09/892,713 US6812542B2 (en) | 2000-06-28 | 2001-06-28 | Electric fuse whose dielectric breakdown resistance is controlled by injecting impurities into an insulating film of a capacitor structure, and a method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194742A JP3629187B2 (ja) | 2000-06-28 | 2000-06-28 | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002016142A JP2002016142A (ja) | 2002-01-18 |
| JP3629187B2 true JP3629187B2 (ja) | 2005-03-16 |
Family
ID=18693514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000194742A Expired - Fee Related JP3629187B2 (ja) | 2000-06-28 | 2000-06-28 | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6812542B2 (ja) |
| JP (1) | JP3629187B2 (ja) |
| KR (1) | KR100428595B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CZ301182B6 (cs) * | 2000-05-26 | 2009-12-02 | Idenix (Cayman) Limited | Použití nukleosidových derivátu pro výrobu farmaceutických prostredku pro lécení infekcí vyvolaných flaviviry a pestiviry |
| JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
| KR100718614B1 (ko) * | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| US8399934B2 (en) | 2004-12-20 | 2013-03-19 | Infineon Technologies Ag | Transistor device |
| US8178902B2 (en) | 2004-06-17 | 2012-05-15 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric and method of manufacture thereof |
| JP4999298B2 (ja) * | 2005-08-17 | 2012-08-15 | セイコーＮｐｃ株式会社 | 半導体装置の製造方法 |
| US20080036033A1 (en) * | 2006-08-10 | 2008-02-14 | Broadcom Corporation | One-time programmable memory |
| JP5119626B2 (ja) * | 2006-08-18 | 2013-01-16 | 富士通セミコンダクター株式会社 | 電気ヒューズ回路 |
| KR100866960B1 (ko) * | 2007-02-16 | 2008-11-05 | 삼성전자주식회사 | 반도체 집적 회로 |
| KR100915765B1 (ko) * | 2007-12-26 | 2009-09-04 | 주식회사 동부하이텍 | 반도체 소자의 테스트 패턴 및 그 제조 방법 |
| US8143699B2 (en) | 2009-02-25 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-dielectric MIM capacitors for system-on-chip applications |
| US8617949B2 (en) * | 2009-11-13 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor and method for making same |
| JP2012079942A (ja) * | 2010-10-01 | 2012-04-19 | Renesas Electronics Corp | 半導体装置 |
| US8530319B2 (en) | 2010-10-14 | 2013-09-10 | International Business Machines Corporation | Vertical silicide e-fuse |
| KR101950002B1 (ko) * | 2012-07-30 | 2019-02-20 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP5981815B2 (ja) * | 2012-09-18 | 2016-08-31 | キヤノン株式会社 | 記録ヘッド用基板及び記録装置 |
| US9825040B2 (en) * | 2013-12-31 | 2017-11-21 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with capacitor and method of fabricating the same |
| CN107863334B (zh) | 2016-09-21 | 2019-09-17 | 联华电子股份有限公司 | 电熔丝结构 |
| CN112420663B (zh) * | 2019-08-23 | 2022-05-10 | 长鑫存储技术有限公司 | 反熔丝结构及其制造方法 |
| KR20220030010A (ko) * | 2020-09-02 | 2022-03-10 | 삼성전자주식회사 | 반도체 소자 및 이를 포함하는 반도체 장치 |
| CN114284270A (zh) * | 2021-12-09 | 2022-04-05 | 长鑫存储技术有限公司 | 存储单元、存储器及其制作方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237196A (en) * | 1987-04-14 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US5866937A (en) * | 1990-04-12 | 1999-02-02 | Actel Corporation | Double half via antifuse |
| JPH05211221A (ja) * | 1991-12-03 | 1993-08-20 | Nec Corp | 半導体装置の製造工程におけるチャージアップ量測定方法 |
| US5208177A (en) * | 1992-02-07 | 1993-05-04 | Micron Technology, Inc. | Local field enhancement for better programmability of antifuse PROM |
| JPH0817931A (ja) * | 1994-06-29 | 1996-01-19 | Nippon Telegr & Teleph Corp <Ntt> | アンチヒューズ装置及びその製法 |
| US5793094A (en) * | 1995-12-28 | 1998-08-11 | Vlsi Technology, Inc. | Methods for fabricating anti-fuse structures |
| US5783467A (en) * | 1995-12-29 | 1998-07-21 | Vlsi Technology, Inc. | Method of making antifuse structures using implantation of both neutral and dopant species |
| US5903042A (en) * | 1996-06-19 | 1999-05-11 | Texas Instruments Incorporated | Self-aligned antifuse with base |
| JPH1056066A (ja) * | 1996-08-08 | 1998-02-24 | Matsushita Electron Corp | アンチヒューズ素子およびその製造方法 |
| JP2000123593A (ja) * | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6096580A (en) * | 1999-09-24 | 2000-08-01 | International Business Machines Corporation | Low programming voltage anti-fuse |
| JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-06-28 JP JP2000194742A patent/JP3629187B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-27 KR KR10-2001-0037087A patent/KR100428595B1/ko not_active IP Right Cessation
- 2001-06-28 US US09/892,713 patent/US6812542B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020000845A (ko) | 2002-01-05 |
| US20020003280A1 (en) | 2002-01-10 |
| JP2002016142A (ja) | 2002-01-18 |
| US6812542B2 (en) | 2004-11-02 |
| KR100428595B1 (ko) | 2004-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3629187B2 (ja) | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 | |
| US6815752B2 (en) | Semiconductor memory device for increasing access speed thereof | |
| US6452227B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US8076708B2 (en) | Structures for and method of silicide formation on memory array and peripheral logic devices | |
| KR100481870B1 (ko) | 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법 | |
| US20020167036A1 (en) | Method for fabricating DRAM cell and DRAM cell fabricated thereby | |
| JP2003282743A (ja) | 半導体装置とその製造方法 | |
| US5814850A (en) | Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage | |
| JP3974930B2 (ja) | 半導体構造およびその処理方法 | |
| US6818489B2 (en) | Semiconductor device having LDD-type source/drain regions and fabrication method thereof | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| JP2001210729A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2001024068A (ja) | 半導体装置の製造方法 | |
| JP3869025B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2000031416A (ja) | 半導体装置及びその製造方法 | |
| JPH056967A (ja) | ゲートアレイ | |
| JP3317857B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1117017A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2723802B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04218957A (ja) | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 | |
| JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006013327A (ja) | 半導体装置の製造方法 | |
| JP2001044298A (ja) | 半導体装置の製造方法 | |
| KR20100042461A (ko) | 반도체 소자의 형성 방법 | |
| JPH11340342A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041210 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |