KR100915765B1 - 반도체 소자의 테스트 패턴 및 그 제조 방법 - Google Patents
반도체 소자의 테스트 패턴 및 그 제조 방법Info
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Abstract
본 발명은 반도체 소자의 테스트 패턴 및 그 제조 방법에 관한 것으로, 폴리 라인-기판 구조의 커패시터, 폴리 플레이트-기판 구조의 커패시터, 폴리-메탈 구조의 커패시터에서 CMP 공정의 디싱 현상 등과 같이 필드 분리막을 불균일하게 할 수 있는 요소들을 제거한 테스트 패턴을 제공함으로써 커패시턴스를 정확하게 추출하며, 이렇게 정확하게 추출된 커패시턴스는 계산에 의해 필드 분리막의 두께로 나타내어질 수 있고, 이는 웨이퍼 내에서 필드 분리막 두께의 전역적인 균일성을 평가하는데 이용할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 테스트 패턴(test pattern)에 관한 것으로, 더욱 상세하게는 커패시턴스(capacitance) 측정을 위한 테스트 패턴과 이 테스트 패턴을 제조하는 방법에 관한 것이다.
인터커넥트 패러스틱 분석(interconnect parasitic analysis)을 수행함에 있어 필드 분리막(field oxide)을 비롯한 모든 금속 간 절연물질(Inter Metal Dielectric: IMD)의 두께(thickness)는 레지스터 커패시턴스(Register Capacitance: RC) 지연 모델(delay model) 중 커패시턴스의 변화(variation)를 결정하는 중요한 파라미터(parameter)이다. 이 중에서 STI(Shallow Trench Isolation)는 폴리 인터커넥트(poly interconnect)와 기판(substrate)을 구분 짓는 절연구조로써 폴리-기판 구조(poly to substrate)의 패러스틱을 결정하는 절연체(dielectric)이다. 폴리-기판 구조의 커패시턴스는 보통 필드 분리막 위에 폴리전극 패턴(poly comb pattern)을 형성한 뒤, 패턴의 전체 커패시턴스를 측정하고 폴리전극이 가지는 라인 개수로 나눔으로써 추출할 수 있다. 또한, 폴리전극 패턴으로부터 측정된 커패시턴스를 이용하여 필드 분리막의 두께를 구할 수 있으며 이렇게 추출된 분리막 두께는 워스트 케이스 인터커넥트 모델 변화(Worst-Case interconnect model variation)를 설정하는데 사용된다. 이러한 과정은 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정이 가지는 웨이퍼(wafer) 혹은 다이(die) 내에서의 전역 평탄화(global planarization)의 분포를 보여줌으로써 공정 모니터링(process monitoring) 방법으로도 응용될 수 있다.
도 1a는 폴리 라인(플레이트)-기판 구조(poly line(plate) to substrate)의 커패시턴스를 측정하거나 또는 측정된 커패시턴스를 이용하여 폴리전극과 기판 사이의 필드 분리막 두께를 추출하는데 사용되는 테스트 패턴의 평면도이고, 도 1b는 이 테스트 패턴의 단면도이다.
도 1a 및 도 1b에서 도면부호 20은 커패시터를 구성하게 되는 폴리전극 라인이며, 10은 각각의 폴리전극 라인(20)을 연결하는 파워 라인이고, 30은 필드 분리막이며, 40은 기판이다.
일반적으로 도 1a 및 도 1b와 같은 구조의 테스트 패턴을 이용하여 커패시턴스를 측정할 때에 측정 장비(예로서, LCR meter)의 테스트 해상도(test resolution)의 한계로 인하여, 폴리 커패시터의 면적은 상당히 크게 구성되어야만 하고 이러한 경우 큰 면적의 폴리 커패시터 아래에는 그만큼 큰 면적의 필드 분리막이 필요하다. 즉, 수십∼수백 um의 길이(length)와 수십∼수백의 개수를 가진 폴리전극 라인으로 구성된다.
폴리전극 라인의 폭(width)과 간격(space)은 해당 기술(technology)의 디자인 룰(design rule)에 의해 설정되며, 보통 최소 폭(minimum width), 최소 간격(minimum space)의 DUT(Device Under Test), 그리고 최소 간격에 일정량의 폭을 넓힌 몇 개의 DUT로 분열(split) 된다.
앞서 설명한 바와 같이 커패시턴스 측정 장비의 해상도 한계로 인하여 측정되는 커패시턴스의 값을 크게 하기 위해서는 폴리전극 라인의 개수를 늘려야 하는데 이러한 전체 폴리전극 라인의 개수 증가는 사이즈 증가를 초래하며, 결국 그 하부의 필드 분리막의 영역이 커짐을 의미한다.
그런데, STI(Shallow Trench Isolation)를 만들 때 사용되는 산화막(Oxide) CMP 기술에 의해 필드 분리막이 형성될 때에 필드 분리막의 면적이 넓으면 넓을수록 디싱(dishing) 현상(도 1b의 60)이 깊게 발생한다. 도 1b를 살펴보면 디싱 현상(60)에 의해 각각의 폴리전극 라인과 기판 사이의 거리가 서로 다름을 보여주고 있다. 즉 디싱 현상의 영향으로 가운데 위치한 폴리전극 라인과 바깥쪽에 위치한 폴리전극 라인은 기판에 대해 서로 다른 높이의 커패시터를 형성하게 된다. 즉 불균일(non-uniform)한 폴리-기판 구조의 커패시터를 형성하는 문제점이 있었다.
본 발명에서는 이와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로서, 폴리-기판 구조의 커패시턴스를 측정하기 위한 테스트 패턴으로서 CMP 공정의 디싱 현상 등과 같이 필드 분리막을 불균일하게 할 수 있는 요소들을 제거한다.
본 발명에서는 이와 같이 개선된 테스트 패턴을 제작하는 방법을 제공하여 보다 정확하게 인터커넥트 파라미터를 추출할 수 있도록 한다.
본 발명의 제 1 관점으로서 반도체 소자의 테스트 패턴 제조 방법은, 빗살 형태를 가지는 다수의 폴리전극 라인을 포함하는 폴리전극 패턴이 포함된 반도체 소자의 테스트 패턴을 제조하는 방법으로서, 상기 폴리전극 라인들의 사이에 배치되는 빗살 형태를 가지는 다수의 모트 라인을 포함하는 모트 마스크 패턴을 상기 반도체 기판 상에 형성하는 단계와, 상기 모트 마스크 패턴을 이용하여 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 절연 물질로 갭 필하여 필드 분리막을 형성하는 단계와, 상기 필드 분리막이 형성된 상기 반도체 기판을 평탄화한 후에 상기 폴리전극 패턴을 형성하는 단계를 포함한다.
본 발명의 제 2 관점으로서 반도체 소자의 테스트 패턴은, 반도체 기판과 함께 커패시터를 구성하는 빗살 형태를 가지는 다수의 폴리전극 라인과 이 폴리전극 라인을 연결하는 파워 라인을 포함하는 폴리전극 패턴과, 상기 반도체 기판과 상기 폴리전극 라인 사이의 필드 분리막과, 상기 폴리전극 라인들 사이에 형성된 빗살 형태를 가지는 다수의 모트 라인을 포함한다.
본 발명의 제 3 관점으로서 반도체 소자의 테스트 패턴은, 폴리 플레이트-기판 커패시터 구조, 폴리-메탈 커패시터 구조 중에서 어느 하나의 커패시터에 대한 커패시턴스를 측정하기 위한 반도체 소자의 테스트 패턴으로서, 상기 폴리-메탈 커패시터를 구성하는 빗살 형태를 가지는 폴리전극 라인들 사이에 형성되거나, 상기 폴리 플레이트-기판 커패시터를 구성하는 폴리 플레이트를 빗살 형태를 가지는 다수의 폴리전극 라인으로 분할하였을 경우에 분할한 폴리전극 라인들 사이에 형성되는 빗살 형태를 가지는 다수의 모트 라인을 포함한다.
본 발명에 의하면, 폴리 라인-기판 구조의 커패시터, 폴리 플레이트-기판 구조의 커패시터, 폴리-메탈 구조의 커패시터에서 CMP 공정의 디싱 현상 등과 같이 필드 분리막을 불균일하게 할 수 있는 요소들을 제거한 테스트 패턴을 제공함으로써, 인터커넥트 특성화(interconnect characterization)에 이용되는 폴리-기판 구조(poly to substrate)의 커패시턴스를 정확하게 추출한다.
이렇게 정확하게 추출된 커패시턴스는 계산에 의해 필드 분리막의 두께로 나타내어질 수 있고, 이는 웨이퍼 내에서 필드 분리막 두께의 전역(global)적인 균일성(uniformity)을 평가하는데 이용할 수 있는 효과가 있다.
도 1a는 종래 기술에 따른 반도체 소자 테스트 패턴의 평면도이고, 도 1b는 이 테스트 패턴의 단면도,
도 2a는 본 발명에 따른 반도체 소자 테스트 패턴의 평면도이고, 도 2b는 이 테스트 패턴의 단면도,
도 3은 본 발명에 의한 테스트 패턴을 제조하는 과정을 설명하기 위한 흐름도,
도 4a 내지 도 4c는 본 발명에 따른 테스트 패턴을 이용하여 커패시턴스를 측정하기 위한 복수의 DUT를 보인 도면,
도 5는 본 발명에 따른 테스트 패턴의 커패시터 레벨 구성을 보인 도면,
도 6은 도 4a 내지 도 4c에 나타낸 DUT들의 커패시턴스 특성을 보인 그래프.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a는 본 발명에 따라 폴리 라인(플레이트)-기판 구조의 커패시턴스를 측정하거나 또는 측정된 커패시턴스를 이용하여 폴리전극과 기판 사이의 필드 분리막 두께를 추출하는데 사용할 수 있는 테스트 패턴의 평면도이고, 도 2b는 이 테스트 패턴의 단면도이다.
도 2a 및 도 2b를 참조하면 본 발명에 의한 테스트 패턴은, 기판(140)과 함께 커패시터를 구성하는 빗살 형태를 가지는 다수의 폴리전극 라인(111)과 이 폴리전극 라인(111)을 연결하는 파워 라인(113)을 포함하는 폴리전극 패턴(110)과, 기판(140)과 폴리전극 라인(111) 사이의 필드 분리막(130)과, 폴리전극 라인(111)들 사이에 형성된 빗살 형태를 가지는 다수의 모트 라인(moat line)(120)을 포함한다.
종래 기술에 따른 테스트 패턴의 단면도인 도 1b와 본 발명에 따른 테스트 패턴의 단면도인 도 2b를 비교하여 보면, 도 1b에 도시된 종래 기술에서는 필드 분리막의 디싱 현상을 관찰할 수 있으나 도 2b에 도시된 본 발명에서는 필드 분리막(130)의 디싱 현상이 관찰되지 않는다. 이는 본 발명에 의한 테스트 패턴은 폴리전극 라인(111)들 사이에 모트 라인(120)이 배치되므로 폴리전극 패턴(110)의 크기가 커지더라도 필드 분리막(130)이 비례적으로 넓어지지 않고 모트 라인(120)에 의해 그 넓이가 제한되므로 CMP 공정 등에 의한 디싱 현상이 발생하지 않는다.
이와 같이 필드 분리막(130)의 디싱 현상이 없는 상태에서 필드 분리막(130)의 두께는 폴리전극 패턴(110) 내의 어느 폴리전극 라인(111)에서건 균일하여 동일한 커패시턴스를 형성한다.
따라서, 폴리-전극 구조의 커패시턴스를 추출 과정에서 정확히 얻을 수 있으므로 필드 분리막의 두께 또한 정확히 나타낼 수 있다.
도 3은 본 발명에 의한 테스트 패턴을 제조하는 과정을 설명하기 위한 흐름도이다.
도 3을 참조하여 테스트 패턴의 제조 과정을 살펴보면, 먼저 반도체 기판(140) 상에 필드 분리막(130)을 형성할 영역이 개방된 모트 마스크 패턴을 형성(S201)한다. 여기서 모트 마스크 패턴에 의해 모트 라인(120)이 형성되므로 모트 마스크 패턴의 형상은 도 2a의 도면부호 120과 동일한 형태라 볼 수 있다. 즉 폴리전극 라인들의 사이에 배치되는 빗살 형태를 가지는 다수의 모트 라인을 포함하는 형태인 것이다. 아울러 모트 마스크 패턴은 반도체 기판(140)의 상부에 산화막과 질화막 등을 적층하여 하드 마스크용 절연막을 형성한 후에 포토리소그라피 등을 통해 패터닝하여 하드 마스크 형태로 제작할 수 있다.
다음으로, 모트 마스크 패턴을 이용하여 노출된 반도체 기판(140)을 소정 두께까지 건식 식각하여 트렌치를 형성(S203)한다.
그리고, 트렌치를 포함한 반도체 기판(140)의 전면에 예로서, 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD)법을 통해 절연 물질인 트렌치 충진(trench filling) 물질을 증착해 트렌치를 갭 필(gap filling)하여 필드 분리막(130)을 형성(S205)한다.
다음으로, 평탄화 공정, 예로서 CMP 공정을 수행해 트렌치 이외의 영역에 존재하는 필드 분리막(130)을 제거하여 반도체 기판(140)을 평탄화(S207) 한다.
끝으로, 폴리전극을 위한 폴리층을 형성한 후에 포토리소그라피 등을 통해 패터닝하여 폴리전극 패턴(110)을 형성(S209)한다.
앞서 설명한 바와 같은 제조 과정을 거쳐서 본 발명을 위한 테스트 패턴을 제작하는데, 폴리-기판 구조의 커패시턴스 및 이 커패시턴스를 이용하여 필드 분리막의 두께를 측정하기 위해서는, 먼저 폴리전극 라인의 일정 폭 및 일정 간격을 가지는 DUT를 제작하고, 폴리전극 라인의 간격은 고정한 상태에서 폭을 일정한 양으로 조금씩 넓혀서 복수의 DUT를 제작하여야 한다. 도 4a 내지 도 4c는 이러한 DUT를 각각 보여주고 있다. 도 4a 내지 도 4c에서 폴리전극 라인의 간격 S는 동일하고, 폭 W는 W1, W2, W3으로 조금씩 넓혀진 것을 알 수 있다.
도 5는 폴리전극 라인에 의해 형성되는 커패시턴스는 폴리전극 라인의 폭에 의해 결정되는 Cintrinsic(303)과 폴리전극 라인의 간격에 의해 결정되는 Cfringe(301)로 구성됨을 보여준다.
도 4a 내지 도 4c의 폴리전극 패턴들은 폭 분열(width split)만을 갖고 간격은 동일하므로 Cfringe(301)는 동일한 값이다.
폭은 다르나 동일한 간격을 가진 커패시터의 Cfringe(301)가 일정하다는 것으로부터 도 6과 아래의 수학식 1을 이용하여 폴리-기판 구조에서 필드 분리막의 두께를 얻을 수 있다. 여기서 Cinter_down은 측정된 폴리-기판 구조 커패시터의 단위 길이당 커패시턴스이며, 이것은 한 개의 Cintrinsic(303)과 두 개의 Cfringe(301)의 합으로 구성되어 있다.
여기서, 는 유전체 유전율(dielectric permittivity)이다.
도 6은 폴리전극 라인 폭을 분열한 세 개의 DUT를 측정한 Ct(Cinter_down)를 피팅(fitting)함으로써 Y축 절편에서 Cf(Cfringe)를 얻고, 피팅 라인의 기울기에서 Ci(Cintrinsic)를 얻는 과정을 보여준다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다.
앞서 설명한 실시예에서는 폴리 라인-기판 커패시터 구조에서의 테스트 패턴에 대해 설명하였으나, 필드 분리막의 디싱에 의한 영향은 폴리-메탈 구조(poly to metal1)에도 동일하게 나타나므로 폴리-메탈 커패시터 구조(poly to metal1 capacitor)에도 적용할 수 있다. 즉, 폴리-메탈 커패시터를 구성하는 빗살 형태를 가지는 폴리전극 라인들 사이에 빗살 형태를 가지는 다수의 모트 라인을 형성하여 필드 분리막의 디싱 현상이 발생하지 않도록 한다.
아울러, 인터커넥트 특성화에 이용되는 폴리 플레이트-기판 커패시터 구조(poly plate to substrate capacitor)에도 응용하여 플레이트를 앞서 설명한 실시예처럼 빗살 형태로 나누어서 사용할 수 있다. 즉 폴리 플레이트-기판 커패시터를 구성하는 폴리 플레이트를 빗살 형태를 가지는 다수의 폴리전극 라인으로 분할하였을 경우에 분할한 폴리전극 라인들 사이에 빗살 형태를 가지는 다수의 모트 라인을 형성하여 필드 분리막의 디싱 현상이 발생하지 않도록 한다.
이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
Claims (5)
- 빗살 형태를 가지는 다수의 폴리전극 라인을 포함하는 폴리전극 패턴이 포함된 반도체 소자의 테스트 패턴을 제조하는 방법으로서,상기 폴리전극 라인들의 사이에 배치되는 빗살 형태를 가지는 다수의 모트 라인을 포함하는 모트 마스크 패턴을 상기 반도체 기판 상에 형성하는 단계와,상기 모트 마스크 패턴을 이용하여 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와,상기 트렌치를 절연 물질로 갭 필하여 필드 분리막을 형성하는 단계와,상기 필드 분리막이 형성된 상기 반도체 기판을 평탄화한 후에 상기 폴리전극 패턴을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 제조 방법.
- 제 1 항에 있어서,상기 모트 마스크 패턴은 상기 반도체 기판의 상부에 하드 마스크용 절연막을 형성한 후에 패터닝하여 하드 마스크 형태로 제작하는반도체 소자의 테스트 패턴 제조 방법.
- 반도체 기판과 함께 커패시터를 구성하는 빗살 형태를 가지는 다수의 폴리전극 라인과 이 폴리전극 라인을 연결하는 파워 라인을 포함하는 폴리전극 패턴과,상기 반도체 기판과 상기 폴리전극 라인 사이의 필드 분리막과,상기 폴리전극 라인들 사이에 형성된 빗살 형태를 가지는 다수의 모트 라인을 포함하는 반도체 소자의 테스트 패턴.
- 제 3 항에 있어서,상기 테스트 패턴은, 상기 폴리전극 라인의 간격이 일정하고 폭이 다르게 제작한 복수의 DUT(Device Under Test)를 포함하는 반도체 소자의 테스트 패턴.
- 폴리 플레이트-기판 커패시터 구조, 폴리-메탈 커패시터 구조 중에서 어느 하나의 커패시터에 대한 커패시턴스를 측정하기 위한 반도체 소자의 테스트 패턴으로서,상기 폴리-메탈 커패시터를 구성하는 빗살 형태를 가지는 폴리전극 라인들 사이에 형성되거나, 상기 폴리 플레이트-기판 커패시터를 구성하는 폴리 플레이트를 빗살 형태를 가지는 다수의 폴리전극 라인으로 분할하였을 경우에 분할한 폴리전극 라인들 사이에 형성되는 빗살 형태를 가지는 다수의 모트 라인을 포함하는 반도체 소자의 테스트 패턴.
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