TWI730385B - 插塞偏移的監控測試結構 - Google Patents
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Abstract
一種插塞偏移的監控測試結構，包括至少一個第一導體圖案、至少兩個第二導體圖案與介電材料。第二導體圖案中的一個鄰近於第一導體圖案的整體在第一方向上的一側。第二導體圖案中的另一個鄰近於第一導體圖案的整體在第二方向上的一側。第一方向與第二方向正交。第一導體圖案為插塞圖案與感測圖案中的一者，且第二導體圖案為插塞圖案與感測圖案中的另一者。介電材料位在第一導體圖案與第二導體圖案之間。
Description
本發明是有關於一種半導體結構，且特別是有關於一種插塞偏移的監控測試結構。
在半導體製程中，當作為內連線的插塞產生重疊偏移(overlay shift)時，可能會導致插塞電阻增加，甚至會產生短路的情況，因此會使用監控測試結構來監控插塞是否產生偏移。
然而，目前的插塞偏移的監控測試結構必須藉由設計大量的測試圖案(test key)才能獲得插塞的偏移方向與偏移量(shift value)，且插塞偏移的監控測試方法相當複雜。
本發明提供一種插塞偏移的監控測試結構，其可直接量測出插塞的偏移方向與偏移量，且可降低插塞偏移的監控測試方法的複雜度。
本發明提出一種插塞偏移的監控測試結構，包括至少一個第一導體圖案、至少兩個第二導體圖案與介電材料。第二導體圖案中的一個鄰近於第一導體圖案的整體在第一方向上的一側。第二導體圖案中的另一個鄰近於第一導體圖案的整體在第二方向上的一側。第一方向與第二方向正交。第一導體圖案為插塞圖案與感測圖案中的一者，且第二導體圖案為插塞圖案與感測圖案中的另一者。介電材料位在第一導體圖案與第二導體圖案之間。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，更包括基底。感測圖案可位在基底上或位在基底中。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，至少兩個第二導體圖案與至少一個第一導體圖案之間的多個預設距離可為相同。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，至少兩個第二導體圖案與至少一個第一導體圖案之間的多個預設距離可為不同。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，第一導體圖案的數量可為一個，且第二導體圖案可彼此互不電性連接。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，第一導體圖案的數量可為多個。第一導體圖案彼此之間的電性連接關係與第二導體圖案彼此之間的電性連接關係可選自由下述電性連接關係所組成的群組中的一者。第一電性連接關係：第一導體圖案彼此電性連接，且第二導體圖案彼此互不電性連接。第二電性連接關係：第一導體圖案彼此互不電性連接，且第二導體圖案彼此電性連接。第三電性連接關係：第一導體圖案彼此互不電性連接，且第二導體圖案彼此互不電性連接。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，至少兩個第二導體圖案的數量可為四個，四個第二導體圖案中的兩個分別鄰近於第一導體圖案的整體在第一方向上相對的第一側與第二側，四個第二導體圖案中的另外兩個分別鄰近於第一導體圖案的整體在第二方向上相對的第三側與第四側。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，插塞圖案可包括至少一個插塞。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，插塞圖案的底面可低於感測圖案的頂面。
依照本發明的一實施例所述，在上述插塞偏移的監控測試結構中，感測圖案的材料例如是金屬、摻雜多晶矽或基底中的摻雜區。
基於上述，在本發明所提出的插塞偏移的監控測試結構中，第二導體圖案中的一個鄰近於第一導體圖案的整體在第一方向上的一側，第二導體圖案中的另一個鄰近於第一導體圖案的整體在第二方向上的一側，且第一方向與第二方向正交。此外，第一導體圖案與第二導體圖案分別為插塞圖案與感測圖案中的一者與另一者。如此一來，在進行電性特性測試(electrical characteristic test)時，可藉由第一導體圖案與第一方向上的第二導體圖案之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案在第一方向上的偏移方向與偏移量。另一方面，在進行電性特性測試時，可藉由第一導體圖案與第二方向上的第二導體圖案之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案在第二方向上的偏移方向與偏移量。由此可知，藉由本發明所提出的插塞偏移的監控測試結構，可直接量測出插塞的偏移方向與偏移量，且可降低插塞偏移的監控測試方法的複雜度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為本發明一實施例的插塞偏移的監控測試結構的上視圖。圖1B為圖1A中的插塞圖案發生偏移時沿著圖1A中I-I’剖面線的剖面圖。在圖1A中省略圖1B中的部分構件，以清楚繪示出圖1A中各構件之間的配置關係。
請參照圖1A與圖1B，插塞偏移的監控測試結構100，包括至少一個第一導體圖案102、至少兩個第二導體圖案104與介電材料106，且更可包括基底108。第二導體圖案104中的一個鄰近於第一導體圖案102的整體在第一方向D1上的一側(如，第一側S1)，第二導體圖案104中的另一個鄰近於第一導體圖案102的整體在第二方向D2上的一側(如，第三側S3)。第一方向D1與第二方向D2正交。
在本實施例中，第一導體圖案102的數量是以四個(多個)為例，且第二導體圖案104的數量是以四個為例，但本發明並不以此為限。只要第一導體圖案102的數量為至少一個，且第二導體圖案104的數量為至少兩個，即屬於本發明所保護的範圍。
在本實施例中，四個第二導體圖案104中的兩個分別鄰近於第一導體圖案102的整體在第一方向D1上相對的第一側S1與第二側S2，四個第二導體圖案104中的另外兩個分別鄰近於第一導體圖案102的整體在第二方向D2上相對的第三側S3與第四側S4。
第一導體圖案102為插塞圖案與感測圖案中的一者，且第二導體圖案104為插塞圖案與感測圖案中的另一者。在本實施例中，第一導體圖案102是以插塞圖案為例，且第二導體圖案104是以感測圖案為例，但本發明並不以此為限。在其他實施例中，第一導體圖案102可為感測圖案，且第二導體圖案104可為插塞圖案。此外，第一導體圖案102的上視形狀與第二導體圖案104的上視形狀是以矩形為例，但本發明並不以此為限。
插塞圖案(第一導體圖案102)的底面可低於感測圖案(第二導體圖案104)的頂面，但本發明並不以此為限。插塞圖案可包括至少一個插塞。在本實施例中，每個插塞圖案(第一導體圖案102)是以包括單一個插塞為例來進行說明。插塞圖案例如是接觸窗插塞(contact plug)或介層窗插塞(via plug)。
感測圖案(第二導體圖案104)可位在基底108上或位在基底108中。基底108可為半導體基底，如矽基底，且可依照產品需求對基底108的組成進行調整，於此省略其說明。在感測圖案(第二導體圖案104)位在基底108上的情況下，感測圖案(第二導體圖案104)的材料例如是金屬(如，銅、鎢或鋁)或摻雜多晶矽。在感測圖案(第二導體圖案104)位在基底108中的情況下，感測圖案(第二導體圖案104)的材料例如是基底108中的摻雜區。在本實施例中，感測圖案(第二導體圖案104)是以位在基底108上為例來進行說明。
介電材料106位在第一導體圖案102與第二導體圖案104之間。在本實施例中，在感測圖案(第二導體圖案104)位在基底108上的情況下，介電材料106可為介電層，但本發明並不以此為限。在其他實施例中，在感測圖案(第二導體圖案104)位在基底108中的情況下，介電材料106可為隔離結構(如，淺溝渠隔離結構(STI))。此外，介電材料106的材料例如是氧化矽。
第二導體圖案104與第一導體圖案102之間的多個預設距離d1可為相同或不同。在本實施例中，第二導體圖案104與第一導體圖案102之間的多個預設距離d1是以彼此相同為例，但本發明並不以此為限。
在本實施例中，第一導體圖案102彼此之間的電性連接關係與第二導體圖案104彼此之間的電性連接關係可選自由下述電性連接關係所組成的群組中的一者。第一電性連接關係：第一導體圖案102彼此電性連接，且第二導體圖案104彼此互不電性連接。第二電性連接關係：第一導體圖案102彼此互不電性連接，且第二導體圖案104彼此電性連接。第三電性連接關係：第一導體圖案102彼此互不電性連接，且第二導體圖案104彼此互不電性連接。此外，第一導體圖案102彼此之間可藉由內連線結構(未示出)進行電性連接，且第二導體圖案104彼此之間可藉由內連線結構(未示出)進行電性連接。
以下，以圖1A與圖1B的插塞偏移的監控測試結構100為例，來說明電性特性測試方法。請參照圖1A，第二導體圖案104與第一導體圖案102之間相隔預設距離d1，且在預設位置上的第一導體圖案102與第二導體圖案104之間會具有對應的電性特性(如，崩潰電壓、漏電流或電容)的預設值。
當插塞圖案(第一導體圖案102)往靠近感測圖案(第二導體圖案104)的方向偏移時，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間將會產生差異。例如，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的崩潰電壓的量測值會小於預設值，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的漏電流的量測值會大於預設值，且插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電容的量測值會大於預設值。
另一方面，當插塞圖案(第一導體圖案102)往遠離感測圖案(第二導體圖案104)的方向偏移時，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間將會產生差異。例如，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的崩潰電壓的量測值會大於預設值，插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的漏電流的量測值會小於預設值，且插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電容的量測值會小於預設值。
舉例來說，可將第一方向D1與第二方向分別設為直角坐標系的X方向與Y方向。請參照圖1B，以右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)為例，當插塞圖案(第一導體圖案102)往正X方向偏移時，在進行電性特性測試後，右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的崩潰電壓的量測值會小於預設值，右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的漏電流的量測值會大於預設值，且右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電容的量測值會大於預設值。如此一來，可藉由右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案(第一導體圖案102)在正X方向上發生偏移、偏移量為Δx、以及右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的距離d2(d2=d1-Δx)。
另一方向，以左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)為例，當插塞圖案(第一導體圖案102)往正X方向偏移時，在進行電性特性測試後，左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的崩潰電壓的量測值會大於預設值，左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的漏電流的量測值會小於預設值，且左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電容的量測值會小於預設值。如此一來，可藉由左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案(第一導體圖案102)在正X方向上發生偏移、偏移量為Δx、以及左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的距離d3(d3=d1+Δx)。
同理，根據上述電性特性測試方法，當插塞圖案(第一導體圖案102)往負X方向偏移時，可藉由在X方向(第一方向D1)上排列的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)推知插塞圖案(第一導體圖案102)在負X方向上發生偏移並獲得偏移量。
由上述可知，不論是藉由右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)或是左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)均可直接量測出插塞的偏移方向與偏移量。亦即，在X方向(第一方向D1)上，只需要一組插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)即可量測出插塞圖案(第一導體圖案102)在X方向(第一方向D1)上的偏移方向與偏移量。此外，在X方向(第一方向D1)上具有兩組以上的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)的情況下，可對量測結果進行重複驗證。
另一方面，根據上述電性特性測試方法，當插塞圖案(第一導體圖案102)在Y方向(第二方向D2)上發生偏移時，可藉由在Y方向(第二方向D2)上排列的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)推知插塞圖案(第一導體圖案102)在Y方向(第二方向D2)上的偏移方向與偏移量。另外，在Y方向(第二方向D2)上，只需要一組插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)即可量測出插塞圖案(第一導體圖案102)在Y方向(第二方向D2)上的偏移方向與偏移量。此外，在Y方向(第二方向D2)上具有兩組以上的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)的情況下，可對量測結果進行重複驗證。
基於上述實施例可知，在插塞偏移的監控測試結構100中，第二導體圖案104中的一個鄰近於第一導體圖案102的整體在第一方向D1上的一側，第二導體圖案104中的另一個鄰近於第一導體圖案102的整體在第二方向D2上的一側，且第一方向D1與第二方向D2正交。此外，第一導體圖案102與第二導體圖案104分別為插塞圖案與感測圖案中的一者與另一者。如此一來，在進行電性特性測試時，可藉由第一導體圖案102與第一方向D1上的第二導體圖案104之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案在第一方向D1上的偏移方向與偏移量。另一方面，在進行電性特性測試時，可藉由第一導體圖案102與第二方向D2上的第二導體圖案104之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案在第二方向D2上的偏移方向與偏移量。由此可知，藉由插塞偏移的監控測試結構100，可直接量測出插塞的偏移方向與偏移量，且可降低插塞偏移的監控測試方法的複雜度。
圖2至圖5為本發明其他實施例在圖1A中的插塞圖案發生偏移時，沿著圖1A中I-I’剖面線的剖面圖。
請參照圖1B與圖2，插塞偏移的監控測試結構200與插塞偏移的監控測試結構100的差異如下。在圖2的實施例中，插塞偏移的監控測試結構200更可包括導體層110。第一導體圖案102電性連接至導體層110。導體層110的材料例如是金屬(如，銅、鎢或鋁)或摻雜多晶矽。在監控測試結構200中，當插塞圖案(第一導體圖案102)往正X方向偏移時，左方的插塞圖案(第一導體圖案102)整個位在導體層110上，而右方的插塞圖案(第一導體圖案102)的一部分超出導體層110的右端部。因此，可藉由右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)推知插塞圖案(第一導體圖案102)在正X方向上發生偏移、偏移量為Δx、以及右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的距離d2(d2=d1-Δx)。此外，在插塞偏移的監控測試結構200與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖1B與圖3，插塞偏移的監控測試結構300與插塞偏移的監控測試結構100的差異如下。在圖3的實施例中，插塞偏移的監控測試結構300更可包括導體層112。第一導體圖案102電性連接至導體層112。導體層112的材料例如是金屬(如，銅、鎢或鋁)或摻雜多晶矽。在監控測試結構300中，當插塞圖案(第一導體圖案102)往正X方向偏移時，右方的插塞圖案(第一導體圖案102)的一部分超出導體層112的右端部，且左方的插塞圖案(第一導體圖案102)的一部分超出導體層112的左端部。因此，可藉由右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)推知插塞圖案(第一導體圖案102)在正X方向上發生偏移、偏移量為Δx、以及右方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的距離d2(d2=d1-Δx)。此外，可藉由左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)推知插塞圖案(第一導體圖案102)在正X方向上發生偏移、偏移量為Δx、以及左方的插塞圖案(第一導體圖案102)與感測圖案(第二導體圖案104)之間的距離d3(d3=d1+Δx)。此外，在插塞偏移的監控測試結構300與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖1B與圖4，插塞偏移的監控測試結構400與插塞偏移的監控測試結構100的差異如下。在圖4的插塞偏移的監控測試結構400中，感測圖案(第二導體圖案104)位在基底108中。感測圖案(第二導體圖案104)的材料例如是基底108中的摻雜區。介電材料106位在基底108中。介電材料106可為隔離結構(如，淺溝渠隔離結構)。插塞圖案(第一導體圖案102)的一部分可位在隔離結構(介電材料106)中。另外，插塞偏移的監控測試結構400更可包括介電層114。插塞圖案(第一導體圖案102)位在介電層114中。此外，在插塞偏移的監控測試結構400與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖1B與圖5，插塞偏移的監控測試結構500與插塞偏移的監控測試結構100的差異如下。在圖5的插塞偏移的監控測試結構500中，第一導體圖案102為感測圖案，且第二導體圖案104為插塞圖案。在圖5的實施例中，可藉由右方的插塞圖案(第二導體圖案104)與感測圖案(第一導體圖案102)推知插塞圖案(第二導體圖案104)在負X方向上發生偏移、偏移量為Δx、以及右方的插塞圖案(第二導體圖案104)與感測圖案(第一導體圖案102)之間的距離d2(d2=d1-Δx)。此外，可藉由左方的插塞圖案(第二導體圖案104)與感測圖案(第一導體圖案102)推知插塞圖案(第二導體圖案104)在負X方向上發生偏移、偏移量為Δx、以及左方的插塞圖案(第二導體圖案104)與感測圖案(第一導體圖案102)之間的距離d3(d3=d1+Δx)。此外，在插塞偏移的監控測試結構500與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
在圖2至圖4的實施例中，第一導體圖案102是以插塞圖案，且第二導體圖案104是以感測圖案為例。然而，在其他實施例中，圖2至圖4中的第一導體圖案102可為感測圖案，且第二導體圖案104可為插塞圖案，可參考圖5的實施例，於此不再說明。
圖6至圖12為本發明其他實施例的插塞偏移的監控測試結構的上視圖。
請參照圖1A、圖6與圖7，插塞偏移的監控測試結構600、插塞偏移的監控測試結構700與插塞偏移的監控測試結構100的差異如下。在圖1A的監控測試結構100中，所有的第二導體圖案104位在第一導體圖案102的整體的外部。在圖6的監控測試結構600中，所有的第二導體圖案104位在第一導體圖案102的整體的內部。在圖7的監控測試結構700中，部分的第二導體圖案104位在第一導體圖案102的整體的外部，且部分的第二導體圖案104位在第一導體圖案102的整體的內部。在圖7的實施例中，位在第一導體圖案102的整體的外部的第二導體圖案104的數量以及位在第一導體圖案102的整體的內部的第二導體圖案104的數量並不限於圖7中的數量。此外，在插塞偏移的監控測試結構600、插塞偏移的監控測試結構700與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖1A與圖8，插塞偏移的監控測試結構800與插塞偏移的監控測試結構100的差異如下。在圖8的監控測試結構800中，第一導體圖案102的數量為一個，且第二導體圖案104彼此互不電性連接。第一導體圖案102的上視形狀為塊狀。此外，在插塞偏移的監控測試結構800與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖1A與圖9，插塞偏移的監控測試結構900與插塞偏移的監控測試結構100的差異如下。在圖9的監控測試結構900中，第一導體圖案102的數量為一個，且第二導體圖案104彼此互不電性連接。第一導體圖案102的上視形狀為環狀。此外，在插塞偏移的監控測試結構900與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
請參照圖9至圖11，插塞偏移的監控測試結構900、插塞偏移的監控測試結構1000與插塞偏移的監控測試結構1100的差異如下。在圖9的監控測試結構900中，所有的第二導體圖案104位在第一導體圖案102的整體的外部。在圖10的監控測試結構100中，所有的第二導體圖案104位在第一導體圖案102的整體的內部。在圖11的監控測試結構1100中，部分的第二導體圖案104位在第一導體圖案102的整體的外部，且部分的第二導體圖案104位在第一導體圖案102的整體的內部。在圖11的實施例中，位在第一導體圖案102的整體的外部與內部的第二導體圖案104的數量並不限於圖11中的數量。此外，在插塞偏移的監控測試結構900、插塞偏移的監控測試結構1000與插塞偏移的監控測試結構1100中，相同的構件以相同的符號表示，並省略其說明。
在上述實施例中，每個插塞圖案(第一導體圖案102或第一導體圖案104)是以包括單一個插塞為例來進行說明，但本發明並不以此為限。在一些實施例中，每個插塞圖案(第一導體圖案102或第一導體圖案104)可包括多個插塞。以下，以圖12的實施例來進行說明。
請參照圖1與圖12，插塞偏移的監控測試結構120、插塞偏移的監控測試結構700與插塞偏移的監控測試結構100的差異如下。在圖12的監控測試結構1200中，每個插塞圖案(第一導體圖案102)可包括多個插塞102a。同一個插塞圖案(第一導體圖案102)中的插塞102a可彼此電性連接。此外，在插塞偏移的監控測試結構1200與插塞偏移的監控測試結構100中，相同的構件以相同的符號表示，並省略其說明。
綜上所述，在上述實施例的插塞偏移的監控測試結構中，由於第一導體圖案與第二導體圖案具有特定的設置方式，因此在進行電性特性測試時，可藉由第一導體圖案與第二導體圖案之間的電性特性(如，崩潰電壓、漏電流或電容)的預設值與量測值之間的差異，而推知插塞圖案的偏移方向與偏移量。由此可知，藉由本發明所提出的插塞偏移的監控測試結構，可直接量測出插塞的偏移方向與偏移量，且可降低插塞偏移的監控測試方法的複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400、500、600、700、800、900、1000、1100、1200:插塞偏移的監控測試結構
102:第一導體圖案
104:第二導體圖案
106:介電材料
108:基底
110、112:導體層
114:介電層
D1:第一方向
D2:第二方向
d1:預設距離
d2、d3:距離
S1:第一側
S2:第二側
S3:第三側
S4:第四側
Δx:偏移量
圖1A為本發明一實施例的插塞偏移的監控測試結構的上視圖。
圖1B為圖1A中的插塞圖案發生偏移時沿著圖1A中I-I’剖面線的剖面圖。
圖2至圖5為本發明其他實施例在圖1A中的插塞圖案發生偏移時，沿著圖1A中I-I’剖面線的剖面圖。
圖6至圖12為本發明其他實施例的插塞偏移的監控測試結構的上視圖。
100:插塞偏移的監控測試結構
102:第一導體圖案
104:第二導體圖案
106:介電材料
108:基底
D1:第一方向
d1:預設距離
d2、d3:距離
S1:第一側
S2:第二側
△x:偏移量
Claims (9)
- 一種插塞偏移的監控測試結構，包括：至少一個第一導體圖案；至少兩個第二導體圖案，其中所述至少兩個第二導體圖案中的一個鄰近於所述至少一個第一導體圖案的整體在第一方向上的一側，所述至少兩個第二導體圖案中的另一個鄰近於所述至少一個第一導體圖案的整體在第二方向上的一側，所述第一方向與所述第二方向正交，所述至少一個第一導體圖案為插塞圖案與感測圖案中的一者，且所述至少兩個第二導體圖案為所述插塞圖案與所述感測圖案中的另一者；以及介電材料，位在所述至少一個第一導體圖案與所述至少兩個第二導體圖案之間，其中所述插塞圖案的底面低於所述感測圖案的頂面。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，更包括：基底，其中所述感測圖案位在所述基底上或位在所述基底中。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述至少兩個第二導體圖案與所述至少一個第一導體圖案之間的多個預設距離相同。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述至少兩個第二導體圖案與所述至少一個第一導體圖案之間的多個預設距離不同。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述至少一個第一導體圖案的數量為一個，且所述至少兩個第二導體圖案彼此互不電性連接。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述至少一個第一導體圖案的數量為多個，且所述多個第一導體圖案彼此之間的電性連接關係與所述至少兩個第二導體圖案彼此之間的電性連接關係選自由下述電性連接關係所組成的群組中的一者：第一電性連接關係：所述多個第一導體圖案彼此電性連接，且所述至少兩個第二導體圖案彼此互不電性連接；第二電性連接關係：所述多個第一導體圖案彼此互不電性連接，且所述至少兩個第二導體圖案彼此電性連接；以及第三電性連接關係：所述多個第一導體圖案彼此互不電性連接，且所述至少兩個第二導體圖案彼此互不電性連接。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述至少兩個第二導體圖案的數量為四個，所述四個第二導體圖案中的兩個分別鄰近於所述至少一個第一導體圖案的整體在所述第一方向上相對的第一側與第二側，所述四個第二導體 圖案中的另外兩個分別鄰近於所述至少一個第一導體圖案的整體在所述第二方向上相對的第三側與第四側。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述插塞圖案包括至少一個插塞。
- 如申請專利範圍第1項所述的插塞偏移的監控測試結構，其中所述感測圖案的材料包括金屬、摻雜多晶矽或基底中的摻雜區。
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| CN110121771A (zh) * | 2017-09-04 | 2019-08-13 | 首尔半导体株式会社 | 显示装置及该显示装置的制造方法 |
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