KR20100045836A - 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자 - Google Patents
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Abstract
웨이퍼 상에 더 많은 수의 반도체 칩들을 배치할 수 있는 반도체 웨이퍼 및 반도체 소자가 설명된다. 본 발명의 일 실시예에 의한 반도체 웨이퍼는, 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및 상기 반도체 기판 상에 형성되고, 상기 반도체 칩 영역들 사이에 형성된 스크라이브 레인을 포함하고, 상기 반도체 칩 영역들은, 반도체 회로 패턴, 및 상기 반도체 회로 패턴의 외곽에 형성된 내부 가드 링 패턴들을 포함하고, 상기 스크라이브 레인은, 외부 가드 링 패턴들, 및 상기 외부 가드 링 패턴들 사이에 형성된 공정 모니터링 패턴을 포함하며, 및 상기 외부 가드 링 패턴들 및 상기 공정 모니터링 패턴들은 일체형으로 형성된다.
스크라이브 레인, 공정 모니터링 패턴, 가드 링
Description
본 발명은 웨이퍼 1매당 배치될 수 있는 반도체 칩의 개수를 증가시킬 수 있는 기술에 관한 것이다.
반도체 칩은 하나의 웨이퍼에서 수 십 ∼ 수 백 개가 생산된다. 즉, 하나의 웨이퍼를 가공함으로써, 다수개의 반도체 칩들을 얻을 수 있는 것이다. 그러므로, 반도체 소자 제조 공정의 생산성을 높이는 방법 중 하나가, 웨이퍼 1매를 가공함으로써 얻을 수 있는 반도체 칩의 수를 늘리는 것이다.
본 발명이 해결하고자 하는 과제는, 웨이퍼 1매당 배치되는 반도체 칩의 수가 늘어난 반도체 웨이퍼를 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 웨이퍼 1매당 더 많이 배치될 수 있는 반도체 소자를 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 웨이퍼는, 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및 상기 반도체 기판 상에 형성되고, 상기 반도체 칩 영역들 사이에 형성된 스크라이브 레인을 포함하고, 상기 반도체 칩 영역들은, 반도체 회로 패턴, 및 상기 반도체 회로 패턴의 외곽에 형성된 내부 가드 링 패턴들을 포함하고, 상기 스크라이브 레인은, 외부 가드 링 패턴들, 및 상기 외부 가드 링 패턴들 사이에 형성된 공정 모니터링 패턴을 포함하며, 및 상기 외부 가드 링 패턴들 및 상기 공정 모니터링 패턴들은 일체형으로 형성된다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및 상기 반도체 기판 상에 형성되고, 외부 가드 링 패턴들을 포함하는 반도체 칩 영역들을 포함하되, 상기 내부 가드 링 패턴들과 상기 외부 가드 링 패턴들이 일체형으로 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 웨이퍼 및 반도체 소자는, 웨이퍼 상에서 필요로 하는 점유면적이 작아지기 때문에 웨이퍼 상에 더 많은 수의 반도체 칩이 배치될 수 있고, 따라서 반도체 제조 기술의 생산성이 향상된다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의 해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명자는 스크라이브 레인(scribe lane)이 웨이퍼에서 점유하는 면적을 줄이기 위하여, 스크라이브 레인에 형성되는 다양한 패턴들에 대한 연구를 진행하였다. 그 중 하나의 연구 대상이 스크라이브 레인에 형성되는 공정 모니터링 패턴들이 점유하는 면적을 축소하는 기술이다. 공정 모니터링 패턴들은 스크라이브 레인에 형성되는 다양한 패턴들 중, 상대적으로 넓은 면적을 점유하는 패턴들 중 하나이고, 설계 변경을 할 수 있는 선택의 폭이 거의 없다. 즉, 공정 모니터링 패턴들의 점유 면적은 간단하게 축소될 수 없다. 공정 모니터링 패턴들은 반도체 제조 공정 중, 특히 산화막을 증착 및/또는 패터닝한 후, 그 두께 들을 측정하는데 사용된다. 공정 모니터링 패턴들은 검사 장비에서 검사할 수 있는 최고의 해상력에 따라 그 크기가 설정되는 것이 일반적이기 때문에, 측정 장비의 해상력을 무시하고 그 크기가 조정되는 것은 가능하지 않다. 또, 스크라이브 레인에 형성되는 다른 패턴들도 그 크기들이 각각의 측정 장비들의 해상력에 따라 설정되고 있다.
본 발명자는 이에 대하여, 공정 모니터링 패턴들과 일체형으로 형성될 수 있는 패터닝 기술을 연구하였고, 그 연구 결과로 공정 모니터링 패턴들과 가드 링 패턴들을 일체형으로 형성하는 방법을 제안한다. 구체적으로, 공정 모니터링 패턴들 과, 다른 패턴들, 특히 가드 링 패턴들이 일체형으로 형성됨으로써, 각 반도체 칩들의 간격을 줄이는 방법이다. 공정 모니터링 패턴들과 가드 링 패턴들이 별개의 패턴으로 형성될 경우, 공정 모니터링 패턴들은 전체적으로 산화물 층이 형성되거나, 아무 패턴이 형성되지 않는다. 그러나, 본 발명의 기술적 사상에서는 가드 링 패턴들이 안정적으로 패터닝 될 수 있도록, 공정 모니터링 패턴들에 여러 물질층들이 적층되도록 구성될 수 있다. 본 명세서에서, 공정 모니터링 패턴들은 각 물질층의 두께를 모니터링하기 위한 패턴일 수 있다.
본 명세서에서, 전도성 물질은 도핑된 다결정 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 등을 의미한다. 본 명세서에서 절연성 물질은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화 질화물을 포함한다. 캡핑층들은 실리콘 질화물 또는 실리콘 산화 질화물 중 어느 하나를 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 기술적 사상에 의한 반도체 웨이퍼 및 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 의한 반도체 웨이퍼를 개념적으로 도시한 평면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(W)는, 다수개의 반도체 칩 영역들(CA, chip area)과 반도체 칩 영역들(CA)의 사이에 형성된 스크라이브 레인들(SL)을 포함한다. 도면에 보이는 것보다 더 많은 수의 반도체 칩 영역들(CA)이 반도체 웨이퍼(W) 상에 형성되지만, 도면이 복잡해지는 것을 방지하기 위하여 간략하게 도시되었다. 또, 반도체 칩 영역(CA)들과 스크라이브 레인들(SL)의 모양은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 그 모양 들, 크기 비율들 등이 과장되게 도시되었다.
도 2a 및 2b는 도 1에 도시된 본 발명의 실시예들에 의한 반도체 웨이퍼(W)의 A 영역을 확대하여 도시한 평면도와 그 개념적인 종단면도이다. 도 2a 및 2b는 반도체 웨이퍼들(W1, W2)을 의미할 수도 있고, 반도체 소자들을 의미할 수도 있다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼 또는 반도체 소자는, 반도체 칩 영역들(CA)과 그 사이에 형성된 스크라이브 레인(SL)을 포함한다. 반도체 칩 영역들(CA)은 실(real) 반도체 회로들(C)과 내부 가드 링 패턴들(GI, inner guard ring patterns)을 포함하고, 스크라이브 레인(SL)은 외부 가드 링 패턴들(GO, outer guard ring patterns)과 공정 모니터링 패턴(MP)을 포함한다. 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)이 일체형으로 형성된다. 도면에서, 제1 점선들(La)은 가상적으로 존재하는 반도체 칩 영역들(CA)과 스크라이브 레인(SL)의 경계선을 의미하고, 제2 점선들(Lb)은 가상적으로 존재하는 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)의 경계선을 의미한다.
반도체 칩 영역들(CA)에는 스크라이브 레인(SL)과 인접한 위치에 내부 가드 링 패턴들(GI)이 형성될 수 있다. 내부 가드 링 패턴들(GI)은 반도체 칩 영역들(CA) 내에 형성된 실 반도체 회로들(C)을 둘러싸며 반도체 칩 영역들(CA)의 네 변에 형성될 수 있다. 반도체 회로들(C)과 내부 가드 링 패턴들(GI)은 일정 간격(IC)으로 이격된다.
스크라이브 레인(SL)에는 반도체 칩 영역들(CA)과 인접한 위치에 외부 가드 링 패턴들(GO)이 형성될 수 있다. 외부 가드 링 패턴들(GO)도 내부 가드 링 패턴 들(GI)처럼 반도체 칩 영역들(CA) 내의 실 반도체 회로들(C)을 보호하는 기능을 가질 수 있다.
내부 가드 링 패턴들(GI) 및 외부 가드 링 패턴들(GO)은 반도체 칩 제조 공정을 따라 형성되므로, 반도체 칩 영역들(CA) 내의 실 반도체 회로들(C)과 동일하거나 유사한 모양으로 형성될 수 있다. 내부 가드 링 패턴들(GI) 및 외부 가드 링 패턴들(GO)의 구체적인 모양은 후술될 것이다. 내부 가드 링 패턴들(GI)과 외부 가드 링 패턴들(GO)은 일정 간격(IG)으로 이격된다.
공정 모니터링 패턴(MP)과 외부 가드 링 패턴들(GO)은 일체형으로 형성될 수 있다. 본 실시예에서, 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)이 일체형으로 형성되므로 스크라이브 레인(SL)의 폭이 축소될 수 있다. 즉, 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)의 경계를 형성하던 영역이 없어짐으로써, 스크라이브 레인(SL)의 폭이 축소될 수 있다. 일체형으로 형성된다는 의미는 외부 가드 링 패턴들(GO) 및 공정 모니터링 패턴(MP)이 별개의 패턴으로 형성되지 않고, 전체적으로 하나의 패턴으로 형성될 수 있다는 의미이다.
내부 가드 링 패턴들(GI) 및 외부 가드 링 패턴들(GO)은 외부로부터 실 반도체 회로들(C)을 보호하는 기능을 갖는다. 예를 들어, 습기, 방사선, 정전기, 기타 불순물의 침투로부터 실 반도체 회로들(C)을 보호하는 기능을 갖는다. 또, 테스트 공정으로부터 받을 수 있는 압력, 열 등의 스트레스들로부터 반도체 회로 패턴들을 보호할 수 있다.
도 2b를 참조하면, 본 발명의 다른 실시예에 의한 반도체 웨이퍼 또는 반도 체 소자는, 반도체 칩 영역들(CA)과 스크라이브 레인(SL)을 포함한다. 반도체 칩 영역들(CA)은 실 반도체 회로들(C)과 내부 가드 링 패턴들(GI)을 포함하고, 스크라이브 레인(SL)은 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)을 포함한다. 내부 가드 링 패턴들(GI), 외부 가드 링 패턴들(GO) 및 공정 모니터링 패턴(MP)이 일체형으로 형성된다. 도면에서, 제1 점선들(La)은 가상적으로 존재하는 반도체 칩 영역들(CA)과 스크라이브 레인(SL)의 경계선을 의미하고, 제2 점선들(Lb)은 가상적으로 존재하는 외부 가드 링 패턴들(GO)과 공정 모니터링 패턴(MP)의 경계선을 의미한다. 본 발명의 다른 실시예에 의한 반도체 웨이퍼(W2)는 내부 가드 링 패턴들(GI) 및 외부 가드 링 패턴들(GO)이 모두 공정 모니터링 패턴(MP)과 일체형으로 형성될 수 있으므로, 스크라이브 레인(SL)의 폭이 더욱 축소될 수 있다.
도 3a 내지 3i는 본 발명의 일 실시예에 의한 반도체 웨이퍼 또는 반도체 소자를 형성하는 단계들을 설명하기 위한 개념적인 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼 또는 반도체 소자는 내부 가드 링 패턴 영역들(GI), 외부 가드 링 패턴 영역들(GO) 및 공정 모니터링 패턴(MP)을 포함한다. 내부 가드 링 패턴 영역들(GI)은 반도체 칩 영역들(CA) 상에 형성되고, 외부 가드 링 패턴 영역들(GO)과 공정 모니터링 패턴(MP)은 스크라이브 레인 영역(SL)에 형성된다.
도 3b를 참조하면, 반도체 칩 영역들(CA) 및 스크라이브 레인(SL) 상에 제1 전도층(105)이 형성된다. 제1 전도층(105)은 반도체 기판(101) 상에 직접적으로 형성되는 단층 또는 다층 패턴일 수 있다. 보다 상세하게, 제1 전도층(105)은 반도체 칩 영역들(CA)에 게이트 층이 형성될 때, 동시에 형성될 수 있다. 예를 들어, 제1 전도층(105)은 게이트 절연막, 게이트 전극층, 및 게이트 캡핑층이 형성될 때 동시에 형성될 수 있다. 또, 게이트 전극층은 다층으로 형성될 수 있다. 그러므로, 제1 전도층(105)도 다층으로 형성될 수 있다. 즉, 제1 전도층(105)은 상부 및 하부에 각각 게이트 절연막 형성 공정 및 게이트 캡핑층 형성 공정에서 형성될 수 있는 절연성 물질층들을 포함할 수 있다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도면에는 제1 전도층(105)이 단층으로 형성된 것으로 도시되었다.
스크라이브 레인(SL)에서, 외부 가드 링 패턴 영역들(GO)과 공정 모니터링 패턴(MP)이 일체형으로 형성될 수 있다.
본 발명의 기술적 사상에서, 외부 가드 링 패턴 영역들(GO)과 공정 모니터링 패턴(MP)이 동시에 수행되는 공통적인 공정을 통하여 형성될 수 있다는 것으로 이해될 수 있다. 물론, 이것은 본 발명의 기술적 사상을 실시하고자 하는 자의 선택에 따른다.
도 3c를 참조하면, 제1 전도층(105) 상에 제1 절연층(110) 및 제1 캡핑층(115)이 형성된다. 제1 절연층(110) 및 제1 캡핑층(115)은 절연물로 형성될 수 있다. 제1 절연층(110)은 실리콘 산화물로 형성될 수 있고, 제1 캡핑층(115)은 제1 절연층(110)보다 단단한(dense) 물질로 형성될 수 있다. 부가하여, 제1 절연층(110) 및 제1 캡핑층(115)은 반도체 기판(101) 상에 전면적으로 형성된 절연물 층일 수 있다.
도 3d를 참조하면, 제1 절연층(110) 및 제1 캡핑층(115)을 관통하는 제1 비아 패턴들(120)이 형성되고, 그 위에 제2 전도층(125)이 형성된다. 제1 비아 패턴들(120) 및 제2 전도층(125)은 전도성 물질로 형성될 수 있다. 제1 비아 패턴들(120)은 제1 전도층(105)의 상부와 접촉될 수 있지만, 제1 전도층(105)과 접촉되지 않고 반도체 기판(101)과 접촉될 수 있다. 제1 비아 패턴들(105)은, 반도체 소자 제조 공정에서 반도체 기판(101)과 연결되는 컨택들을 형성하는 공정 중에 형성될 수 있다. 제2 전도층(125)은 평판형 또는 배선형으로 형성될 수 있다. 제2 전도층(125)은 반도체 소자 제조 공정에서, 비트 라인 등의 배선을 형성하는 공정 중에 형성될 수 있다.
도 3e를 참조하면, 제2 전도층(125) 상에 제2 절연층(130) 및 제2 캡핑층(135)이 형성된다. 제2 절연층(130)은 실리콘 산화물로 형성될 수 있고, 제2 캡핑층(135)은 제2 절연층(130)보다 단단한 절연물로 형성될 수 있다. 부가하여, 제2 절연층(130) 및 제2 캡핑층(135)은 반도체 기판(101) 상에 전면적으로 형성될 수 있다.
도 3f를 참조하면, 내부 가드 링 패턴 영역들(GI) 및 외부 가드 링 패턴 영역들(GO)에 제2 절연층(130) 및 제2 캡핑층(135)을 관통하는 제2 비아 패턴들(140)이 형성되고, 그 위에 제3 전도층(145)이 형성된다. 제2 비아 패턴들(140) 및 제3 전도층(145)은 전도성 물질로 형성될 수 있다. 제2 비아 패턴들(140)은, 반도체 소자 제조 공정에서 스토리지 노드 컨택 또는 비트 라인 컨택보다 높은 위치의 컨택들을 형성하는 공정 중에 형성될 수 있다.
도 3g를 참조하면, 제3 전도층(145) 상에 제3 절연층(150) 및 제3 캡핑층(155)이 형성된다. 제3 절연층(150)은 실리콘 산화물로 형성될 수 있고, 제3 캡핑층(155)은 제3 절연층(150)보다 단단한 절연물로 형성될 수 있다.
도 3h를 참조하면, 내부 가드 링 패턴 영역들(GI) 및 외부 가드 링 패턴 영역들(GO)에 제3 절연층(150) 및 제3 캡핑층(155)을 관통하는 제3 비아 패턴들(160)이 형성되고, 그 위에 제4 전도층(165)이 형성된다. 제3 비아 패턴들(160) 및 제4 전도층(165)은 전도성 물질로 형성될 수 있다.
도 3i를 참조하면, 제4 전도층(165) 상에 제4 절연층(170), 제5 전도층(175), 제5 절연층(180), 제4 비아 패턴들(185), 제6 전도층(190), 제6 절연층(195) 등, 기타 다양한 물질층들이 형성될 수 있다. 본 실시예에서, 다양한 물질층들(170, 175, 180, 185, 190, 195)은 특정한 물질층을 의미하는 것은 아니다. 도 3i에 새롭게 도시된 다양한 물질층들(170, 175, 180, 185, 190, 195)은 평탄화에 기여하는 막, 패턴들의 모양을 고정하기 위하여 사용되는 막, 패턴들을 물리적 화학적 공격으로부터 보호하기 위한 보호막 또는 패시베이션막, 그리고 금속 비아나 금속 배선 등이 다양하게 형성될 수 있기 때문이다. 다양한 물질층들(170, 175, 180, 185, 190, 195)은 각 반도체 소자들의 표준에 따라 다양하게 변동되기 때문에 본 명세서에서 특정한 모양을 제시하는 것은 무의미하다. 따라서, 본 명세서에서는 다양한 물질층들(170, 175, 180, 185, 190, 195)이 형성될 수 있다는 가능성만 언급된다. 따라서, 다양하게 형성될 수 있는 금속 비아들에 대한 더 이상의 설명은 생략된다.
도 4a 및 4b는 본 발명의 다른 실시예들에 의한 반도체 웨이퍼 또는 반도체 소자를 설명하기 위한 개념적인 종단면도들이다. 도 4a를 참조하면, 본 발명의 다른 실시예에 의한 반도체 웨이퍼(200a)는 내부 가드 링 패턴(GIPa), 외부 가드 링 패턴(GOPa) 및 공정 모니터링 패턴(MPa)이 일체형으로 형성된다.
도 4b를 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 웨이퍼(200b)는 내부 가드 링 패턴(GIPb), 외부 가드 링 패턴(GOPb) 및 공정 모니터링 패턴(MPb)이 일체형으로 형성되고, 내부 가드 링 패턴들(GIPb)과 외부 가드 링 패턴들(GOPb)의 전도체로 형성된 층들이 서로 전기적 또는 물리적으로 절연되도록 형성될 수 있다.
도 4a 및 4b에 도시된 본 발명의 응용 실시예들에 의한 반도체 웨이퍼들 또는 반도체 소자들은 내부 가드 링 패턴들(GIP)과 외부 가드 링 패턴들(GO)의 간격을 필요로 하지 않으므로, 스크라이브 레인(SL)의 간격을 더 줄일 수 있고, 반도체 웨이퍼 1매당 생산될 수 있는 반도체 칩의 수가 늘어난다.
본 발명의 기술적 사상에서, 일체형으로 형성될 수 있다는 의미는, 동일 레벨에서 각 영역들에 형성되는 패턴들이 물리적으로 연결되어 있다는 의미로 이해될 수도 있고, 한 번의 공정에서 동시에 형성될 수 있다는 의미로 이해될 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 웨이퍼들 또는 반도체 소자들을 형성하는 과정에서, 부분적으로 몇 가지 공정은 제외될 수 있다. 예를 들어, 전도체로 형성된 층 또는 절연물로 형성된 캡핑용 층 (layer for capping) 들은 각 공정의 특성에 따라 생략될 수 있다. 각 공정을 생략하는 것은 본 발명의 기술적 사상을 실시하고자 하는 자의 의도에 따른다. 내부 가드 링 패턴들 및 외부 가드 링 패턴들은 회로적으로 동작할 필요가 없으므로, 패턴들이 하나의 회로로 구성될 필요가 없다. 따라서, 각 물질층들을 형성할 때, 패터닝 공정이 수반되어야 할 필요가 없고, 평판형 또는 배선형으로 형성되어도 무방하다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1은 본 발명의 실시예들에 의한 반도체 웨이퍼를 개념적으로 도시한 평면도이다.
도 2a 및 2b는 도 1에 도시된 본 발명의 실시예들에 의한 반도체 웨이퍼(W)의 A 영역을 확대하여 도시한 평면도와 그 개념적인 종단면도이다.
도 3a 내지 3i는 본 발명의 일 실시예에 의한 반도체 웨이퍼 또는 반도체 소자를 형성하는 단계들을 설명하기 위한 개념적인 종단면도들이다.
도 4a 및 4b는 본 발명의 다른 실시예들에 의한 반도체 웨이퍼 또는 반도체 소자를 설명하기 위한 개념적인 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
W: 반도체 웨이퍼 CA: 반도체 칩 영역
SL: 스크라이브 레인 GI: 내부 가드 링 패턴 영역
GO: 외부 가드 링 패턴 영역 MP: 공정 모니터링 패턴
La: 제1 점선 Lb: 제2 점선
101: 반도체 기판 102: 트렌치
103: 실리콘 산화물 충진물 105: 제1 전도층
110: 제1 절연층 115: 제1 캡핑층
120: 제1 비아 패턴 125: 제2 전도층
130: 제2 절연층 135: 제2 캡핑층
140: 제2 비아 패턴 145: 제3 전도층
150: 제3 절연층 155: 제3 캡핑층
160: 제3 비아 패턴들 165: 제4 전도층
170: 제4 절연층 175: 제5 전도층
180: 제5 절연층 185: 제4 비아 패턴
190: 제6 전도층 195: 제6 절연층
Claims (20)
- 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및상기 반도체 기판 상에 형성되고, 상기 반도체 칩 영역들 사이에 형성된 스크라이브 레인을 포함하고,상기 반도체 칩 영역들은,반도체 회로 패턴, 및상기 반도체 회로 패턴의 외곽에 형성된 내부 가드 링 패턴들을 포함하고,상기 스크라이브 레인은,외부 가드 링 패턴들, 및상기 외부 가드 링 패턴들 사이에 형성된 공정 모니터링 패턴을 포함하며, 및상기 외부 가드 링 패턴들 및 상기 공정 모니터링 패턴들은 일체형으로 형성된 반도체 웨이퍼.
- 제1항에 있어서, 상기 공정 모니터링 패턴은,상기 반도체 기판 내에 형성된 트렌치 및상기 트렌치를 채우는 실리콘 산화물 충진물을 포함하는 반도체 웨이퍼.
- 제1항에 있어서, 상기 공정 모니터링 패턴은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 캡핑층, 및상기 캡핑층 상에 형성된 제2 전도층을 포함하고,상기 캡핑층은 상기 절연층보다 단단한 절연물인 반도체 웨이퍼.
- 제1항에 있어서, 상기 내부 가드 링 패턴들은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 제2 전도층, 및상기 절연층을 수직으로 관통하고 상기 제1 전도층과 제2 전도층의 사이에 형성된 비아 패턴을 포함하는 반도체 웨이퍼.
- 제4항에 있어서, 상기 내부 가드 링 패턴들은,상기 절연층과 상기 제2 전도층의 사이에 형성된 캡핑층을 더 포함하며,상기 캡핑층은 상기 절연층보다 단단한 물질이고, 및상기 비아 패턴이 상기 캡핑층도 수직으로 관통하는 반도체 웨이퍼.
- 제1항에 있어서, 상기 외부 가드 링 패턴들은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 제2 전도층, 및상기 절연층을 수직으로 관통하고 상기 제1 전도층과 제2 전도층의 사이에 형성된 비아 패턴을 포함하는 반도체 웨이퍼.
- 제6항에 있어서, 상기 외부 가드 링 패턴들은,상기 절연층과 상기 제2 전도층의 사이에 형성된 캡핑층을 더 포함하며,상기 캡핑층은 상기 절연층보다 단단한 물질이고, 및상기 비아 패턴이 상기 캡핑층도 수직으로 관통하는 반도체 웨이퍼.
- 제1항에 있어서, 상기 반도체 칩 영역들은,상기 내부 가드 링 패턴들과 이격된 실 반도체 회로들을 포함하는 반도체 웨이퍼.
- 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및상기 반도체 기판 상에 형성되고, 상기 반도체 칩 영역들 사이에 형성된 스크라이브 레인을 포함하고,상기 반도체 칩 영역들은,반도체 회로 패턴, 및상기 반도체 회로 패턴의 외곽에 형성된 내부 가드 링 패턴들을 포함하고, 및상기 스크라이브 레인은,외부 가드 링 패턴들, 및상기 외부 가드 링 패턴들 사이에 형성된 공정 모니터링 패턴을 포함하며,상기 내부 가드링 패턴들, 외부 가드 링 패턴들 및 상기 공정 모니터링 패턴들은 일체형으로 형성된 반도체 웨이퍼.
- 제9항에 있어서, 상기 공정 모니터링 패턴은,상기 반도체 기판 내에 형성된 트렌치 및상기 트렌치를 채우는 실리콘 산화물 충진물을 포함하는 반도체 웨이퍼.
- 제9항에 있어서, 상기 공정 모니터링 패턴은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 캡핑층, 및상기 캡핑층 상에 형성된 제2 전도층을 포함하고,상기 캡핑층은 상기 절연층보다 단단한 절연물인 반도체 웨이퍼.
- 제9항에 있어서, 상기 내부 가드 링 패턴들은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 제2 전도층, 및상기 절연층을 수직으로 관통하고 상기 제1 전도층과 제2 전도층의 사이에 형성된 비아 패턴을 포함하는 반도체 웨이퍼.
- 제12항에 있어서, 상기 내부 가드 링 패턴들은,상기 절연층과 상기 제2 전도층의 사이에 형성된 캡핑층을 더 포함하며,상기 캡핑층은 상기 절연층보다 단단한 물질이고, 및상기 비아 패턴이 상기 캡핑층도 수직으로 관통하는 반도체 웨이퍼.
- 제9항에 있어서, 상기 외부 가드 링 패턴들은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 제2 전도층, 및상기 절연층을 수직으로 관통하고 상기 제1 전도층과 제2 전도층의 사이에 형성된 비아 패턴을 포함하는 반도체 웨이퍼.
- 제14항에 있어서, 상기 외부 가드 링 패턴들은,상기 절연층과 상기 제2 전도층의 사이에 형성된 캡핑층을 더 포함하며,상기 캡핑층은 상기 절연층보다 단단한 물질이고, 및상기 비아 패턴이 상기 캡핑층도 수직으로 관통하는 반도체 웨이퍼.
- 제9항에 있어서, 상기 반도체 칩 영역들은,상기 내부 가드 링 패턴들과 이격된 실 반도체 회로들을 포함하는 반도체 웨이퍼.
- 반도체 기판 상에 형성되고, 내부 가드 링 패턴들을 포함하는 반도체 칩 영역들, 및상기 반도체 기판 상에 형성되고, 외부 가드 링 패턴들을 포함하는 반도체 칩 영역들을 포함하되,상기 내부 가드 링 패턴들과 상기 외부 가드 링 패턴들이 일체형으로 형성된 반도체 소자.
- 제17항에 있어서, 상기 내부 가드 링 패턴들 및 외부 가드 링 패턴들은,제1 전도층,상기 제1 전도층 상에 형성된 절연층,상기 절연층 상에 형성된 제2 전도층, 및상기 절연층을 수직으로 관통하여 상기 제1 전도층과 상기 제2 전도층을 연 결하는 비아 패턴들을 포함하는 반도체 소자.
- 제18항에 있어서, 상기 내부 가드 링 패턴들에 포함된 제1 전도층과,상기 외부 가드 링 패턴들에 포함된 제2 전도층은 물리적으로 절연되는 반도체 소자.
- 제17항에 있어서, 상기 반도체 칩 영역들은,상기 내부 가드 링 패턴들과 이격된 실 반도체 회로들을 포함하는 반도체 소자.
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