TWI822415B - 三維記憶體裝置及形成密封結構的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000000149 penetrating effect Effects 0.000 claims abstract description 10
- 238000007789 sealing Methods 0.000 claims description 41
- 239000004020 conductor Substances 0.000 claims description 38
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 14
- 239000010410 layer Substances 0.000 description 97
- 239000000463 material Substances 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 10
- 230000006355 external stress Effects 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 229910019044 CoSix Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Heating, Cooling, Or Curing Plastics Or The Like In General (AREA)
Abstract
本揭露提供一種三維記憶體裝置（例如三維及式（AND）快閃記憶體）及形成密封結構的方法。三維記憶體裝置包括晶片區以及圍繞晶片區的密封區。晶片區包括晶片陣列，密封區包括密封結構。密封結構包括環形堆疊結構及虛設通道柱陣列。環形堆疊結構設置在基底上且圍繞晶片陣列。虛設通道柱陣列貫穿環形堆疊結構且包括第一虛設通道柱群組及第二虛設通道柱群組。第一虛設通道柱群組包括多個第一虛設通道柱。多個第一虛設通道柱在第一方向和與第一方向交叉的第二方向上排列以環繞晶片陣列。第二虛設通道柱群組圍繞第一虛設通道柱群組且包括多個第二虛設通道柱。多個第二虛設通道柱在第一方向和第二方向上排列以環繞所述晶片陣列。多個第一虛設通道柱在第一方向和第二方向上與多個第二虛設通道柱彼此交錯。
Description
本發明是有關於一種半導體裝置，且特別是有關於一種三維記憶體裝置及形成密封結構的方法。
非揮發性記憶體由於具有使存入的資料在斷電後也不會消失的優點，因此廣泛採用於個人電腦和其他電子設備中。目前業界較常使用的三維記憶體包括反或式(NOR)記憶體以及反及式(NAND)記憶體。此外，另一種三維記憶體為及式(AND)記憶體，其可應用在多維度的記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維記憶體元件的發展已逐漸成為目前的趨勢。
本發明提供一種三維記憶體裝置，其密封結構包括貫穿環形堆疊結構的虛設通道柱陣列，藉由將虛設通道柱陣列中的多個第一虛設通道柱和多個第二虛設通道柱設計為在第一方向和第二方向上彼此交錯的設計，以有效地阻止外部濕氣和外部應力對晶片區中的晶片陣列的影響。
本發明提供一種形成密封結構的方法，其中形成第一虛設通道柱和第二虛設通道柱的製程可整合於形成在晶片區中的通道柱的製程中，如此可簡化製程步驟以降低製造成本。
本發明一實施例提供一種三維記憶體元件，其包括晶片區以及圍繞晶片區的密封區。晶片區包括晶片陣列，且密封區包括密封結構。密封結構包括環形堆疊結構以及虛設通道柱陣列。環形堆疊結構設置在基底上且圍繞晶片陣列。虛設通道柱陣列貫穿環形堆疊結構且包括第一虛設通道柱群組和第二虛設通道柱群組。第一虛設通道柱群組包括多個第一虛設通道柱。多個第一虛設通道柱在第一方向和與第一方向交叉的第二方向上排列以環繞晶片陣列。第二虛設通道柱群組圍繞第一虛設通道柱群組且包括多個第二虛設通道柱。多個第二虛設通道柱在第一方向和第二方向上排列以環繞所述晶片陣列。多個第一虛設通道柱在第一方向和第二方向上與多個第二虛設通道柱彼此交錯。
在本發明的一實施例中，當從第一方向和第二方向上觀察時，第一虛設通道柱安置於相鄰的兩個第二虛設通道柱之間。
在本發明的一實施例中，相鄰的兩個第二虛設通道柱在第一方向上彼此間隔開第一距離，第一虛設通道柱在第一方向上自第二虛設通道柱偏移第一距離，且相鄰的兩個第二虛設通道柱在第二方向上彼此間隔開第二距離，第一虛設通道柱在第二方向上自第二虛設通道柱偏移第二距離。
在本發明的一實施例中，當從第一方向和第二方向上觀察時，第一虛設通道柱未重疊第二虛設通道柱。
在本發明的一實施例中，環形堆疊結構包括虛設閘極堆
疊結構以及第一堆疊結構和第二堆疊結構。虛設閘極堆疊結構包括彼此電性絕緣的多個虛設閘極層。第一堆疊結構和第二堆疊結構各自包括彼此交替堆疊的第一絕緣層和第二絕緣層。虛設閘極堆疊結構在第一堆疊結構和第二堆疊結構之間。
在本發明的一實施例中，虛設閘極堆疊結構包括設置在基底上且貫穿虛設閘極堆疊結構的絕緣結構。
在本發明的一實施例中，第一虛設通道柱和第二虛設通道柱各自包括環狀通道柱以及在環狀通道柱中的導電柱。導電柱延伸至基底中以與基底中的導體層電性連接。
在本發明的一實施例中，三維記憶體元件更包括多個上部導體層以及多個通孔。多個上部導體層設置在環形堆疊結構上。多個通孔設置在多個上部導體層與環形堆疊結構之間且各自將導電柱電性連接到對應的上部導體層。
本發明一實施例提供一種形成密封結構的方法，其包括：於基底上形成圍繞晶片陣列的環形堆疊結構；以及形成貫穿環形堆疊結構的虛設通道柱陣列。虛設通道柱陣列包括第一虛設通道柱群組以及第二虛設通道柱群組。第一虛設通道柱群組包括多個第一虛設通道柱。多個第一虛設通道柱在第一方向和與第一方向交叉的第二方向上排列以環繞所述晶片陣列。第二虛設通道柱群組圍繞第一虛設通道柱群組且包括多個第二虛設通道柱。多個第二虛設通道柱在第一方向和第二方向上排列以環繞晶片陣列。多個第一虛設通道柱在第一方向和第二方向上與多個第二虛設通道柱彼此交錯。
在本發明的一實施例中，當從第一方向和第二方向上觀
察時，第一虛設通道柱形成於相鄰的兩個第二虛設通道柱之間。
在本發明的一實施例中，相鄰的兩個第二虛設通道柱在第一方向上彼此間隔開第一距離，第一虛設通道柱在第一方向上自第二虛設通道柱偏移第一距離，且相鄰的兩個第二虛設通道柱在第二方向上彼此間隔開第二距離，第一虛設通道柱在第二方向上自第二虛設通道柱偏移第二距離。
在本發明的一實施例中，當從第一方向和第二方向上觀察時，第一虛設通道柱未重疊第二虛設通道柱。
在本發明的一實施例中，環形堆疊結構包括虛設閘極堆疊結構以及第一堆疊結構和第二堆疊結構。虛設閘極堆疊結構包括彼此電性絕緣的多個虛設閘極層。第一堆疊結構和第二堆疊結構各自包括彼此交替堆疊的第一絕緣層和第二絕緣層。虛設閘極堆疊結構在第一堆疊結構和第二堆疊結構之間。
在本發明的一實施例中，形成虛設閘極堆疊結構、第一堆疊結構及第二堆疊結構的步驟包括：對環形堆疊結構進行圖案化製程，以形成貫穿環形堆疊結構的溝渠，其中溝渠暴露出環形堆疊結構中彼此交替堆疊之第一絕緣層和犧牲層的側壁；通過溝渠移除犧牲層的一部分以於相鄰的兩個第一絕緣層之間形成水平開口；以及於水平開口中形成虛設閘極層，以形成虛設閘極堆疊結構、第一堆疊結構以及第二堆疊結構。犧牲層中未被移除的另一部分形成第二絕緣層。
在本發明的一實施例中，所述方法更包括於溝渠中填入絕緣材料以形成絕緣結構。
在本發明的一實施例中，第一虛設通道柱和第二虛設通
道柱各自包括環狀通道柱以及在環狀通道柱中的導電柱。導電柱延伸至基底中以與基底中的導體層電性連接。
在本發明的一實施例中，所述方法更包括：於環形堆疊結構上形成多個上部導體層；以及於多個上部導體層與環形堆疊結構之間形成多個通孔，其中通孔各自被配置成將導電柱電性連接到對應的上部導體層。
基於上述，在上述三維記憶體裝置中，密封結構包括貫穿環形堆疊結構的虛設通道柱陣列，藉由將虛設通道柱陣列中的多個第一虛設通道柱和多個第二虛設通道柱設計為在第一方向和第二方向上彼此交錯的設計，以有效地阻止外部濕氣和外部應力對晶片區中的晶片陣列的影響。另一方面，在上述形成密封結構的方法中，形成第一虛設通道柱和第二虛設通道柱的製程可整合於形成在晶片區中的通道柱的製程中，如此可簡化製程步驟以降低製造成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20:三維記憶體裝置
100:基底
110:蝕刻停止層
120、220、320:密封結構
122:環形堆疊結構
124、224:虛設通道柱陣列
122a:虛設閘極堆疊結構
122b:第一堆疊結構
122c:第二堆疊結構
130:絕緣結構
A、B、C:區域
BM、TM:導體層
BV:導電通孔
CA:晶片陣列
D1:第一方向
D2:第二方向
d1:第一距離
d2:第二距離
DL1、DL2:介電層
ETL:虛設電荷儲存結構
GR1:第一虛設通道柱群組
GR2:第二虛設通道柱群組
GR3:第三虛設通道柱群組
GL:虛設閘極層
IL1:絕緣層/第一絕緣層
IL2:第二絕緣層
R1:晶片區
R2:密封區
Shift1、Shift2、Shift3、Shift4:距離
T:溝渠
VA1:第一虛設通道柱/虛設通道柱
VA2:第二虛設通道柱/虛設通道柱
VA3:第三虛設通道柱
VC:環狀通道柱
VAA:通孔
CP:導電柱
圖1為依據本發明第一實施例的三維記憶體裝置的立體示意圖。
圖2為依據本發明第二實施例的對應於圖1的區域A的三維記憶體裝置的一部分的上視圖。
圖3為圖2從一視角觀察的立體示意圖。
圖4為圖2的區域B的剖面示意圖。
圖5為圖2的區域C的剖面示意圖。
圖6為依據本發明第三實施例的三維記憶體裝置的一部分的立體示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1為依據本發明第一實施例的三維記憶體裝置的立體示意圖。為了方便說明起見，圖1僅示出三維記憶體裝置10的部分構件，例如基底100、蝕刻停止層110、密封結構120、虛設通道柱陣列124、第一虛設通道柱VA1、第二虛設通道柱VA2、導體層BM、導電通孔BV以及導體層TM。圖2為依據本發明第二實施例的對應於圖1的區域A的三維記憶體裝置的一部分的上視圖。為了方便說明起見，圖2省略了導體層TM，以清楚說明密封結構220中的虛設通道柱陣列224的排列方式。圖3為圖2從一視角(例如沿著第一方向D1或第二方向D2的視角)觀察的立體示意圖。為了方便說明起見，圖3省略了一些構件，例如導體層TM及基底100等，以清楚說明密封結構220中的虛設通道柱陣列224的排列方式。圖4為圖2的區域B的剖面示意圖。圖5為圖2的區域C的剖面示意圖。
請參照圖1，三維記憶體裝置10包括晶片區R1以及圍繞晶片區R1的密封區R2。晶片區R1包括晶片陣列CA。密封區R2包括密封結構120。在一些實施例中，密封結構120可為晶粒密封結構(die seal structure)。三維記憶體裝置10可為三維及式(AND)快閃記憶體裝置。三維記憶體裝置10可包括CMOS佈置在記憶體陣列旁的記憶體結構(CNA，CMOS and Array)或CMOS佈置在記憶體陣列下方的記憶體結構(CUA，CMOS under Array)等記憶體結構。
密封結構120包括環形堆疊結構122(如圖2所示)以及虛設通道柱陣列124。環形堆疊結構122設置在基底100上且圍繞晶片陣列CA。虛設通道柱陣列124貫穿環形堆疊結構122。
基底100可包括形成於半導體基底或半導體上覆絕緣體(semiconductor on insulator，SOI)基底上的內層介電層及/或接觸窗、層間介電層及/或介層窗(例如後段製程(back-end of line，BEoL)中所形成的內連線結構)或主動元件(例如PMOS、NMOS、CMOS、JFET或BJT等元件)等構件。如圖1所示，基底100可包括在後段製程中形成的導體層BM及導電通孔BV。半導體基底或SOI基底中的半導體材料可包括元素半導體(例如Si、Ge)、合金半導體(例如SiGe)或化合物半導體(例如III-V族半導體等)。半導體材料可摻雜有P型或N型的摻雜物以使基底100具有P型或N型的導電型。導體層BM和導電通孔BV可各自獨立地包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSix)或矽化鈷(CoSix)。
蝕刻停止層110可設置於基底100上。在一些實施例中，蝕刻停止層110可設置在基底100和環形堆疊結構122之間。蝕刻停止層110的材料可包括多晶矽。在一些實施例中，虛設通道柱陣列124可貫穿蝕刻停止層110並延伸至基底100中以與導體層BM接觸。在一些實施例中，導體層BM可與導電通孔BV電性連接。圖1是以示範性實施例示出1個導體層BM以及2個導電通孔BV，然而導體層BM和導電通孔BV的數目並不以此為限。
如圖1所示，虛設通道柱陣列124包括第一虛設通道柱群組GR1和圍繞第一虛設通道柱群組GR1的第二虛設通道柱群組GR2。第一虛設通道柱群組GR1包括多個第一虛設通道柱VA1，
且多個第一虛設通道柱VA1在第一方向D1和與第一方向D1交叉的第二方向D2上排列以環繞晶片陣列CA。第二虛設通道柱群組GR2包括多個第二虛設通道柱VA2，且多個第二虛設通道柱VA2在第一方向D1和第二方向D2上排列以環繞晶片陣列CA。多個第一虛設通道柱VA1在第一方向D1和第二方向D2上與多個第二虛設通道柱VA2彼此交錯，如此可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在一些實施例中，當從第一方向D1和第二方向D2上觀察時，第一虛設通道柱VA1可安置於相鄰的兩個第二虛設通道柱VA2之間。在一些實施例中，相鄰的兩個第二虛設通道柱VA2在第一方向D1上彼此間隔開第一距離d1，第一虛設通道柱VA1在第一方向D1上可自第二虛設通道柱VA2偏移第一距離d1，且相鄰的兩個第二虛設通道柱VA2在第二方向D2上彼此間隔開第二距離d2，第一虛設通道柱VA1在第二方向D2上可自第二虛設通道柱VA2偏移第二距離d2。在第一虛設通道柱VA1和第二虛設通道柱VA2在第一方向D1上具有相同尺寸且等於第一距離d1，且第一虛設通道柱VA1和第二虛設通道柱VA2在第二方向D2上具有相同尺寸且等於第二距離d2的情況下，上述的排列方式(即第一虛設通道柱VA1在第一方向D1上自第二虛設通道柱VA2偏移第一距離d1，且第一虛設通道柱VA1在第二方向D2上自第二虛設通道柱VA2偏移第二距離d2)可更有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。在一些實施例中，當從第一方向D1和第二方向D2上觀察時，第一虛設通道柱VA1未重疊第二虛設通道柱VA2。
圖1是以示範性實施例示出排列成1個矩形的第一虛設通道柱VA1以及排列成1個矩形的第二虛設通道柱VA2，但本發明不以此為限。第一虛設通道柱VA1及第二虛設通道柱VA2的數量及排列方式可根據設計進行調整。
請參照圖2和圖3，密封結構220的虛設通道柱陣列224可包括第一虛設通道柱群組GR1、第二虛設通道柱群組GR2以及第三虛設通道柱群組GR3。在一些實施例中，第二虛設通道柱群組GR2可圍繞第一虛設通道柱群組GR1，且第一虛設通道柱群組GR1可設置在第二虛設通道柱群組GR2和第三虛設通道柱群組GR3之間。第一虛設通道柱群組GR1、第二虛設通道柱群組GR2和第三虛設通道柱群組GR3可分別包括多個第一虛設通道柱VA1、多個第二虛設通道柱VA2以及多個第三虛設通道柱VA3。多個第一虛設通道柱VA1、多個第二虛設通道柱VA2以及多個第三虛設通道柱VA3可各自在第一方向D1和第二方向D2上排列以環繞晶片陣列CA。
在一些實施例中，第一虛設通道柱群組GR1可包括排列成4行和4列且圍繞晶片陣列CA的多個第一虛設通道柱VA1。在一些實施例中，第一虛設通道柱VA1在第一方向D1和第二方向D2上彼此對齊(如圖2所示)。
在一些實施例中，第二虛設通道柱群組GR2可包括排列成2行和2列且圍繞晶片陣列CA的多個第二虛設通道柱VA2。在一些實施例中，如圖2所示，第二虛設通道柱VA2中的一列第二虛設通道柱VA2被設計為在第一方向D1上偏移一距離Shift1，使得該列第二虛設通道柱VA2在第一方向D1上與另一列第二虛
設通道柱VA2彼此交錯，並使得該列第二虛設通道柱VA2在第一方向D1上與第一虛設通道柱群組GR1中的第一虛設通道柱VA1彼此交錯。如此一來，可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在另一些實施例中，如圖2所示，第二虛設通道柱VA2中的一行第二虛設通道柱VA2被設計為在第二方向D2上偏移一距離Shift2，使得該行第二虛設通道柱VA2在第二方向D2上與另一行第二虛設通道柱VA2彼此交錯，並使得該行第二虛設通道柱VA2在第二方向D2上與第一虛設通道柱群組GR1中的第一虛設通道柱VA1彼此交錯。如此一來，可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在一些實施例中，第三虛設通道柱群組GR3可包括排列成2行和2列且圍繞晶片陣列CA的多個第三虛設通道柱VA3。在一些實施例中，如圖2所示，第三虛設通道柱VA3中的一列第三虛設通道柱VA3被設計為在第一方向D1上偏移一距離Shift3，使得該列第三虛設通道柱VA3在第一方向D1上與另一列第三虛設通道柱VA3彼此交錯，並使得該列第三虛設通道柱VA3在第一方向D1上與第一虛設通道柱群組GR1中的第一虛設通道柱VA1彼此交錯。如此一來，可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在另一些實施例中，如圖2所示，第三虛設通道柱VA3中的一行第三虛設通道柱VA3被設計為在第二方向D2上偏移一距離Shift4，使得該行第三虛設通道柱VA3在第二方向D2上與另一行第三虛設通道柱VA3彼此交錯，並使得該行第三虛設通道柱
VA3在第二方向D2上與第一虛設通道柱群組GR1中的第一虛設通道柱VA1彼此交錯。如此一來，可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在一些實施例中，形成虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)的製程可整合於形成在晶片區R1中的通道柱(未示出)的製程中，如此可簡化製程步驟以降低製造成本。
在一些實施例中，請參照圖2至圖5，虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)可包括環狀通道柱(如圖4和圖5所示出的環狀通道柱VC)以及在環狀通道柱中的導電柱(如圖4和圖5所示出的導電柱CP)。
環狀通道柱VC可設置於基底100上且貫穿環形堆疊結構122。在一些實施例中，環狀通道柱VC可貫穿環形堆疊結構122和蝕刻停止層110並延伸至基底100中。在一些實施例中，環狀通道柱VC在其延伸方向上(例如垂直基底100的方向上)可為連續的。也就是說，環狀通道柱VC在其延伸方向上為整體的，並未分成多個不相連的部分。在一些實施例中，環狀通道柱VC於上視角度來看可具有圓形的輪廓，但本發明不限於此。在其他實施例中，環狀通道柱VC以上視角度來看也可具有其他形狀(例如多邊形)的輪廓。環狀通道柱VC的材料可為半導體材料，例如非摻雜多晶矽。
導電柱CP可延伸至基底100中以與基底100中的導體層BM電性連接。導電柱CP的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSix)或矽化鈷(CoSix)。
在一些實施例中，虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)可包括介電層DL1。介電層DL1可設置在環狀通道柱VC與環形堆疊結構122之間。在一些實施例中，介電層DL1可延伸至蝕刻停止層110中。在一些實施例中，介電層DL1可貫穿蝕刻停止層110並位於基底100中。介電層DL1的材料可包括氧化矽。
在一些實施例中，虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)可包括介電層DL2。介電層DL2可設置在環狀通道柱VC和導電柱CP之間。介電層DL2的材料可包括氧化矽。
在一些實施例中，環形堆疊結構122可包括虛設閘極堆疊結構122a、第一堆疊結構122b以及第二堆疊結構122c。在一些實施例中，如圖2所示，虛設閘極堆疊結構122a可設置在第一堆疊結構122b和第二堆疊結構122c之間。在一些實施例中，第一虛設通道柱VA1可貫穿環形堆疊結構122中的虛設閘極堆疊結構122a。在一些實施例中，第二虛設通道柱VA2可貫穿環形堆疊結構122中的第一堆疊結構122b。在一些實施例中，第三虛設通道柱VA3可貫穿環形堆疊結構122中的第二堆疊結構122c。
請參照圖4，虛設閘極堆疊結構122a可包括彼此電性絕緣的多個虛設閘極層GL。虛設閘極層GL的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSix)或矽化鈷(CoSix)。在一些實施例中，虛設閘極堆疊結構122a可包括多個絕緣層IL1，而虛設閘極層GL可設置在相鄰的兩個絕緣層IL1之間。絕緣層IL1的材料可包括氧化矽。在一些實施例中，虛設閘極堆疊結構122a可
包括虛設電荷儲存結構ETL。虛設電荷儲存結構ETL可設置於虛設閘極層GL中的每一者與對應的環狀通道柱VC之間。在一些實施例中，虛設電荷儲存結構ETL可為氧化物-氮化物-氧化物(ONO)複合層。
在一些實施例中，虛設閘極堆疊結構122a可包括設置在基底100上且貫穿虛設閘極堆疊結構122a的絕緣結構130(如圖2和圖3所示)。絕緣結構130的材料可包括有機絕緣材料、無機絕緣材料或其組合。
請參照圖5，第一堆疊結構122b以及第二堆疊結構122c可各自包括彼此交替堆疊的第一絕緣層IL1和第二絕緣層IL2。第一絕緣層IL1的材料可不同於第二絕緣層IL2的材料。舉例而言，第一絕緣層IL1的材料可為氧化矽，而第二絕緣層IL2的材料可為氮化矽。
在一些實施例中，三維記憶體裝置10可更包括設置在密封結構120上的導體層TM。導體層TM與密封結構120中的虛設通道柱陣列124電性連接。導體層TM可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSix)或矽化鈷(CoSix)。
圖6為依據本發明第三實施例的三維記憶體裝置的一部分的立體示意圖。為了方便說明起見，圖6僅示出了導電通孔BV、導體層BM、虛設通道柱VA1、VA2、密封結構320、導體層TM以及通孔VAA。圖6所示出之三維記憶體裝置20與圖1所示出之三維記憶體裝置10，其差異僅在於密封結構320更包括通孔VAA。
在此實施例中，密封結構320可包括形成於虛設通道柱(例如第一虛設通道柱VA1/第二虛設通道柱VA2)的頂面和導體
層TM的底面之間的通孔VAA。通孔VAA可將虛設通道柱(例如第一虛設通道柱VA1/第二虛設通道柱VA2)中的導電柱CP電性連接到對應的上部導體層TM。在一些實施例中，通孔VAA的尺寸可小於第一虛設通道柱VA1/第二虛設通道柱VA2的尺寸。通孔VAA的材料可包括鎢(W)、鈷(Co)、鋁(Al)、矽化鎢(WSix)或矽化鈷(CoSix)。在一些實施例中，通孔VAA和導體層TM可藉由雙鑲嵌製程(dual damascene process)形成。
以下，將藉由圖1至5來舉例說明形成密封結構的方法，但本發明的密封結構的形成方法並不以此為限。另外，相同或相似的構件以相同或相似的元件標號表示，於此不再重複贅述。
請參照圖1和圖2，首先，於基底100上形成圍繞晶片陣列CA的環形堆疊結構122。接著，於環形堆疊結構122中形成貫穿環形堆疊結構122的虛設通道柱陣列124。虛設通道柱陣列124包括第一虛設通道柱群組GR1及圍繞第一虛設通道柱群組GR1的第二虛設通道柱群組GR2。第一虛設通道柱群組GR1包括多個第一虛設通道柱VA1。多個第一虛設通道柱VA1在第一方向D1和第二方向D2上排列以環繞晶片陣列CA。第二虛設通道柱群組GR2包括多個第二虛設通道柱VA2。多個第二虛設通道柱VA2在第一方向D1和第二方向D2上排列以環繞晶片陣列CA。多個第一虛設通道柱VA1在第一方向D1和第二方向D2上與多個第二虛設通道柱VA2彼此交錯，如此可有效地阻止外部濕氣和外部應力對晶片區R1中的晶片陣列CA的影響。
在一些實施例中，環形堆疊結構122可包括虛設閘極堆疊結構122a、第一堆疊結構122b以及第二堆疊結構122c。在一
些實施例中，如圖2所示，虛設閘極堆疊結構122a可設置在第一堆疊結構122b和第二堆疊結構122c之間。虛設閘極堆疊結構122a可包括彼此電性絕緣的多個虛設閘極層GL。第一堆疊結構122b以及第二堆疊結構122c可各自包括彼此交替堆疊的第一絕緣層IL1和第二絕緣層IL2。
在一些實施例中，虛設閘極堆疊結構122a、第一堆疊結構122b及第二堆疊結構122c可通過以下步驟形成。首先，對環形堆疊結構122進行圖案化製程，以形成貫穿環形堆疊結構122和蝕刻停止層110的溝渠T(如圖3所示)。溝渠T可暴露出環形堆疊結構122中彼此交替堆疊之第一絕緣層IL1和犧牲層(經後續形成水平開口的製程後，剩餘的犧牲層被稱為第二絕緣層IL2)的側壁。接著，通過溝渠T移除犧牲層的一部分以於相鄰的兩個第一絕緣層IL1之間形成水平開口(未示出)。然後，於所述水平開口中形成虛設閘極層GL，以形成虛設閘極堆疊結構122a、第一堆疊結構122b以及第二堆疊結構122c，其中犧牲層中未被移除的另一部分形成第二絕緣層IL2。
基於上述，形成密封結構(例如密封結構120、密封結構220或密封結構320)的製程可與形成在晶片區R1中的閘極層的製程相容(例如與閘極取代製程(gate replacement process)相容)。在一些實施例中，在形成虛設閘極層GL之後，可於溝渠T中填入絕緣材料以形成絕緣結構130(如圖3所示)。
在一些實施例中，請參照圖2至圖5，虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)可包括環狀通道柱(如圖4和圖5所示出的環狀通道柱VC)
以及在環狀通道柱中的導電柱(如圖4和圖5所示出的導電柱CP)。在一些實施例中，形成虛設通道柱(例如第一虛設通道柱VA1、第二虛設通道柱VA2以及第三虛設通道柱VA3)的製程可整合於形成在晶片區R1中的通道柱(未示出)的製程中，如此可簡化製程步驟以降低製造成本。
綜上所述，在上述實施例的三維記憶體裝置中，密封結構包括貫穿環形堆疊結構的虛設通道柱陣列，藉由將虛設通道柱陣列中的多個第一虛設通道柱和多個第二虛設通道柱設計為在第一方向和第二方向上彼此交錯的設計，以有效地阻止外部濕氣和外部應力對晶片區中的晶片陣列的影響。另一方面，在上述形成密封結構的方法中，形成第一虛設通道柱和第二虛設通道柱的製程可整合於形成在晶片區中的通道柱的製程中，如此可簡化製程步驟以降低製造成本。舉例來說，相較於溝渠式晶粒密封結構，上述實施例的密封結構可整合於形成在晶片區中的通道柱的製程中，故可省略額外用於形成溝渠式晶粒密封結構的製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:三維記憶體裝置
100:基底
110:蝕刻停止層
120:密封結構
124:虛設通道柱陣列
A:區域
BM、TM:導體層
BV:導電通孔
CA:晶片陣列
D1:第一方向
D2:第二方向
d1:第一距離
d2:第二距離
GR1:第一虛設通道柱群組
GR2:第二虛設通道柱群組
R1:晶片區
R2:密封區
VA1:第一虛設通道柱/虛設通道柱
VA2:第二虛設通道柱/虛設通道柱
Claims (17)
- 一種三維記憶體裝置，包括晶片區以及圍繞所述晶片區的密封區，其中所述晶片區包括晶片陣列，所述密封區包括密封結構，且所述密封結構包括： 環形堆疊結構，設置在基底上且圍繞所述晶片陣列；以及 虛設通道柱陣列，貫穿所述環形堆疊結構且包括： 第一虛設通道柱群組，包括多個第一虛設通道柱，其中多個所述第一虛設通道柱在第一方向和與所述第一方向交叉的第二方向上排列以環繞所述晶片陣列；以及 第二虛設通道柱群組，圍繞所述第一虛設通道柱群組且包括多個第二虛設通道柱，其中多個所述第二虛設通道柱在所述第一方向和所述第二方向上排列以環繞所述晶片陣列， 其中多個所述第一虛設通道柱在所述第一方向和所述第二方向上與多個所述第二虛設通道柱彼此交錯。
- 如請求項1所述的三維記憶體裝置，其中： 當從所述第一方向和所述第二方向上觀察時，所述第一虛設通道柱安置於相鄰的兩個所述第二虛設通道柱之間。
- 如請求項2所述的三維記憶體裝置，其中： 相鄰的兩個第二虛設通道柱在所述第一方向上彼此間隔開第一距離，所述第一虛設通道柱在所述第一方向上自所述第二虛設通道柱偏移所述第一距離，且 相鄰的兩個第二虛設通道柱在所述第二方向上彼此間隔開第二距離，所述第一虛設通道柱在所述第二方向上自所述第二虛設通道柱偏移所述第二距離。
- 如請求項1所述的三維記憶體裝置，其中： 當從所述第一方向和所述第二方向上觀察時，所述第一虛設通道柱未重疊所述第二虛設通道柱。
- 如請求項1所述的三維記憶體裝置，其中所述環形堆疊結構包括： 虛設閘極堆疊結構，包括彼此電性絕緣的多個虛設閘極層；以及 第一堆疊結構和第二堆疊結構，各自包括彼此交替堆疊的第一絕緣層和第二絕緣層，其中所述虛設閘極堆疊結構在所述第一堆疊結構和所述第二堆疊結構之間。
- 如請求項5所述的三維記憶體裝置，其中所述虛設閘極堆疊結構包括設置在所述基底上且貫穿所述虛設閘極堆疊結構的絕緣結構。
- 如請求項1所述的三維記憶體裝置，其中所述第一虛設通道柱和所述第二虛設通道柱各自包括環狀通道柱以及在所述環狀通道柱中的導電柱，所述導電柱延伸至所述基底中以與所述基底中的導體層電性連接。
- 如請求項7所述的三維記憶體裝置，更包括： 多個上部導體層，設置在所述環形堆疊結構上；以及 多個通孔，設置在多個所述上部導體層與所述環形堆疊結構之間且各自將所述導電柱電性連接到對應的所述上部導體層。
- 一種形成密封結構的方法，包括： 於基底上形成圍繞晶片陣列的環形堆疊結構；以及 形成貫穿所述環形堆疊結構的虛設通道柱陣列，其中所述虛設通道柱陣列包括： 第一虛設通道柱群組，包括多個第一虛設通道柱，其中多個所述第一虛設通道柱在第一方向和與所述第一方向交叉的第二方向上排列以環繞所述晶片陣列；以及 第二虛設通道柱群組，圍繞所述第一虛設通道柱群組且包括多個第二虛設通道柱，其中多個所述第二虛設通道柱在所述第一方向和所述第二方向上排列以環繞所述晶片陣列， 其中多個所述第一虛設通道柱在所述第一方向和所述第二方向上與多個所述第二虛設通道柱彼此交錯。
- 如請求項9所述的方法，其中： 當從所述第一方向和所述第二方向上觀察時，所述第一虛設通道柱形成於相鄰的兩個所述第二虛設通道柱之間。
- 如請求項10所述的方法，其中： 相鄰的兩個第二虛設通道柱在所述第一方向上彼此間隔開第一距離，所述第一虛設通道柱在所述第一方向上自所述第二虛設通道柱偏移所述第一距離，且 相鄰的兩個第二虛設通道柱在所述第二方向上彼此間隔開第二距離，所述第一虛設通道柱在所述第二方向上自所述第二虛設通道柱偏移所述第二距離。
- 如請求項9所述的方法，其中： 當從所述第一方向和所述第二方向上觀察時，所述第一虛設通道柱未重疊所述第二虛設通道柱。
- 如請求項9所述的方法，其中所述環形堆疊結構包括： 虛設閘極堆疊結構，包括彼此電性絕緣的多個虛設閘極層；以及 第一堆疊結構和第二堆疊結構，各自包括彼此交替堆疊的第一絕緣層和第二絕緣層，其中所述虛設閘極堆疊結構在所述第一堆疊結構和所述第二堆疊結構之間。
- 如請求項13所述的方法，其中形成所述虛設閘極堆疊結構、所述第一堆疊結構及所述第二堆疊結構的步驟包括： 對所述環形堆疊結構進行圖案化製程，以形成貫穿所述環形堆疊結構的溝渠，其中所述溝渠暴露出所述環形堆疊結構中彼此交替堆疊之所述第一絕緣層和犧牲層的側壁； 通過所述溝渠移除所述犧牲層的一部分以於相鄰的兩個所述第一絕緣層之間形成水平開口；以及 於所述水平開口中形成所述虛設閘極層，以形成所述虛設閘極堆疊結構、所述第一堆疊結構以及所述第二堆疊結構， 其中所述犧牲層中未被移除的另一部分形成所述第二絕緣層。
- 如請求項14所述的方法，更包括： 於所述溝渠中填入絕緣材料以形成絕緣結構。
- 如請求項9所述的方法，其中所述第一虛設通道柱和所述第二虛設通道柱各自包括環狀通道柱以及在所述環狀通道柱中的導電柱，所述導電柱延伸至所述基底中以與所述基底中的導體層電性連接。
- 如請求項16所述的方法，更包括： 於所述環形堆疊結構上形成多個上部導體層；以及 於多個所述上部導體層與所述環形堆疊結構之間形成多個通孔，其中所述通孔各自被配置成將所述導電柱電性連接到對應的所述上部導體層。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20200168701A1 (en) * | 2018-11-26 | 2020-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact-to-gate monitor pattern and fabrication thereof |
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| US20200212041A1 (en) * | 2018-12-31 | 2020-07-02 | Vladimir Machkaoutsan | Three-dimensional dynamic random-access memory array |
| TW202032765A (zh) * | 2019-02-26 | 2020-09-01 | 大陸商長江存儲科技有限責任公司 | 三維記憶體元件及其形成方法 |
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