CN111480226B - 在半导体芯片中的保护结构及用于形成其的方法 - Google Patents

在半导体芯片中的保护结构及用于形成其的方法 Download PDF

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Abstract

本文公开了半导体芯片及其制造方法的实施例。在一个示例中，半导体芯片包括主芯片区和在平面图中围绕主芯片区的保护结构。保护结构包括电介质层和在电介质层中的导电部分。导电部分包括导电层以及具有与导电层的材料不同的材料的芯。

Description

在半导体芯片中的保护结构及用于形成其的方法
技术领域
本公开内容的实施例涉及半导体器件以及其制造方法。
背景技术
在必须保护半导体芯片免受诸如热、氧气和湿气的不利影响的应用中，气密封装(还称为“气密密封”)提供适当的保护。通过设计，气密密封防止气体和液体进入安装有管芯的封装腔。除了热、氧气和湿气之外，半导体芯片还对静电放电(ESD)敏感。ESD引起的在半导体中的失败可以以泄露、短路、烧坏、触点损坏、栅氧缺陷和电阻-金属界面损坏的形式看到。为了减少ESD引起的失败，设计了ESD保护电路以响应ESD事件而导通，钳制在接合焊盘处的电压。
发明内容
本文公开了半导体芯片以及其制造方法的实施例。
在一个示例中，半导体芯片包括主芯片区和在平面图中围绕所述主芯片区的保护结构。所述保护结构包括电介质层和在所述电介质层中的导电部分。所述导电部分包括导电层以及具有与所述导电层的材料不同的材料的芯。
在另一示例中，半导体芯片包括主芯片区和在平面图中围绕所述主芯片区的保护结构。所述保护结构包括单个导电部分。所述单个导电部分包括导电层和芯，所述芯是在侧视图中被所述导电层围绕的。
在另一示例中，公开了用于形成半导体芯片的保护结构的方法。形成在平面图中围绕所述半导体芯片的主芯片区的沟槽。形成导电部分以完全地填充所述沟槽。所述导电部分包括导电层和芯，所述芯具有与所述导电层的材料不同的材料。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起，进一步用于解释本公开内容的原理，以及使相关领域技术人员能够制造和使用本公开内容。
图1示出具有多个半导体芯片的晶圆的平面图，各半导体芯片具有保护结构。
图2示出具有保护结构的半导体芯片的平面图。
图3示出在图2中的保护结构的一部分的侧视图。
图4根据本公开内容的一些实施例示出具有保护结构的示例性半导体芯片的平面图。
图5A根据本公开内容的一些实施例示出在图4中的示例性保护结构的侧视图。
图5B根据本公开内容的一些实施例示出在图4中的另一示例性保护结构的侧视图。
图6A-6E根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的一部分的示例性制造工艺。
图7A-7D根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性制造工艺。
图8A-8D根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的另一示例性制造工艺。
图9A是根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性方法的流程图。
图9B是根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的另一示例性方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和布置，但是应当理解的是，这仅是出于说明性目的。相关领域技术人员将认识到的是，在不背离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域技术人员来说将显而易见的是，在各种其它应用中也可以采用本公开内容。
应当注意的是，说明书中对“一个实施例”、“一实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定必须指的是同一实施例。进一步地，当结合实施例描述特定的特征、结构或特性时，无论是否明确地描述，结合其它实施例来实现这样的特征、结构或特性将在相关领域技术人员的知识范围内。
通常，可以至少部分地根据在上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复意义来描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该”的术语可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以理解为不一定旨在传达一组排外性因素，以及可以反而再次至少部分地取决于上下文考虑到存在不一定明确地描述的额外的因素。
应当容易理解的是，在本公开内容中的“在……上(on)”、“上方(above)”和“之上(over)”的含义应该以最广泛的方式来解释，使得“在……上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的“在某物上”的含义，以及“上方”或“之上”不仅意指“在某物上方”或“在某物之上”的含义，而且还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
进一步地，为了便于描述以说明如图所示的一个元件或特征与另一元件或特征的关系，在本文中可以使用诸如“下方(beneath)”、“之下(below)”、“下面(lower)”、“上方”、“上面(upper)”等等的空间相对术语。除了附图中所描绘的定向之外，空间相对术语旨在涵盖在使用中或在操作中的设备的不同定向。装置可以是以其它方式来定向(旋转90度或者在其它方向上)，以及同样可以相应地解释本文所使用的空间相对描述符。
如本文所使用的，术语“衬底”指的是在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个底层结构或上覆结构之上延伸，或者可以具有小于底层结构或上覆结构的范围的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥形表面进行延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上的、在其之上的和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“名义上的/名义上地”指的是在产品或工艺的设计阶段期间设定的针对组件或工艺操作的特性或参数的期望值或目标值、连同高于和/或低于期望值的一系列值。值的范围可能是由于在制造工艺或公差中的微小变化造成的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点来变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。
如本文所使用的，“晶圆”是供半导体器件在其中和/或在其上进行构建的一片半导体材料，并且在被分离成管芯之前可以经历各种制造工艺。
在半导体芯片中，可以为各芯片形成用于防止各种类型的损坏(诸如ESD、氧气、湿气和机械损坏)的保护结构。例如，图1示出晶圆100的平面图，该晶圆100具有多个半导体芯片104，各半导体芯片104具有保护结构108。晶圆100包括多个散粒(shot)102，各散粒102包括通过切割线106分开的四个管芯(在本文中称为半导体芯片104)。如图1中所示，各半导体芯片104在第一方向(x方向)上具有邻近的半导体芯片104，并且在垂直于第一方向的第二方向(y方向)上具有另一邻近的半导体芯片104。各半导体芯片104包括保护结构108，用于保护半导体器件免受诸如ESD、氧气、湿气和机械损害的损害。
例如，图2示出具有保护结构的半导体芯片200的平面图。半导体芯片200是具有在图1中的保护结构108的半导体芯片104的一个示例。半导体芯片200包括要被保护结构保护的主芯片区202。在该示例中，保护结构包括两个单独的部分：内部保护环204和外部密封环206，如在平面图中所示。应当理解的是，图2的平面图可以在通过平行于衬底表面的x轴和y轴所限定的任何适当平面中的横截面处。内部保护环204包括内部电介质层208以及在内部电介质层208中的多个金属垂直互连通道(过孔)210。外部密封环206包括外部电介质层212以及在外部电介质层212中的多个金属层214-1和214-2。虽然多个金属层214-1和214-2可以提供防潮和抗氧的良好的气密密封，但是在外部密封环206中增加数量的金属层214-1和214-2以及对内部保护环204和外部密封环206的单独布置限制金属层214-1和214-2的尺寸，这因此可能遭受成品率损失和保护失败。
例如，图3示出在图2中的保护结构的一部分的侧视图，即在沿着图2中的线A-A穿过外部密封环206的横截面处。用于形成保护结构的制造工艺包括光刻，对在外部电介质层212中的针对金属层214-1和214-2的多个平行的沟槽进行蚀刻，将金属沉积到多个沟槽中，以及化学机械抛光(CMP)。由于用于形成保护结构的有限空间被内部保护环204和外部密封环206两者占据，因此针对金属层214-1或214-2的各沟槽的宽度被限制在例如几十纳米(nm)。由于通过化学气相沉积(CVD)在狭窄沟槽中的金属沉积的性质，极有可能在金属层214-1和214-2中形成缝隙和孔洞。此外，在CMP工艺之后，孔洞或缝隙被暴露出来，从而在随后的工艺中捕获颗粒，这最终可能溢出并在金属层214-1和214-2中造成缺陷(例如，隆起、剥落、堆积(grave)、缝隙、孔洞、金属缺失等等)。例如，如图3中所示，各金属层214-1或214-2包括在衬底302上的下部金属层306，该下部金属层306可以将缺陷308捕获在其中。
除了缺陷之外，当形成金属层214-1和214-2的上触点时，沟槽的有限尺寸还可能导致重叠问题(例如，未对准)。例如，如图3中所示，各金属层214-1或214-2还包括在各自的下部金属层306上方并且与各自的下部金属层306相接触的过孔310、以及在过孔310上方并且与过孔310相接触的上部金属层312。在下部金属层306与过孔310之间或者在过孔310与上部金属层312之间的未对准，可能造成对外部电介质层212或金属层214-1和214-2的损坏。因此，在图2和图3中所示的保护结构遭受缺陷，导致成品率损失(例如，在存储器件中的位线丢失或桥接，或在逻辑器件中的金属布线失败)和保护失败。
根据本公开内容的各种实施例提供在半导体芯片中的改进的保护结构及其制造方法，其由于减少了缺陷以及由于防潮、抗氧、切割损坏和ESD的更高稳健性而具有产量提高。本文所公开的保护结构可以为各种制造工艺(诸如蚀刻、填充、CMP、光刻覆盖等等)提供较宽的工艺窗口，以减少缺陷的发生。在一些实施例中，单个导电部分代替多个平行金属层(例如，在图2中的外部密封环206中)，这在不牺牲气密密封的情况下增加了对准余量。在一些实施例中，应用使用间隙填充材料的双重沟槽填充工艺以形成导电部分，这可以减少孔洞和缝隙的形成。在一些实施例中，将分开的导向环和密封环(例如，在图2中的内部保护环204和外部密封环206)合并在本文所公开的保护结构中，这可以进一步减轻在保护结构中的导电部分的尺寸限制。
图4根据本公开内容的一些实施例示出具有保护结构404的示例性半导体芯片400的平面图。根据一些实施例，半导体芯片400是晶圆的一小块半导体材料(还称为“管芯”)，其中在晶圆上制造给定的功能电路(例如，半导体器件)。在一些实施例中，半导体芯片400包括在其中可以形成半导体器件的主芯片区402。可以在半导体芯片400的主芯片区402中制造的半导体器件可以包括任何适当的逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP))、易失性存储设备(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))、非易失性存储设备(例如，NAND闪存、NOR闪存)或者它们在2D、2.5D或3D架构中的任意组合。可以在不同的制造阶段(包括但不限于注入区域、互连线、触点过孔、沟道、沟槽、板等等)期间，在半导体芯片400的主芯片区402中形成具有不同形状和/或尺寸的各种类型的器件图案。
如图4中所示，根据一些实施例，在平面图中，半导体芯片400还包括在主芯片区402周围的保护结构404。应当理解的是，图4的平面图可以在通过平行于衬底表面的x轴和y轴所限定的任何适当平面中的横截面处。在一些实施例中，在平面图中，保护结构404包括四个侧面，该四个侧面被连接以包围主芯片区402。应当理解的是，虽然在图4中所示的保护结构404具有矩形形状，但是在其它示例中，取决于主芯片区402的形状，保护结构404可以具有任何其它适当的形状，诸如正方形、圆形、椭圆形等等。
保护结构404可以被配置为向在主芯片区402中的半导体器件提供保护，使其免受各种类型的损害，这些损害包括但不限于热、气体(例如，氧气)、液体(例如，湿气)、机械损坏(例如，切割)和电气损坏(例如，ESD)。与在图2中的半导体芯片200的保护结构(其包括分别具有气密密封和静电保护功能的单独的内部保护环204和外部密封环206)不同，根据一些实施例，在半导体芯片400中的保护结构404将内部保护环204和外部密封环206的功能和结构进行合并。也就是说，在没有两个单独的环形结构的情况下，保护结构404仍可以提供气密密封，以保护在主芯片区402中的半导体器件在切割期间免受机械损坏，并且还阻止外部湿气和氧气进入主芯片区402，以及可以保护在主芯片区402中的半导体器件免受ESD。在一些实施例中，保护结构404附接到在半导体芯片400的封装中的陶瓷或金属盖以形成气密密封。在一些实施例中，保护结构404电连接至ESD保护电路和/或接地。
在一些实施例中，保护结构404包括电介质层412和在电介质层412中的导电部分414。如图4中所示，电介质层412可以填充除了通过导电部分414占据的区域之外的整个保护结构404。也就是说，保护结构404的导电部分414可以是通过电介质层412来电绝缘的。通过将在密封环和导向环中的单独的电介质层合并到单个电介质层412中，可以(在x方向和/或y方向上)增加电介质层412的宽度。电介质层412可以包括任何电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、高介电常数(k)电介质(例如，氧化铝、氧化铪、氧化锆等)，或者其任意组合。
在一些实施例中，保护结构404的导电部分414包括将导电部分414电连接至ESD保护电路和/或接地的多个触点416。例如，触点416可以通过半导体芯片400的互连层(诸如中段制程(MEOL)互连层或后段制程(BEOL)互连层)电连接到ESD保护电路和/或接地。如本文所使用的，术语“触点”(本文中还称为“互连”)包括横向互连线和过孔。触点416可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或者其任意组合。在一些实施例中，触点416最终沿着保护结构404的四个侧面间隔开以减小电阻。应当理解的是，触点416的布置(例如，数量和间距)并不限于在图4中的示例，并且在其它示例中，可以是任何合适的布置。
与在图2中的半导体芯片200的保护结构(其包括多个金属层214-1和214-2)不同，根据一些实施例，保护结构404包括如图4中所示的单个导电部分414。因此，与各金属层214-1或214-2相比，可以增加导电部分414的尺寸。在一些实施例中，单个导电部分414是连续的结构，其在平面图中具有沿着保护结构404的四个侧面延伸的(在x方向和y方向上)在名义上相同的宽度。在一些实施例中，导电部分414的宽度大于大约100nm，诸如大于100nm。例如，导电部分414的宽度可以在大约100nm与大约10μm之间，诸如在100nm与10μm之间(例如，100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、以这些值中的任何值的下端为边界的任何范围、或者在通过这些值中的任何两个值定义的任何范围中)。
图5A根据本公开内容的一些实施例示出在图4中的示例性保护结构404的侧视图。例如，图5A的侧视图可以在沿着在图4中的线B-B穿过保护结构404的横截面处。如图5A中所示，根据一些实施例，在衬底502上形成保护结构404。衬底502可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当的材料。在一些实施例中，利用p型掺杂剂或n型掺杂剂将衬底502掺杂到期望的掺杂水平，以帮助保护结构404防止ESD。应当注意，在图5A中包括x轴、y轴和z轴，以说明在半导体芯片400中的组件的空间关系。衬底502包括在x-y平面中横向延伸的两个侧面：在晶圆的前侧的正面和在与晶圆的前侧相反的后侧的背面。x方向和y方向是在晶圆平面中的两个正交方向，并且z轴垂直于x轴和y轴两者。如本文所使用的，当衬底502在z方向上安置在半导体芯片400的最低平面中时，一个组件(例如，层或器件)是在半导体芯片400的另一组件(例如，层或器件)“上”、“上方”还是“之下”是在z方向(垂直于x-y平面的垂直方向)上相对于半导体芯片400的衬底502来确定的。贯穿本公开内容应用相同的概念用于描述空间关系。
在一些实施例中，导电部分414包括导电层506和芯508。如图5A中所示，在侧视图中，导电部分414可以进一步包括在导电层506上方并且与导电层506相接触的一个或多个触点510。在一些实施例中，电介质层412包括一个或多个层间电介质(ILD)层(还称为“金属间电介质(IMD)层”)，在其中可以形成导电部分414的导电组件(例如，导电层506和触点510)。在一些实施例中，如图5A中所示，在侧视图中，芯508被导电层506围绕。也就是说，导电层506可以包围芯508，将芯508与电介质层412分隔开。
在一些实施例中，导电部分414的导电层506和芯508包括不同的材料。导电层506可以包括金属，诸如W、Cu、Al、Co或者其任意组合。在一个示例中，导电层506包括W。芯508可以包括非金属材料。如下文所详细描述的，根据一些实施例，芯508包括间隙填充材料，该间隙填充材料可以利用与例如使用CVD沉积在沟槽中的金属材料相比要少的孔洞和缝隙来填充沟槽。例如，间隙填充材料可以包括旋涂涂层电介质(SOD)、旋涂涂层碳(SOC)、流体有机材料或流体无机材料中的至少一种。在一些实施例中，芯508包括通过旋涂工艺形成的SOD(例如，可流动氧化物(FOx))或SOC。
在一些实施例中，导电部分414还包括在导电层506的顶表面上方并且与导电层506的顶表面相接触的触点510。触点510可以是以多个层来堆叠的，以将导电部分414电连接到在半导体芯片400中的期望的互连层。在一些实施例中，触点510包括过孔。在一些实施例中，导电部分414在侧视图中沿垂直方向具有(在x方向上)名义上相同的宽度，例如大于100nm。在一些实施例中，导电部分414在侧视图中具有梯形形状。例如，导电部分414(在x方向上)的宽度可以从底部到顶部增加，并且在导电部分414在垂直方向上的平均宽度或在中间的宽度可以大于100nm。无论如何，在导电层506的顶表面处的宽度不小于导电部分414的宽度，例如大于100nm。与在图3中的保护结构的多个金属层214-1和214-2中的每一者(在其中上部金属层312或过孔310需要与以几十纳米的宽度的下部金属层306精确对准)相比，触点510可以落在具有大于100nm的宽度的导电层506的顶表面上。结果，可以增加在保护结构中的覆盖余量，从而提高了产品收得率。
图5B根据本公开内容的一些实施例示出在图4中的另一示例性保护结构404的侧视图。与在图5A的示例中的保护结构404不同，在图5B中的示例的保护结构404中的导电部分414还包括在芯508上方的导电插塞512。可以认为导电插塞512是覆盖芯508的导电层506的顶部，但是具有(在x方向上)与导电层506的其余部分不同的宽度。也就是说，在图5B中的导电层506的侧壁轮廓可能不像在图5A的示例中那样平滑和连续，而是在导电插塞512处实质性地改变(增加或减少)。应当理解的是，虽然导电插塞512的宽度大于在图5A-图5B中的导电层506的其余部分，但是在其它示例中，导电插塞512的宽度可以小于导电层506的其余部分。如下文详细描述的，可以在沟槽上方形成导电插塞512，在其中芯508是在填充步骤形成在沟槽中的导电层506的其余部分之后以单独步骤形成的。结果，导电插塞512的宽度不受沟槽的宽度限制，并且可以是根据需要来调整的，例如大于或小于导电层506的其余部分。
图6A-6E根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的一部分的示例性制造工艺。图7A-7D根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性制造工艺。图9A是根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性方法900的流程图。在图6A-6E、7A-7D和图9A中描绘的保护结构的示例包括在图4和图5A中所描绘的保护结构404。将一起描述图6A-6E、图7A-7D和图9A。应当理解的是，在方法900中示出的操作不是穷举的，并且在所示出的操作中的任何操作之前、之后或之间也可以执行其它操作。进一步地，操作中的一些操作可以同时地执行，或者以与在方法900中所示的顺序不同的顺序来执行。
参照图9A，方法900开始于操作902，其中在操作902处，形成在平面图中围绕半导体芯片的主芯片区的沟槽。在一些实施例中，沟槽的宽度大于约100nm，诸如大于100nm。如图6A中所示，首先在形成有半导体器件的半导体芯片的主芯片区(未示出)外部的衬底602上沉积电介质层604。应当理解的是，可以在主芯片区中形成半导体器件之前或之后，沉积电介质层604。可以通过使用包括但不限于以下各项的一种或多种薄膜沉积工艺沉积一种或多种电介质材料来形成电介质层604：CVD、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。在一些实施例中，在沉积电介质层604之前，衬底602是使用离子注入和/或热扩散工艺利用p型掺杂剂或n型掺杂剂来掺杂至期望的掺杂水平。
如图6A中所示，在电介质层604上形成硬掩模606作为蚀刻掩模。在一些实施例中，使用包括但不限于CVD、PVD、ALD、电镀、化学镀或者其任意组合中的一种或多种薄膜沉积工艺，将碳或氮氧化硅沉积在电介质层604上以形成硬掩模606。根据一些实施例，使用旋涂和/或喷涂工艺，在硬掩模606上形成光刻胶层608。可以使用光刻工艺来将光刻胶层608图案化，以限定要在电介质层604中形成的沟槽的区域。在一些实施例中，使用湿法蚀刻和/或干法蚀刻工艺来将硬掩模606图案化，以从光刻胶层608复制图案。
如图6B中所示，在电介质层604中形成沟槽610。在一些实施例中，使用图案化的硬掩模606作为蚀刻掩模，使用干法蚀刻和/或湿法蚀刻工艺(诸如反应离子蚀刻(RIE))穿过电介质层604来蚀刻沟槽610，直到被衬底602停止为止。在一些实施例中，沟槽610(在x方向上)的宽度大于100nm。在形成沟槽610之后，可以使用干法蚀刻和/或湿法蚀刻工艺来去除硬掩模606的其余部分。
在形成沟槽之后，可以形成导电部分以完全地填充沟槽。导电部分可以包括导电层和芯，该芯具有与导电层的材料不同的材料。相对于在图9A的方法900中的操作904、906、908、910、912和914示出形成导电部分的一个示例。方法900进行到操作904，如图9A中所示，在其中利用第一导电材料来部分地填充沟槽。在一些实施例中，为了部分地填充沟槽，将第一导电材料沉积在沟槽的侧壁和底部之上。第一导电材料可以包括金属。
如图6C中所示，沟槽610部分地填充有导电材料612。也就是说，根据一些实施例，沟槽610未完全地填充有导电材料612，并且仅沟槽610的侧壁和底部填充有导电材料612，留下沟槽610的其余部分仍然敞开。在一些实施例中，使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将诸如金属(例如，W)的导电材料612沉积在沟槽610的侧壁和底部之上。为了不通过导电材料612来对沟槽610进行密封，可以在控制沉积时间和/或循环的情况下使用保形涂覆工艺，诸如ALD。沟槽610的相对大宽度(例如，大于100nm)还可以促进利用导电材料612来部分填充沟槽610。在一些实施例中，在使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺来沉积导电材料612之前，在导电材料612与电介质层604之间形成粘附层和/或阻隔层，诸如钛/氮化钛(Ti/TiN)。
如图9A中所示，方法900进行到操作906，其中在操作906中，利用间隙填充材料来填充沟槽的其余部分。在一些实施例中，为了填充沟槽的其余部分，将间隙填充材料旋涂到沟槽的其余部分中。间隙填充材料可以包括SOD、SOC、流体有机材料或流体无机材料中的至少一种。操作904和906示出双重沟槽填充工艺，该双重沟槽填充工艺包括：利用导电材料的部分填充工艺，然后是利用间隙填充材料的完全填充工艺，这可以使缝隙和孔洞的发生最小化。
如图6D中所示，利用间隙填充材料614来填充沟槽610的其余部分(如在图6C中示出的)。结果，沟槽610可以是利用导电材料612和间隙填充材料614来完全地填充的，而没有缝隙和孔洞，缝隙和孔洞通常是在没有间隙填充材料614的单个沟槽填充工艺之后被发现的。在一些实施例中，诸如SOD或SOC的间隙填充材料614使用旋涂工艺来填充沟槽610的其余部分。已知旋涂工艺具有比CVD更好的间隙填充能力，例如形成没有孔洞和缝隙的平坦表面。在一些实施例中，在旋涂工艺之后执行(例如，使用热或激光加热的)后烘烤工艺，以进一步防止对孔洞或缝隙的形成。
如图9A中所示，方法900进行到操作908，其中在操作908中，对第一导电材料和间隙填充材料进行平坦化，直到沟槽的顶部为止。如图6E中所示，对导电材料612和间隙填充材料614进行平坦化，使得导电材料612的顶表面和间隙填充材料614的顶表面彼此平齐，以及与(如在图6B中示出的)沟槽610的顶部平齐。在一些实施例中，使用诸如CMP、研磨和/或蚀刻工艺的平坦化工艺，去除在沟槽610的外面和在沟槽610上方的场区域上的过量的导电材料612和间隙填充材料614，直到沟槽610的顶部为止。在一些实施例中，在电介质层604的顶表面处停止CMP工艺。
如图9A中所示，方法900进行到操作910，其中在操作910中，对平坦化的间隙填充材料的一部分进行回蚀刻，以形成芯和在芯上的凹槽。如图7A中所示，在芯702上形成凹槽704，该芯是由(如在图6E中示出的)间隙填充材料614形成的。在一些实施例中，使用干法蚀刻和/或湿法蚀刻工艺来对平坦化的间隙填充材料614的顶部进行回蚀刻，以在导电材料612的顶表面之下形成凹槽704。根据一些实施例，在沟槽610中的间隙填充材料614的其余部分从而形成芯702。
如图9A中所示，方法900进行到操作912，其中在操作912中，利用第二导电材料填充凹槽，以在侧视图中形成围绕芯的导电层。在一些实施例中，第一导电材料与第二导电材料相同。如图7B中所示，在电介质层604中在衬底602上形成围绕芯702的导电层706。在一些实施例中，使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将导电材料(例如，与导电材料612相同的材料)沉积到(如在图7A中示出的)凹槽704中以填充凹槽704，然后进行平坦化工艺(例如，CMP)以去除在电介质层604的顶表面上方的过量的导电材料。根据一些实施例，从而形成在侧视图中围绕芯702的导电层706。
如图9A中所示，方法900进行到操作914，其中在操作914中，在导电层上方并且与导电层相接触地形成触点。如图7C中所示，在导电层706上方并且与导电层706相接触地形成触点708。在一些实施例中，通过在电介质层604上沉积另一电介质层，垂直地延伸电介质层604。可以通过使用光刻和蚀刻工艺(例如，RIE)来图案化和蚀刻与导电层706的顶表面对准的接触孔，来形成触点708(诸如过孔)。可以使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将一种或多种导电材料(诸如金属)沉积到接触孔中，然后进行平坦化工艺(例如，CMP)以形成触点708。在一些实施例中，从而形成包括芯702的导电部分、围绕芯702的导电层706、以及在导电层706上方并且与导电层706相接触的触点708。
可以根据需要来堆积额外的触点。例如，如图7D中所示，在触点708上方并且与触点708相接触地形成另一触点710。在一些实施例中，通过在电介质层604上沉积另一电介质层来进一步垂直地延伸电介质层604。可以通过使用光刻和蚀刻工艺(例如，RIE)来图案化和蚀刻与触点708的顶表面对准的接触孔，来形成触点710(诸如过孔)。可以使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将一种或多种导电材料(诸如金属)沉积到接触孔中，然后进行平坦化工艺(例如，CMP)以形成触点710。
图8A-8D根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性制造工艺。图9B是根据本公开内容的一些实施例示出用于在半导体芯片中形成保护结构的示例性方法901的流程图。图6A-6E、图8A-8D和图9B中描绘的保护结构的示例包括在图4和图5B中所描绘的保护结构404。将一起描述图6A-6E、图8A-8D和图9B。应当理解的是，在方法901中所示出的操作不是穷举的，并且在所示出的操作中的任何操作之前、之后或之间也可以执行其它操作。进一步地，操作中的一些操作可以同时地执行，或者以与在方法901中所示的顺序不同的顺序来执行。
参照图9B，方法901开始于操作902处，其中在操作902处，形成在平面图中围绕半导体芯片的主芯片区的沟槽。在一些实施例中，沟槽的宽度大于约100nm(诸如大于100nm)。如图6A中所示，电介质层604是首先在形成有半导体器件的半导体芯片的主芯片区(未示出)的外面在衬底602上沉积的。应当理解的是，可以在主芯片区中形成半导体器件之前或之后，沉积电介质层604。可以通过使用包括但不限于CVD、PVD、ALD或其任意组合的一种或多种薄膜沉积工艺沉积一种或多种电介质材料，来形成电介质层604。在一些实施例中，在沉积电介质层604之前，衬底602是使用离子注入和/或热扩散工艺利用p型掺杂剂或n型掺杂剂来掺杂至期望的掺杂水平。
如图6A中所示，在电介质层604上形成硬掩模606作为蚀刻掩模。在一些实施例中，使用包括但不限于CVD、PVD、ALD、电镀、化学镀或者其任意组合的一种或多种薄膜沉积工艺，将碳或氮氧化硅沉积在电介质层604上以形成硬掩模606。根据一些实施例，使用旋涂和/或喷涂工艺，在硬掩模606上形成光刻胶层608。可以使用光刻工艺来使光刻胶层608图案化，以限定要在电介质层604中形成的沟槽的区域。在一些实施例中，使用湿法蚀刻和/或干法蚀刻工艺来对硬掩模606进行图案化，以从光刻胶层608复制图案。
如图6B中所示，在电介质层604中形成沟槽610。在一些实施例中，使用图案化的硬掩模606作为蚀刻掩模，使用干法蚀刻和/或湿法蚀刻工艺(诸如RIE)穿过电介质层604来蚀刻沟槽610，直到被衬底602停止为止。在一些实施例中，沟槽610(在x方向上)的宽度大于100nm。在形成沟槽610之后，可以使用干法蚀刻和/或湿法蚀刻工艺来去除硬掩模606的其余部分。
在形成沟槽之后，可以形成导电部分以完全地填充沟槽。导电部分可以包括导电层和芯，该芯具有与导电层的材料不同的材料。相对于在图9B的方法901中的操作904、906、908、911、913和914示出形成导电部分的另一示例。方法901进行到操作904，如图9B中所示，其中在操作904处利用第一导电材料部分地填充沟槽。在一些实施例中，为了部分地填充沟槽，将第一导电材料沉积在沟槽的侧壁和底部之上。第一导电材料可以包括金属。
如图6C中所示，沟槽610部分地填充有导电材料612。也就是说，根据一些实施例，沟槽610未完全地填充有导电材料612，并且仅沟槽610的侧壁和底部填充有导电材料612，留下沟槽610的其余部分仍然敞开。在一些实施例中，使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将诸如金属(例如，W)的导电材料612沉积在沟槽610的侧壁和底部之上。为了不通过导电材料612来对沟槽610进行密封，可以在控制沉积时间和/或循环的情况下使用保形涂覆工艺(诸如ALD)。沟槽610的相对大宽度(例如，大于100nm)还可以促进利用导电材料612来部分地填充沟槽610。在一些实施例中，在使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺来沉积导电材料612之前，在导电材料612与电介质层604之间形成粘附层和/或阻隔层，诸如Ti/TiN。
如图9B中所示，方法901进行到操作906，其中在操作906中，利用间隙填充材料来填充沟槽的其余部分。在一些实施例中，为了填充沟槽的其余部分，将间隙填充材料旋涂到沟槽的其余部分中。间隙填充材料可以包括SOD、SOC、流体有机材料或流体无机材料中的至少一种。操作904和906示出双重沟槽填充工艺，该双重沟槽填充工艺包括：利用导电材料的部分填充工艺，然后是利用间隙填充材料的完全填充工艺，这可以使缝隙和孔洞的发生最小化。
如图6D中所示，利用间隙填充材料614来填充沟槽610的其余部分(如在图6C中示出的)。结果，沟槽610可以是利用导电材料612和间隙填充材料614来完全地填充的，而没有缝隙和孔洞，缝隙和孔洞通常是在没有间隙填充材料614的单个沟槽填充工艺之后被发现的。在一些实施例中，诸如SOD或SOC的间隙填充材料614使用旋涂工艺来填充沟槽610的其余部分。已知旋涂工艺具有比CVD更好的间隙填充能力，例如形成没有孔洞和缝隙的平坦表面。在一些实施例中，在旋涂工艺之后执行(例如，使用热或激光加热的)后烘烤工艺，以进一步防止对孔洞或缝隙的形成。
如图9B中所示，方法901进行到操作908，其中在操作908中，对第一导电材料和间隙填充材料进行平坦化，直到沟槽的顶部为止。如图6E中所示，对导电材料612和间隙填充材料614进行平坦化，使得导电材料612的顶表面和间隙填充材料614的顶表面彼此平齐，以及与(如在图6B中示出的)沟槽610的顶部平齐。在一些实施例中，使用诸如CMP、研磨和/或蚀刻工艺的平坦化工艺，去除在沟槽610的外面和在沟槽610上方的场区域上的过量的导电材料612和间隙填充材料614，直到沟槽610的顶部为止。在一些实施例中，在电介质层604的顶表面处停止CMP工艺。
如图9B中所示，方法900进行到操作911，其中在操作911中，在平坦化的导电材料和平坦化的间隙填充材料上沉积第二导电材料。在一些实施例中，第一导电材料与第二导电材料相同。如图8A中所示，使用包括但不限于CVD、PVD、ALD或其任意组合的一种或多种薄膜沉积工艺，将导电材料802(例如，与导电材料612相同的材料)沉积在平坦化的导电材料612和间隙填充材料614以及电介质层604上。
如图9B中所示，方法901进行到操作913，其中在操作913中，在侧视图中，对第二导电材料进行图案化以形成芯和围绕芯的导电层。如图8A中所示，在导电材料802上形成硬掩模804作为蚀刻掩模。在一些实施例中，使用包括但不限于CVD、PVD、ALD、电镀、化学镀或其任意组合的一种或多种薄膜沉积工艺，将碳或氮氧化硅沉积在导电材料802上，以形成硬掩模804。根据一些实施例，使用旋涂和/或喷涂工艺在硬掩模804上形成光刻胶层806。如图8B中所示，可以使用光刻工艺来将光刻胶层806图案化，以限定要由导电材料802形成的导电插塞的区域。在一些实施例中，使用湿法蚀刻和/或干法蚀刻工艺来对硬掩模804进行图案化以从光刻胶层806复制图案。
如图8C中所示，在电介质层604中在衬底602上形成围绕芯810的导电层812。导电层812可以包括(如在图8B中示出的)导电材料612和在导电材料612上的导电插塞808(即，图案化的导电材料812)。根据一些实施例，通过根据图案化的硬掩模804和光刻胶层806来对(如在图8B中示出的)导电材料802进行图案化，来形成导电插塞808。在一些实施例中，使用图案化的硬掩模804作为蚀刻掩模，使用干法蚀刻和/或湿法蚀刻工艺(诸如RIE)蚀刻导电材料802，直到被电介质层604停止为止。可以通过图案化的硬掩模804和光刻胶层806来限定导电插塞808(在x方向上)的宽度，与沟槽610的宽度相同、更大或更小。可以在形成导电插塞808之后，使用干法蚀刻和/或湿法蚀刻工艺来去除硬掩模804的其余部分。在一些实施例中，在蚀刻导电材料802之后产生的空间是利用电介质材料来填充的，从而垂直地延伸电介质层604，使得将导电插塞808也布置在电介质层604中。根据一些实施例，从而形成在侧视图中围绕芯810的导电层812(包括导电材料612和导电插塞808)。
如图9B中所示，方法901进行到操作914，其中在操作914中，在导电层上方并且与导电层相接触地形成触点。如图8D中所示，在导电层812上方并且与导电层812相接触地形成触点814。在一些实施例中，通过在电介质层604上沉积另一电介质层，进一步垂直地延伸电介质层604。可以通过使用光刻和蚀刻工艺(例如，RIE)来图案化和蚀刻与导电层812的顶表面对准的接触孔，来形成触点814(诸如过孔)。可以使用包括但不限于CVD、PVD、ALD或者其任意组合的一种或多种薄膜沉积工艺，将一种或多种导电材料(诸如金属)沉积到接触孔中，然后进行平坦化工艺(例如，CMP)以形成触点814。在一些实施例中，从而形成包括芯810的导电部分、围绕芯810的导电层812、以及在导电层812上方并且与导电层812相接触的触点814。
根据本公开内容的一个方面，半导体芯片包括主芯片区和在平面图中围绕主芯片区的保护结构。保护结构包括电介质层和在电介质层中的导电部分。导电部分包括导电层以及具有与导电层的材料不同的材料的芯。
在一些实施例中，保护结构包括单个导电部分。
在一些实施例中，保护结构包括四个侧面，四个侧面被连接以在平面图中包围主芯片区。
在一些实施例中，导电部分的宽度大于大约100nm。
在一些实施例中，导电部分还包括在侧视图中在导电层上方并且与导电层相接触的触点。在一些实施例中，触点包括过孔。
在一些实施例中，芯的材料包括间隙填充材料。在一些实施例中，间隙填充材料包括SOD、SOC、流体有机材料或流体无机材料中的至少一种。
在一些实施例中，导电层包括金属。
在一些实施例中，芯是在侧视图中被导电层围绕的。
根据本公开内容的另一方面，半导体芯片包括主芯片区和在平面图中围绕主芯片区的保护结构。保护结构包括单个导电部分。单个导电部分包括导电层和芯，该芯是在侧视图中被导电层围绕的。
在一些实施例中，保护结构包括四个侧面，四个侧面被连接以在平面图中包围主芯片区。
在一些实施例中，单个导电部分的宽度大于大约100nm。
在一些实施例中，导电部分还包括在侧视图中在导电层上方并且与导电层相接触的触点。在一些实施例中，触点包括过孔。
在一些实施例中，导电层和芯包括不同的材料。
在一些实施例中，芯的材料包括间隙填充材料。在一些实施例中，间隙填充材料包括SOD、SOC、流体有机材料或流体无机材料中的至少一种。
在一些实施例中，导电层包括金属。
根据本公开内容的又一方面，公开了用于形成半导体芯片的保护结构的方法。形成在平面图中围绕半导体芯片的主芯片区的沟槽。形成导电部分以完全地填充沟槽。导电部分包括导电层和芯，芯具有与导电层的材料不同的材料。
在一些实施例中，触点是在导电层上方并且与导电层相接触来形成的。
在一些实施例中，沟槽的宽度大于大约100nm。
在一些实施例中，为了形成导电部分，沟槽是利用第一导电材料来部分地填充的，沟槽的其余部分是利用间隙填充材料来填充的，并且第一导电材料和间隙填充材料被平坦化直到沟槽的顶部为止。
在一些实施例中，为了部分地填充沟槽，第一导电材料是在沟槽的侧壁和底部之上沉积的。在一些实施例中，第一导电材料包括金属。
在一些实施例中，为了填充沟槽的其余部分，间隙填充材料被旋涂到沟槽的其余部分中。在一些实施例中，间隙填充材料包括SOD、SOC、流体有机材料或流体无机材料中的至少一种。
在一些实施例中，为了形成导电部分，平坦化的间隙填充材料的一部分被回蚀刻以形成芯和在芯上的凹槽，并且凹槽是在侧视图中利用第二导电材料来填充的以形成围绕芯的导电层。
在一些实施例中，为了形成导电部分，第二导电材料是在平坦化的导电材料和平坦化的间隙填充材料上沉积的，并且第二导电材料被图案化以形成芯和在侧视图中围绕芯的导电层。
在一些实施例中，第一导电材料与第二导电材料相同。
特定实施例的前述描述将如此揭示本公开内容的一般性质，即在不背离本公开内容的一般概念的情况下，其他人可以通过应用在本领域技术范围内的知识，容易地针对这样的特定的实施例的各种应用进行修改和/或调整，而无需过度的实验。因此，基于本文给出的教导和指导，这样的调整和修改旨在落入所公开的实施例的等效物的含义和范围内。应当理解的是，本文中的措辞或术语仅是出于描述目的而非做出限制，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上文借助于用于示出指定的功能的实现方式以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，本文任意限定了这些功能构建块的边界。可以限定替代的边界，只要能适当地执行指定的功能以及其关系即可。
发明内容和摘要部分可以阐述如发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此其并不是旨在以任何方式对本公开内容和所附权利要求进行限定。
本公开内容的广度和范围不应受到任何上述示例性实施例限制，而应当是仅根据所附权利要求及其等效物来限定的。

Claims (29)

1.一种半导体芯片，包括：
主芯片区；以及
保护结构，其在平面图中围绕所述主芯片区并且包括电介质层和在所述电介质层中的导电部分，
其中，所述导电部分包括导电层、芯以及在所述芯上方的导电插塞，所述芯具有与所述导电层的材料不同的材料，并且其中，所述芯是在侧视图中被所述导电层和所述导电插塞包围的以与所述电介质层分隔开，所述导电插塞具有在所述电介质层中与所述导电层的其余部分不同的宽度，所述导电层、所述芯和所述导电插塞均被所述电介质层包围。
2.根据权利要求1所述的半导体芯片，其中，所述保护结构包括单个导电部分。
3.根据权利要求1或2所述的半导体芯片，其中，所述保护结构包括四个侧面，所述四个侧面被连接以在所述平面图中包围所述主芯片区。
4.根据权利要求1所述的半导体芯片，其中，所述导电部分的宽度大于大约100nm。
5.根据权利要求1所述的半导体芯片，其中，所述导电部分还包括在所述侧视图中在所述导电插塞上方并且与所述导电插塞相接触的触点。
6.根据权利要求5所述的半导体芯片，其中，所述触点包括过孔的垂直互连通道。
7.根据权利要求1所述的半导体芯片，其中，所述芯的材料包括间隙填充材料。
8.根据权利要求7所述的半导体芯片，其中，所述间隙填充材料包括旋涂电介质(SOD)、旋涂碳(SOC)、流体有机材料或流体无机材料中的至少一种。
9.根据权利要求1所述的半导体芯片，其中，所述导电层包括金属。
10.一种半导体芯片，包括：
主芯片区；以及
保护结构，其在平面图中围绕所述主芯片区并且包括单个导电部分，
其中，所述单个导电部分包括导电层、芯以及在所述芯上方的导电插塞，所述芯是在侧视图中被所述导电层和所述导电插塞围绕的以与所述导电层外面的电介质层分隔开，所述导电插塞具有在所述电介质层中与所述导电层的其余部分不同的宽度，所述导电层、所述芯和所述导电插塞均被所述电介质层包围。
11.根据权利要求10所述的半导体芯片，其中，所述保护结构包括四个侧面，所述四个侧面被连接以在所述平面图中包围所述主芯片区。
12.根据权利要求10或11所述的半导体芯片，其中，所述单个导电部分的宽度大于大约100nm。
13.根据权利要求11所述的半导体芯片，其中，所述导电部分还包括在所述侧视图中在所述导电插塞上方并且与所述导电插塞相接触的触点。
14.根据权利要求13所述的半导体芯片，其中，所述触点包括过孔的垂直互连通道。
15.根据权利要求11所述的半导体芯片，其中，所述导电层和所述芯包括不同的材料。
16.根据权利要求15所述的半导体芯片，其中，所述芯包括间隙填充材料。
17.根据权利要求16所述的半导体芯片，其中，所述间隙填充材料包括旋涂电介质(SOD)、旋涂碳(SOC)、流体有机材料或流体无机材料中的至少一种。
18.根据权利要求15所述的半导体芯片，其中，所述导电层包括金属。
19.一种用于形成半导体芯片的保护结构的方法，包括：
形成在平面图中围绕所述半导体芯片的主芯片区的沟槽；以及
形成导电部分以完全地填充所述沟槽，其中，所述导电部分包括导电层、芯以及在所述芯上方的导电插塞，所述芯具有与所述导电层的材料不同的材料，并且其中，所述芯是在侧视图中被所述导电层和所述导电插塞围绕的以与所述导电层外面的电介质层分隔开，所述导电插塞具有在所述电介质层中与所述导电层的其余部分不同的宽度，所述导电层、所述芯和所述导电插塞均被所述电介质层包围。
20.根据权利要求19所述的方法，还包括形成在所述导电插塞上方并且与所述导电插塞相接触的触点。
21.根据权利要求19或20所述的方法，其中，所述沟槽的宽度大于大约100nm。
22.根据权利要求19所述的方法，其中，形成所述导电部分包括：
利用第一导电材料来部分地填充所述沟槽；
利用间隙填充材料来填充所述沟槽的其余部分；以及
对所述第一导电材料和所述间隙填充材料进行平坦化直到所述沟槽的顶部为止。
23.根据权利要求22所述的方法，其中，部分地填充所述沟槽包括：在所述沟槽的侧壁和底部之上沉积所述第一导电材料。
24.根据权利要求22或23所述的方法，其中，所述第一导电材料包括金属。
25.根据权利要求22所述的方法，其中，填充所述沟槽的所述其余部分包括：将所述间隙填充材料旋涂到所述沟槽的所述其余部分中。
26.根据权利要求22所述的方法，其中，所述间隙填充材料包括旋涂电介质(SOD)、旋涂碳(SOC)、流体有机材料或流体无机材料中的至少一种。
27.根据权利要求22所述的方法，其中，形成所述导电部分还包括：
将所平坦化的间隙填充材料的一部分进行回蚀刻，以形成所述芯和在所述芯上的凹槽；以及
利用第二导电材料来填充所述凹槽，以形成在所述侧视图中围绕所述芯的所述导电层和所述导电插塞。
28.根据权利要求22所述的方法，其中，形成所述导电部分还包括：
在所平坦化的导电材料和所平坦化的间隙填充材料上沉积第二导电材料；以及
对所述第二导电材料进行图案化，以形成所述芯和在所述侧视图中围绕所述芯的所述导电层和所述导电插塞。
29.根据权利要求27或28所述的方法，其中，所述第一导电材料与所述第二导电材料相同。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403345B (zh) * 2020-03-13 2021-12-07 长江存储科技有限责任公司 隔离保护环、半导体结构及其制备方法
CN113078109B (zh) * 2021-03-26 2022-11-25 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
US12100670B2 (en) 2021-03-26 2024-09-24 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure and semiconductor structure
WO2024103381A1 (en) * 2022-11-18 2024-05-23 Boe Technology Group Co., Ltd. Electronic device and method of fabricating electronic device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807786A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
US6107165A (en) * 1998-08-13 2000-08-22 Quicklogic Corporation Metal-to-metal antifuse having improved barrier layer
US6548906B2 (en) * 2001-08-22 2003-04-15 Agere Systems Inc. Method for reducing a metal seam in an interconnect structure and a device manufactured thereby
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
US7723210B2 (en) * 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
JP2005050903A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
KR100533959B1 (ko) * 2004-06-30 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
US7521364B2 (en) * 2005-12-02 2009-04-21 Macronix Internation Co., Ltd. Surface topology improvement method for plug surface areas
KR100750943B1 (ko) * 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법
US7569475B2 (en) * 2006-11-15 2009-08-04 International Business Machines Corporation Interconnect structure having enhanced electromigration reliability and a method of fabricating same
CN101483150B (zh) * 2009-02-13 2010-10-13 华中科技大学 一种加工硅通孔互连结构的工艺方法
KR101095780B1 (ko) * 2009-06-30 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US8324098B2 (en) * 2010-07-08 2012-12-04 National Semiconductor Corporation Via and method of forming the via with a substantially planar top surface that is suitable for carbon nanotube applications
KR101169167B1 (ko) * 2010-10-25 2012-07-30 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US8940635B1 (en) * 2013-08-30 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming interconnect structure
CN105374765B (zh) * 2014-09-02 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种芯片密封环结构及其制作方法
US9559059B2 (en) * 2014-10-29 2017-01-31 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a conductive capping layer
CN106298694B (zh) * 2015-05-19 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN106206542A (zh) * 2016-07-21 2016-12-07 上海交通大学 半导体垂直铜互连中填充有机聚合物的tsv结构及成型方法
JPWO2018020713A1 (ja) * 2016-07-28 2019-05-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
KR102582671B1 (ko) * 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
CN106816432A (zh) * 2016-12-22 2017-06-09 创智能科技股份有限公司 具有抗静电结构的封装结构
CN108878378A (zh) * 2017-05-11 2018-11-23 台湾积体电路制造股份有限公司 三维集成电路结构及其制造方法
US10276514B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
KR102385105B1 (ko) * 2018-02-27 2022-04-08 삼성전자주식회사 크랙 검출용 칩 및 이를 이용한 크랙 검출 방법
CN108807410B (zh) * 2018-07-16 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
US11133268B2 (en) * 2019-05-24 2021-09-28 International Business Machines Corporation Crack bifurcation in back-end-of-line

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