CN108878378A - 三维集成电路结构及其制造方法 - Google Patents
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Abstract
本发明实施例提供一种三维集成电路结构包括第一芯片、第二芯片、介电层以及密封环。第一芯片与第二芯片接合。介电层位于第二芯片上且环绕第一芯片。密封环位于第一芯片旁且贯穿介电层。
Description
技术领域
本发明实施例涉及一种三维集成电路结构及其制造方法，尤其涉及一种具有密封环的三维集成电路结构及其制造方法。
背景技术
一般来说，在将芯片接合至晶片上以后，会对芯片进行封装与电性连接等处理步骤，最后会经由切割道对接合有芯片的晶片进行切割。然而，在切割晶片时，很容易导致芯片中的膜层发生裂痕的情况。因此，本领域亟须一种能提升切割后的芯片质量的方法。
发明内容
本发明实施例的一种三维集成电路结构包括第一芯片、第二芯片、介电层以及密封环。第一芯片与第二芯片接合。介电层位于第二芯片上且环绕第一芯片。密封环位于第一芯片旁且贯穿介电层。
本发明实施例的一种三维集成电路结构包括第一芯片、第二芯片、介电层、第一密封环以及第二密封环。第一芯片与第二芯片接合。介电层位于第二芯片上且环绕第一芯片。第一密封环位于第一芯片旁且贯穿介电层。第二密封环位于第一密封环与第一芯片之间且贯穿介电层。
本发明实施例的一种三维集成电路结构的制造方法包括以下步骤。将第一芯片接合至晶片上，晶片具有切割道。于晶片上形成介电层，以封装第一芯片。于介电层中形成密封环，密封环贯穿介电层且位于第一芯片与切割道之间。沿着切割道切割介电层与晶片，以形成包括第一芯片与第二芯片的堆叠，其中第二芯片为晶片的一部分。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为根据一些实施例所示出的一种三维集成电路结构的形成方法的流程图；
图2A至图2F为根据一些实施例所示出的一种三维集成电路结构的形成方法的剖面示意图；
图3A为根据一些实施例所示出的一种三维集成电路结构的上视示意图；
图3B为根据一些实施例所示出的一种三维集成电路结构的上视示意图；
图4为根据一些实施例所示出的一种三维集成电路结构的剖面示意图；
图5A为根据一些实施例所示出的一种三维集成电路结构的剖面示意图；以及
图5B为根据一些实施例所示出的一种三维集成电路结构的上视示意图。
具体实施方式
以下揭露内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例，且也可包括第一特征与第二特征之间可形成有额外特征，使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复使用组件符号及/或字母。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。
另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。
图1为根据一些实施例所示出的一种三维集成电路结构的形成方法的流程图。图2A至图2F为根据一些实施例所示出的一种三维集成电路结构的形成方法的剖面示意图。
请同时参照图1至图2B，进行步骤S10，将第一芯片100接合至晶片200上，晶片200具有切割道204。首先，请参照图2A，在一些实施例中，提供多个第一芯片100。各第一芯片100例如包括第一衬底102、组件层110以及内联线120。第一衬底102中例如是设置有隔离结构104，隔离结构104定义至少一个有源区。在一些实施例中，组件层110包括位于第一衬底102的有源区上方及/或有源区中的至少一个栅极结构112与源极/漏极区118。栅极结构112包含闸介电层114与栅极116。闸介电层114与栅极116位于有源区中的第一衬底102上方，其中闸介电层114位于栅极116与第一衬底102之间。源极/漏极区118位于栅极116两侧的第一衬底102中。在一些实施例中，栅极结构112可还包括位于栅极116的侧壁上的间隙壁。在一些实施例中，第一衬底102包括元素半导体(例如硅或锗)及/或化合物半导体(例如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟)。在一些实施例中，第一衬底102为绝缘体上半导体(semiconductor-on-insulator；SOI)衬底。在各种实施例中，第一衬底102可采取平面衬底、具有多个鳍片或奈米线的衬底、或本领域具有通常知识者所熟知的其他形式的衬底。隔离结构104为浅沟槽隔离(shallow trench isolation；STI)结构。在一些实施例中，栅极116为金属栅极，且其材料包括金属、金属合金、金属硅化物或其组合。在替代性实施例中，栅极116为多晶硅栅极。源极/漏极区118包括磊晶层(例如，SiGe或SiC)及/或磊晶层中的掺杂区。
内联线120配置于组件层110上。在一些实施例中，内联线120包括至少一导体层122以及位于两个在垂直方向上相邻的导体层122之间的由介电层所包埋的多个通孔。在本实施例中，为了简化内联线120，仅示出出最上层的导体层122为例，但本发明不以此为限。在一些实施例中，导体层122中的每一个包括金属材料(例如，Cu、Al或其合金)及下方扩散阻挡材料(例如，TiCu、Ti、TiN、Ta、TaN或其组合)，且由合适的工艺(例如电镀或CVD)所形成。在一些实施例中，通孔中的每一个包括金属材料(例如，Cu、Al或其合金)以及位于金属材料的侧边及下方的扩散阻挡材料(例如，TiCu、Ti、TiN、Ta、TaN或其组合)。通孔中的每一个皆由合适的工艺所形成，例如微影蚀刻步骤后进行化学气相沉积法(CVD)、物理气相沉积法(PVD)及/或类似方法。
在一些实施例中，还包括于组件层110与内联线120之间形成至少一个插塞119。插塞119可电性连接栅极或电性连接至源极/漏极区。在一些实施例中，插塞119中的每一个包括金属材料(例如，W、Cu、Al或其合金)以及位于所述金属材料的侧边及下方的扩散阻挡材料(例如，TiW、Ti、TiN、Ta、TaN或其组合)。插塞119中的每一个皆由合适的工艺所形成，例如微影蚀刻步骤后进行电镀(plating)、化学气相沉积法(CVD)、物理气相沉积法(PVD)及/或类似方法。
在一些实施例中，于内联线120上方形成第一接合结构130。详细地说，于内联线120的最上方的导体层122上形成第一接合结构130。在一些实施例中，第一接合结构130包括位于介电层136中的第一接合垫132与第一通孔134。第一接合垫132通过第一通孔134而电性连接至内联线120。在一些实施例中，第一接合垫132与第一通孔134包括导体材料以及位于所述导体材料的侧边及下方的扩散阻挡材料，其中导体材料例如是Cu、Al或其合金等金属，扩散阻挡材料例如是TiCu、Ti、TiN、Ta、TaN或其组合。第一接合垫132与第一通孔134例如是一体成形，其例如是经由诸如双重金属镶嵌等合适的工艺所形成，但本发明不以此为限。在一些实施例中，第一通孔134例如是着陆于内联线120的最上方的导体层122上。介电层136包括氧化硅，苯环丁烯(BCB)高分子、聚酰亚胺(polyimide；PI)、聚苯并恶唑(polybenzoxazole；PBO)或其组合，且由合适的工艺所形成，例如旋涂法、CVD或类似方法。
请继续参照图2A，提供晶片200。在一些实施例中，晶片200包括多个第二芯片区域201与位于多个第二芯片区域201之间的切割线204。各第二芯片区域201包括第二衬底202、组件层210以及内联线220。第二衬底202包括隔离结构206。组件层210包括栅极结构212与源极/漏极区218。栅极结构212包含闸介电层214与栅极216。内联线220经由插塞219与组件层210电性连接。在一些实施例中，第二衬底202与第一衬底102具有相似的材料。在替代性实施例中，第二衬底202与第一衬底102具有不同的材料。
在一些实施例中，内联线220包括至少一导体层222以及位于两个在垂直方向上相邻的导体层222之间的由介电层所包埋的多个通孔。在本实施例中，为了简化内联线220，仅示出出最上层的导体层222为例，但本发明不以此为限。在一些实施例中，于内联线220上方形成第一接合结构230。详细地说，于内联线220的最上方的导体层222上形成第一接合结构230。在一些实施例中，第二接合结构230包括位于介电层236中的第二接合垫232与第二通孔234。第二接合垫232通过第二通孔234而电性连接至内联线220。具体而言，第二接合垫232通过第二通孔234着陆于内联线220的最上方的导体层222上。关于晶片200中的上述构件可以参照前文针对第一芯片100中的相似者所述，于此不赘述。
请参照图2B，将多个第一芯片100翻转，然后接合至晶片200的多个第二芯片区域201。在一些实施例中，第一芯片100以及第二芯片区域201以面对面对准(face-to-facealignment)进行接合，其中第一芯片100的前侧100a面对晶片200的前侧200a。第一芯片100分别接合至第二芯片区域201。具体而言，一个第一芯片100的第一接合垫132对准并实体接触晶片200的对应的第二接合垫232，且相同第一芯片100的介电层136对准并实体接触晶片200的对应的介电层236。在一些实施例中，第一接合垫132的尺寸例如是实质上与第二接合垫232的尺寸相似。在替代性实施例中，第一接合垫132中的一或多者的尺寸小于或大于第二接合垫232的尺寸。将第一芯片100以及晶片200加热及/或加压，可进行金属对金属接合(例如，铜对铜接合)以及介电质对介电质接合(例如，氧化物对氧化物接合)。此种接合称为“混合接合(hybrid bonding)”。在一些实施例中，将第一芯片100接合至第二芯片区域201之前，对第一芯片100进行测试，从而辨别可操作的芯片用于上述接合步骤。
在一些实施例中，通过混合接合，将第一芯片100与晶片200的第二芯片区域201以面对面对准进行接合，如图2B所示，但本揭露不以此为限。在替代性实施例中，依实际需求，通过混合接合、共晶接合(eutectic bonding)或黏着接合(adhesive bonding)，将第一芯片100与晶片200的第二芯片区域201以背对面对准(back-to-face alignment)或背对面对准(back-to-face alignment)进行接合。
在其他实施例中，于接合多个第一芯片100与晶片200后，可将多个第一芯片100薄化。在一些实施例中，通过合适的研磨(grinding)工艺及/或抛光(polishing)工艺(例如化学机械研磨法(CMP)或类似方法)，从第一衬底102的背侧进行薄化，并移除部分第一衬底102。在一些实施例中，可通过薄化工艺裸露出部分位于第一衬底102中的衬底穿孔，也就是说，移除部分第一衬底102直到衬底穿孔从第一背侧裸露出来。在本揭露中，于将第一芯片100接合至第二芯片区域201的步骤之后，再将第一芯片100薄化。此种顺序可使芯片更薄，因为芯片或晶片于薄化步骤期间不易受损或破裂。
请参照图1与图2C，进行步骤S20，于晶片200上形成介电层300，以封装第一芯片100。在本实施例中，介电层300例如是位于第一芯片100旁且填入两相邻第一芯片100之间的空隙中。介电层300的材料例如是环氧树脂、耐热晶体树脂、聚苯并恶唑、聚酰亚胺、苯环丁烯、聚苯硫醚、聚醚醚酮、聚醚砜或其组合等。形成介电层300的合适方法可包括压缩成型法(compressive molding)、移转成型法(transfer molding)、液态包封成型法(liquidencapsulent molding)或类似方法。
请参照图1与图2D，进行步骤S30，于介电层300中形成密封环310，密封环310贯穿介电层300且位于第一芯片100与切割道201之间。在一些实施例中，形成多个密封环310，各密封环310贯穿介电层300且环绕一个第一芯片100。在一些实施例中，形成密封环310的方法例如是于介电层300中形成暴露出晶片200的前侧200a的开口，接着于开口中形成材料层。在一些实施例中，密封环310的材料例如是导体，例如Cu、Al或其合金等金属，其形成方法例如是电镀或CVD等合适工艺。在其他实施例中，密封环310的材料也可以是非导体。在一些实施例中，密封环310的宽度w例如是至少大于1um。在其他实施例中，密封环310的宽度w例如是至少大于2um。在一些实施例中，如图3A所示，密封环310为环状，其位于第一芯片100旁且环绕第一芯片100。在一些实施例中，如图3B所示，密封环310也可以包括多个图案312，这些图案312排列成环状以环绕第一芯片100。
请参照图1与图2E，于第一芯片100上方形成重布线电路结构(redistributionlayer；RDL)320。在一些实施例中，重布线电路结构320包括至少一导体层322以及位于两个在垂直方向上相邻的导体层322之间的由介电层所包埋的多个通孔。在图2E中，为了简化重布线电路结构320，仅示出出在保护层324中的最上层的导体层322为例，但实际上保护层324与介电层300之间配置有至少一层介电层与位于介电层中的导体层。在一些实施例中，最底层的导体层例如是与第一衬底102中的衬底穿孔电性连接。接着，于重布线电路结构320上方形成凸块下方金属化(under bump metalization；UBM)层330，且于UBM层330上方形成或设置凸块332(例如锡球)。凸块332通过重布线电路结构320而电性连接至衬底穿孔。在一些实施例中，UBM层150由Ti、TiN、Ta、TaN或类似物所构成，且由合适的工艺(例如CVD)所形成。在一些实施例，凸块332由低阻值材料所构成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金，且凸块332由合适的工艺所形成，例如蒸镀、电镀、落球(ball drop)、或网印(screenprinting)。
请参照图1与图2F，进行步骤S40，沿着切割线201切割介电层300与晶片200，以形成包括第一芯片100与第二芯片201a的堆叠400，其中第二芯片201a为晶片200的一部分。切割的方法包括切割(dicing)工艺或分离(singulation)工艺。在一些实施例中，在进行切割工艺或分离工艺后，形成多个堆叠400，各堆叠400包括第一芯片100以及第二芯片201a。用于切割工艺的切开机通常涉及以旋转刀片或激光束进行切割。也就是说，切割工艺或分离工艺为(例如)激光切开工艺或机械切开工艺。特别说明的是，虽然在上述的实施例中是以示出两个第一芯片100为例，但本发明不以此为限，在其他实施例中，第一芯片100的数目也可以是一个或多于两个。
在上述的实施例中，是以密封环310整个配置于介电层300中为例，但本发明不限于此。举例来说，如图4所示，密封环310包括第一部分314与第二部分316，其中第一部分314贯穿介电层300，而第二部分316位于第二芯片201a中。具体而言，密封环310的第二部分316例如是延伸至第二芯片201a的介电层236中。第二部分316的材料例如是导体或非导体。第二部分316的材料可以与第一部分314相同或不同。在一些实施例中，第二部分316可具有水平延伸部316a与垂直延伸部316b，其中水平延伸部316a与垂直延伸部316b连接，第一部分314例如是着陆于第二部分316的水平延伸部316a上。在一些实施例中，第二部分316例如是着陆于内联线220的导体层222上。在一些实施例中，第一部分314的宽度w1例如是至少大于1um。其中水平延伸部316a的宽度w2例如是至少大于2um，垂直延伸部316b的宽度w3例如是至少大于0.3um。位于第二部分316下方的内联线220的导体层222的宽度w4例如是至少大于0.5um。
在一些实施例中，第二部分316例如是与第二接合结构230通过相同的工艺一起形成，但本发明不限于此。也就是说，在晶片200与第一芯片100接合之前，就已预先于晶片200中形成密封环310的第二部分316。在其他实施例中，也可以在接合晶片200与第一芯片100与形成介电层300之后，才形成密封环310。也就是说，于介电层300与其下方的介电层236中形成开口，并于开口中填满材料以形成密封环310。
在上述的实施例中，是以在一个第一芯片的周围设置一个密封环为例，但本发明不以此为限。在一些实施例中，如图5A与图5B所示，在堆叠400中，一个第一芯片100的周围设置多个密封环310a、310b。密封环310a环绕第一芯片100且贯穿介电层300。密封环310b环绕第一芯片100且位于密封环310a与第一芯片100之间，并贯穿介电层300。在一些实施例中，密封环310a、310b之间的水平间距d至少大于5um。在一些实施例中，密封环310a、310b例如是通过同一工艺同时形成。在一些实施例中，由晶片200切出堆叠400之前，密封环310a、310b位于切割线204与第一芯片100之间。再者，虽然在图5A与图5B中是以密封环310a、310b贯穿介电层300为例，但在其他实施例中，密封环310a、310b中的至少一个也可以如图4所示进一步延伸至晶片200中。
上述的实施例可以应用于各种封装结构中，诸如整合扇出型(Integrated Fan-Out；INFO)封装结构、衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)封装结构、芯片倒装封装结构等。
综上所述，在一些实施例中，第一芯片的周围设置有密封环，如此一来，在进行晶片切割步骤时，可以避免第一芯片中的膜层(诸如位于重布线电路结构中的介电层及/或保护层)发生裂痕的情况。也就是说，密封环的设计可以降低切割工艺中诸如激光等热能对芯片中的膜层所导致冲击。因此，切割后的包括第一芯片与第二芯片的堆叠结构具有较佳的良率。
在一些实施例中，一种三维集成电路结构包括第一芯片、第二芯片、介电层以及密封环。第一芯片与第二芯片接合。介电层位于第二芯片上且环绕第一芯片。密封环位于第一芯片旁且贯穿介电层。
在一些实施例中，一种三维集成电路结构包括第一芯片、第二芯片、介电层、第一密封环以及第二密封环。第一芯片与第二芯片接合。介电层位于第二芯片上且环绕第一芯片。第一密封环位于第一芯片旁且贯穿介电层。第二密封环位于第一密封环与第一芯片之间且贯穿介电层。
在一些实施例中，一种三维集成电路结构的制造方法包括以下步骤。将第一芯片接合至晶片上，晶片具有切割道。于晶片上形成介电层，以封装第一芯片。于介电层中形成密封环，密封环贯穿介电层且位于第一芯片与切割道之间。沿着切割道切割介电层与晶片，以形成包括第一芯片与第二芯片的堆叠，其中第二芯片为晶片的一部分。
以上概述了数个实施例的特征，使本领域技术人员可更佳了解本揭露的态样。本领域技术人员应理解，其可轻易地使用本揭露作为设计或修改其他工艺与结构的依据，以实行本文所介绍的实施例的相同目的及/或达到相同优点。本领域技术人员还应理解，这种等效的配置并不悖离本揭露的精神与范畴，且本领域技术人员在不悖离本揭露的精神与范畴的情况下可对本文做出各种改变、置换以及变更。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，均在本发明范围内。
Claims (10)
1.一种三维集成电路结构，其特征在于，包括：
第一芯片；
第二芯片，与所述第一芯片接合；
介电层，位于所述第二芯片上且环绕所述第一芯片；以及
密封环，位于所述第一芯片旁且贯穿所述介电层。
2.根据权利要求1所述的三维集成电路结构，其特征在于，所述密封环的一部分位于所述第二芯片中。
3.根据权利要求1所述的三维集成电路结构，其特征在于，还包括保护层，配置于所述第二芯片上且覆盖所述第一芯片、所述介电层以及所述密封环。
4.根据权利要求1所述的三维集成电路结构，其特征在于，所述密封环环绕所述第一芯片。
5.根据权利要求1所述的三维集成电路结构，其特征在于，所述密封环包括多个图案，所述些图案经排列以环绕所述第一芯片。
6.一种三维集成电路结构，其特征在于，包括：
第一芯片；
第二芯片，与所述第一芯片接合；
介电层，位于所述第二芯片上且环绕所述第一芯片；
第一密封环，位于所述第一芯片旁且贯穿所述介电层；以及
第二密封环，位于所述第一密封环与所述第一芯片之间且贯穿所述介电层。
7.根据权利要求6所述的三维集成电路结构，其特征在于，还包括保护层，配置于所述第二芯片上且覆盖所述第一芯片、所述介电层、所述第一密封环以及所述第二密封环。
8.根据权利要求6所述的三维集成电路结构，其特征在于，所述第一密封环与所述第二密封环之间的水平间距至少大于5um。
9.一种三维集成电路结构的制造方法，其特征在于，包括：
将第一芯片接合至晶片上，所述晶片具有切割道；
于所述晶片上形成介电层，以封装所述第一芯片；
于所述介电层中形成密封环，所述密封环贯穿所述介电层且位于所述第一芯片与所述切割道之间；以及
沿着所述切割道切割所述介电层与所述晶片，以形成包括所述第一芯片与第二芯片的堆叠，其中所述第二芯片为所述晶片的一部分。
10.根据权利要求9所述的三维集成电路结构的制造方法，其特征在于，还包括形成保护层，以覆盖所述第一芯片、所述介电层以及所述第一密封环，切割所述介电层与所述晶片的步骤还包括切割所述保护层。
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