TWI686876B

TWI686876B - 三維積體電路結構及其製造方法

Info

Publication number: TWI686876B
Application number: TW106115570A
Authority: TW
Inventors: 陳英儒; 吳集錫; 余振華; 陳憲偉; 陳明發
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-05-11
Filing date: 2017-05-11
Publication date: 2020-03-01
Also published as: TW201901817A

Abstract

一種三維積體電路結構包括第一晶片、第二晶片、介電層以及密封環。第一晶片與第二晶片接合。介電層位於第二晶片上且環繞第一晶片。密封環位於第一晶片旁且貫穿介電層。

Description

三維積體電路結構及其製造方法

本發明實施例是有關於一種三維積體電路結構及其製造方法，且特別是有關於一種具有密封環的三維積體電路結構及其製造方法。

一般來說，在將晶片接合至晶圓上以後，會對晶片進行封裝與電性連接等處理步驟，最後會經由切割道對接合有晶片的晶圓進行切割。然而，在切割晶圓時，很容易導致晶片中的膜層發生裂痕的情況。因此，本領域亟須一種能提昇切割後的晶片品質的方法。

本發明實施例的一種三維積體電路結構包括第一晶片、第二晶片、介電層以及密封環。第一晶片與第二晶片接合。介電層位於第二晶片上且環繞第一晶片。密封環位於第一晶片旁且貫穿介電層。

本發明實施例的一種三維積體電路結構包括第一晶片、第二晶片、介電層、第一密封環以及第二密封環。第一晶片與第二晶片接合。介電層位於第二晶片上且環繞第一晶片。第一密封環位於第一晶片旁且貫穿介電層。第二密封環位於第一密封環與第一晶片之間且貫穿介電層。

本發明實施例的一種三維積體電路結構的製造方法包括以下步驟。將第一晶片接合至晶圓上，晶圓具有切割道。於晶圓上形成介電層，以封裝第一晶片。於介電層中形成密封環，密封環貫穿介電層且位於第一晶片與切割道之間。沿著切割道切割介電層與晶圓，以形成包括第一晶片與第二晶片的堆疊，其中第二晶片為晶圓的一部分。

以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。為了簡單及清楚起見，各種特徵可任意地繪示為不同尺寸。此外，本揭露在各種實例中可重複使用裝置符號以及/或字母。裝置符號的重複使用是為了簡單及清楚起見，且並不代表所欲討論的各個實施例及/或配置本身之間的關係。

另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在。。。下」、「在。。。下方」、「下部」、「在、、、上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋裝置在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。

圖1為根據一些實施例所繪示的一種三維積體電路結構的形成方法的流程圖。圖2A至圖2F為根據一些實施例所繪示的一種三維積體電路結構的形成方法的剖面示意圖。

請同時參照圖1至圖2B，進行步驟S10，將第一晶片100接合至晶圓200上，晶圓200具有切割道204。首先，請參照圖2A，在一些實施例中，提供多個第一晶片100。各第一晶片100例如包括第一基底102、元件層110以及內連線120。第一基底102中例如是設置有隔離結構104，隔離結構104定義至少一個主動區。在一些實施例中，元件層110包括位於第一基底102的主動區上方及/或主動區中的至少一個閘極結構112與源極/汲極區118。閘極結構112包含閘介電層114與閘極116。閘介電層114與閘極116位於主動區中的第一基底102上方，其中閘介電層114位於閘極116與第一基底102之間。源極/汲極區118位於閘極116兩側的第一基底102中。在一些實施例中，閘極結構112可更包括位於閘極116的側壁上的間隙壁。在一些實施例中，第一基底102包括元素半導體（例如矽或鍺）及/或化合物半導體（例如矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵或磷化銦）。在一些實施例中，第一基底102為絕緣體上半導體（semiconductor-on-insulator；SOI）基底。在各種實施例中，第一基底102可採取平面基底、具有多個鰭片或奈米線的基底、或本領域具有通常知識者所熟知的其他形式的基底。隔離結構104為淺溝渠隔離（shallow trench isolation；STI）結構。在一些實施例中，閘極116為金屬閘極，且其材料包括金屬、金屬合金、金屬矽化物或其組合。在替代性實施例中，閘極116為多晶矽閘極。源極/汲極區118包括磊晶層（例如，SiGe或SiC）及/或磊晶層中的摻雜區。

內連線120配置於元件層110上。在一些實施例中，內連線120包括至少一導體層122以及位於兩個在垂直方向上相鄰的導體層122之間的由介電層所包埋的多個通孔。在本實施例中，為了簡化內連線120，僅繪示出最上層的導體層122為例，但本發明不以此為限。在一些實施例中，導體層122中的每一者包括金屬材料（例如，Cu、Al或其合金）及下方擴散阻障材料（例如，TiCu、Ti、TiN、Ta、TaN或其組合），且由合適的製程（例如電鍍或CVD）所形成。在一些實施例中，通孔中的每一者包括金屬材料（例如，Cu、Al或其合金）以及位於金屬材料的側邊及下方的擴散阻障材料（例如，TiCu、Ti、TiN、Ta、TaN或其組合）。通孔中的每一者皆由合適的製程所形成，例如微影蝕刻步驟後進行化學氣相沉積法（CVD）、物理氣相沉積法（PVD）及/或類似方法。

在一些實施例中，更包括於元件層110與內連線120之間形成至少一個插塞119。插塞119可電性連接閘極或電性連接至源極/汲極區。在一些實施例中，插塞119中的每一者包括金屬材料（例如，W、Cu、Al或其合金）以及位於所述金屬材料的側邊及下方的擴散阻障材料（例如，TiW、Ti、TiN、Ta、TaN或其組合）。插塞119中的每一者皆由合適的製程所形成，例如微影蝕刻步驟後進行電鍍（plating）、化學氣相沉積法（CVD）、物理氣相沉積法（PVD）及/或類似方法。

在一些實施例中，於內連線120上方形成第一接合結構130。詳細地說，於內連線120的最上方的導體層122上形成第一接合結構130。在一些實施例中，第一接合結構130包括位於介電層136中的第一接合墊132與第一通孔134。第一接合墊132通過第一通孔134而電性連接至內連線120。在一些實施例中，第一接合墊132與第一通孔134包括導體材料以及位於所述導體材料的側邊及下方的擴散阻障材料，其中導體材料例如是Cu、Al或其合金等金屬，擴散阻障材料例如是TiCu、Ti、TiN、Ta、TaN或其組合。第一接合墊132與第一通孔134例如是一體成形，其例如是經由諸如雙重金屬鑲嵌等合適的製程所形成，但本發明不以此為限。在一些實施例中，第一通孔134例如是著陸於內連線120的最上方的導體層122上。介電層136包括氧化矽，苯環丁烯（BCB）高分子、聚醯亞胺（polyimide；PI）、聚苯並噁唑（polybenzoxazole；PBO）或其組合，且由合適的製程所形成，例如旋塗法、CVD或類似方法。

請繼續參照圖2A，提供晶圓200。在一些實施例中，晶圓200包括多個第二晶片區域201與位於多個第二晶片區域201之間的切割線204。各第二晶片區域201包括第二基底202、元件層210以及內連線220。第二基底202包括隔離結構206。元件層210包括閘極結構212與源極/汲極區218。閘極結構212包含閘介電層214與閘極216。內連線220經由插塞219與元件層210電性連接。在一些實施例中，第二基底202與第一基底102具有相似的材料。在替代性實施例中，第二基底202與第一基底102具有不同的材料。

在一些實施例中，內連線220包括至少一導體層222以及位於兩個在垂直方向上相鄰的導體層222之間的由介電層所包埋的多個通孔。在本實施例中，為了簡化內連線220，僅繪示出最上層的導體層222為例，但本發明不以此為限。在一些實施例中，於內連線220上方形成第一接合結構230。詳細地說，於內連線220的最上方的導體層222上形成第一接合結構230。在一些實施例中，第二接合結構230包括位於介電層236中的第二接合墊232與第二通孔234。第二接合墊232通過第二通孔234而電性連接至內連線220。具體而言，第二接合墊232通過第二通孔234著陸於內連線220的最上方的導體層222上。關於晶圓200中的上述構件可以參照前文針對第一晶片100中的相似者所述，於此不贅述。

請參照圖2B，將多個第一晶片100翻轉，然後接合至晶圓200的多個第二晶片區域201。在一些實施例中，第一晶片100以及第二晶片區域201以面對面對準（face-to-face alignment）進行接合，其中第一晶片100的前側100a面對晶圓200的前側200a。第一晶片100分別接合至第二晶片區域201。具體而言，一個第一晶片100的第一接合墊132對準並實體接觸晶圓200的對應的第二接合墊232，且相同第一晶片100的介電層136對準並實體接觸晶圓200的對應的介電層236。在一些實施例中，第一接合墊132的尺寸例如是實質上與第二接合墊232的尺寸相似。在替代性實施例中，第一接合墊132中的一或多者的尺寸小於或大於第二接合墊232的尺寸。將第一晶片100以及晶圓200加熱及/或加壓，可進行金屬對金屬接合（例如，銅對銅接合）以及介電質對介電質接合（例如，氧化物對氧化物接合）。此種接合稱為「混合接合（hybrid bonding）」。在一些實施例中，將第一晶片100接合至第二晶片區域201之前，對第一晶片100進行測試，從而辨別可操作的晶片用於上述接合步驟。

在一些實施例中，通過混合接合，將第一晶片100與晶圓200的第二晶片區域201以面對面對準進行接合，如圖2B所示，但本揭露不以此為限。在替代性實施例中，依實際需求，通過混合接合、共晶接合（eutectic bonding）或黏著接合（adhesive bonding），將第一晶片100與晶圓200的第二晶片區域201以背對面對準（back-to-face alignment）或背對面對準（back-to-face alignment）進行接合。

在其他實施例中，於接合多個第一晶片100與晶圓200後，可將多個第一晶片100薄化。在一些實施例中，透過合適的研磨（grinding）製程及/或拋光（polishing）製程（例如化學機械研磨法（CMP）或類似方法），從第一基底102的背側進行薄化，並移除部分第一基底102。在一些實施例中，可藉由薄化製程裸露出部分位於第一基底102中的基底穿孔，換言之，移除部分第一基底102直到基底穿孔從第一背側裸露出來。在本揭露中，於將第一晶片100接合至第二晶片區域201的步驟之後，再將第一晶片100薄化。此種順序可使晶片更薄，因為晶片或晶圓於薄化步驟期間不易受損或破裂。

請參照圖1與圖2C，進行步驟S20，於晶圓200上形成介電層300，以封裝第一晶片100。在本實施例中，介電層300例如是位於第一晶片100旁且填入兩相鄰第一晶片100之間的空隙中。介電層300的材料例如是環氧樹脂、耐熱晶體樹脂、聚苯並噁唑、聚醯亞胺、苯環丁烯、聚苯硫醚、聚醚醚酮、聚醚碸或其組合等。形成介電層300的合適方法可包括壓縮成型法（compressive molding）、移轉成型法（transfer molding）、液態包封成型法（liquid encapsulent molding）或類似方法。

請參照圖1與圖2D，進行步驟S30，於介電層300中形成密封環310，密封環310貫穿介電層300且位於第一晶片100與切割道201之間。在一些實施例中，形成多個密封環310，各密封環310貫穿介電層300且環繞一個第一晶片100。在一些實施例中，形成密封環310的方法例如是於介電層300中形成暴露出晶圓200的前側200a的開口，接著於開口中形成材料層。在一些實施例中，密封環310的材料例如是導體，例如Cu、Al或其合金等金屬，其形成方法例如是電鍍或CVD等合適製程。在其他實施例中，密封環310的材料也可以是非導體。在一些實施例中，密封環310的寬度w例如是至少大於1um。在其他實施例中，密封環310的寬度w例如是至少大於2um。在一些實施例中，如圖3A所示，密封環310為環狀，其位於第一晶片100旁且環繞第一晶片100。在一些實施例中，如圖3B所示，密封環310也可以包括多個圖案312，這些圖案312排列成環狀以環繞第一晶片100。

請參照圖1與圖2E，於第一晶片100上方形成重佈線電路結構（redistribution layer；RDL）320。在一些實施例中，重佈線電路結構320包括至少一導體層322以及位於兩個在垂直方向上相鄰的導體層322之間的由介電層所包埋的多個通孔。在圖2E中，為了簡化重佈線電路結構320，僅繪示出在保護層324中的最上層的導體層322為例，但實際上保護層324與介電層300之間配置有至少一層介電層與位於介電層中的導體層。在一些實施例中，最底層的導體層例如是與第一基底102中的基底穿孔電性連接。接著，於重佈線電路結構320上方形成凸塊下方金屬化（under bump metalization；UBM）層330，且於UBM層330上方形成或設置凸塊332（例如錫球）。凸塊332通過重佈線電路結構320而電性連接至基底穿孔。在一些實施例中，UBM層150由Ti、TiN、Ta、TaN或類似物所構成，且由合適的製程（例如CVD）所形成。在一些實施例，凸塊332由低阻值材料所構成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金，且凸塊332由合適的製程所形成，例如蒸鍍、電鍍、落球（ball drop）、或網印（screen printing）。

請參照圖1與圖2F，進行步驟S40，沿著切割線201切割介電層300與晶圓200，以形成包括第一晶片100與第二晶片201a的堆疊400，其中第二晶片201a為晶圓200的一部分。切割的方法包括切割（dicing）製程或分離（singulation）製程。在一些實施例中，在進行切割製程或分離製程後，形成多個堆疊400，各堆疊400包括第一晶片100以及第二晶片201a。用於切割製程的切開機通常涉及以旋轉刀片或雷射束進行切割。換言之，切割製程或分離製程為（例如）雷射切開製程或機械切開製程。特別說明的是，雖然在上述的實施例中是以繪示兩個第一晶片100為例，但本發明不以此為限，在其他實施例中，第一晶片100的數目也可以是一個或多於兩個。

在上述的實施例中，是以密封環310整個配置於介電層300中為例，但本發明不限於此。舉例來說，如圖4所示，密封環310包括第一部分314與第二部分316，其中第一部分314貫穿介電層300，而第二部分316位於第二晶片201a中。具體而言，密封環310的第二部分316例如是延伸至第二晶片201a的介電層236中。第二部分316的材料例如是導體或非導體。第二部分316的材料可以與第一部分314相同或不同。在一些實施例中，第二部分316可具有水平延伸部316a與垂直延伸部316b，其中水平延伸部316a與垂直延伸部316b連接，第一部分314例如是著陸於第二部分316的水平延伸部316a上。在一些實施例中，第二部分316例如是著陸於內連線220的導體層222上。在一些實施例中，第一部分314的寬度w1例如是至少大於1um。其中水平延伸部316a的寬度w2例如是至少大於2um，垂直延伸部316b的寬度w3例如是至少大於0.3um。位於第二部分316下方的內連線220的導體層222的寬度w4例如是至少大於0.5 um。

在一些實施例中，第二部分316例如是與第二接合結構230藉由相同的製程一起形成，但本發明不限於此。也就是說，在晶圓200與第一晶片100接合之前，就已預先於晶圓200中形成密封環310的第二部分316。在其他實施例中，也可以在接合晶圓200與第一晶片100與形成介電層300之後，才形成密封環310。也就是說，於介電層300與其下方的介電層236中形成開口，並於開口中填滿材料以形成密封環310。

在上述的實施例中，是以在一個第一晶片的周圍設置一個密封環為例，但本發明不以此為限。在一些實施例中，如圖5A與圖5B所示，在堆疊400中，一個第一晶片100的周圍設置多個密封環310a、310b。密封環310a環繞第一晶片100且貫穿介電層300。密封環310b環繞第一晶片100且位於密封環310a與第一晶片100之間，並貫穿介電層300。在一些實施例中，密封環310a、310b之間的水平間距d至少大於5um。在一些實施例中，密封環310a、310b例如是藉由同一製程同時形成。在一些實施例中，由晶圓200切出堆疊400之前，密封環310a、310b位於切割線204與第一晶片100之間。再者，雖然在圖5A與圖5B中是以密封環310a、310b貫穿介電層300為例，但在其他實施例中，密封環310a、310b中的至少一者也可以如圖4所示進一步延伸至晶圓200中。

上述的實施例可以應用於各種封裝結構中，諸如整合扇出型（Integrated Fan-Out；INFO）封裝結構、基底上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）封裝結構、覆晶封裝結構等。

綜上所述，在一些實施例中，第一晶片的周圍設置有密封環，如此一來，在進行晶圓切割步驟時，可以避免第一晶片中的膜層（諸如位於重佈線電路結構中的介電層及/或保護層）發生裂痕的情況。也就是說，密封環的設計可以降低切割製程中諸如雷射等熱能對晶片中的膜層所導致衝擊。因此，切割後的包括第一晶片與第二晶片的堆疊結構具有較佳的良率。

在一些實施例中，一種三維積體電路結構包括第一晶片、第二晶片、介電層以及密封環。第一晶片與第二晶片接合。介電層位於第二晶片上且環繞第一晶片。密封環位於第一晶片旁且貫穿介電層。

在一些實施例中，一種三維積體電路結構包括第一晶片、第二晶片、介電層、第一密封環以及第二密封環。第一晶片與第二晶片接合。介電層位於第二晶片上且環繞第一晶片。第一密封環位於第一晶片旁且貫穿介電層。第二密封環位於第一密封環與第一晶片之間且貫穿介電層。

在一些實施例中，一種三維積體電路結構的製造方法包括以下步驟。將第一晶片接合至晶圓上，晶圓具有切割道。於晶圓上形成介電層，以封裝第一晶片。於介電層中形成密封環，密封環貫穿介電層且位於第一晶片與切割道之間。沿著切割道切割介電層與晶圓，以形成包括第一晶片與第二晶片的堆疊，其中第二晶片為晶圓的一部分。

以上概述了多個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實施本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。

S10、S20、S30、S40‧‧‧步驟100、201a‧‧‧晶片100a、200a‧‧‧前側102、202‧‧‧基底104、204‧‧‧隔離結構110、210‧‧‧元件層112、212‧‧‧閘極結構114、214‧‧‧閘介電層116、216‧‧‧閘極118、218‧‧‧源極/汲極區119、219‧‧‧插塞120、220‧‧‧內連線122、222‧‧‧導體層130、230‧‧‧接合結構132、232‧‧‧接合墊134、234‧‧‧通孔136、236‧‧‧介電層200‧‧‧晶圓201‧‧‧晶片區域204‧‧‧切割線300‧‧‧介電層310、310a、310b‧‧‧密封環312‧‧‧圖案314‧‧‧第一部分316‧‧‧第二部分316a‧‧‧水平延伸部316b‧‧‧垂直延伸部320‧‧‧重佈線電路結構322‧‧‧導體層324‧‧‧保護層330‧‧‧凸塊下方金屬化層332‧‧‧凸塊400‧‧‧堆疊w、w1、w2、w3、w4‧‧‧寬度d‧‧‧距離

圖1為根據一些實施例所繪示的一種三維積體電路結構的形成方法的流程圖。圖2A至圖2F為根據一些實施例所繪示的一種三維積體電路結構的形成方法的剖面示意圖。圖3A為根據一些實施例所繪示的一種三維積體電路結構的上視示意圖。圖3B為根據一些實施例所繪示的一種三維積體電路結構的上視示意圖。圖4為根據一些實施例所繪示的一種三維積體電路結構的剖面示意圖。圖5A為根據一些實施例所繪示的一種三維積體電路結構的剖面示意圖。圖5B為根據一些實施例所繪示的一種三維積體電路結構的上視示意圖。

100‧‧‧晶片

102、202‧‧‧基底

104、204‧‧‧隔離結構

110、210‧‧‧元件層

112、212‧‧‧閘極結構

114、214‧‧‧閘介電層

116、216‧‧‧閘極

118、218‧‧‧源極/汲極區

119、219‧‧‧插塞

120、220‧‧‧內連線

122、222‧‧‧導體層

130、230‧‧‧接合結構

132、232‧‧‧接合墊

134、234‧‧‧通孔

136、236‧‧‧介電層

200‧‧‧晶圓

201‧‧‧晶片區域

204‧‧‧切割線

300‧‧‧介電層

310‧‧‧密封環

320‧‧‧重佈線電路結構

322‧‧‧導體層

324‧‧‧保護層

330‧‧‧凸塊下方金屬化層

332‧‧‧凸塊

w‧‧‧寬度

Claims

一種三維積體電路結構，包括：一第一晶片；一第二晶片，與該第一晶片接合；一介電層，位於該第二晶片上，其中該第一晶片位於該介電層中；以及一密封環，位於該第一晶片旁且貫穿該介電層。
如申請專利範圍第1項所述的三維積體電路結構，其中該密封環的一部分位於該第二晶片中。
如申請專利範圍第1項所述的三維積體電路結構，更包括一保護層，配置於該第二晶片上且覆蓋該第一晶片、該介電層以及該密封環。
如申請專利範圍第1項所述的三維積體電路結構，其中該密封環環繞該第一晶片。
如申請專利範圍第1項所述的三維積體電路結構，其中該密封環包括多個圖案，該些圖案經排列以環繞該第一晶片。
一種三維積體電路結構，包括：一第一晶片；一第二晶片，與該第一晶片接合；一介電層，位於該第二晶片上且環繞該第一晶片；一第一密封環，位於該第一晶片旁且貫穿該介電層；以及一第二密封環，位於該第一密封環與該第一晶片之間且貫穿該介電層。
如申請專利範圍第6項所述的三維積體電路結構，更包括一保護層，配置於該第二晶片上且覆蓋該第一晶片、該介電層、該第一密封環以及該第二密封環。
如申請專利範圍第6項所述的三維積體電路結構，其中該第一密封環與該第二密封環之間的水平間距至少大於5um。
一種三維積體電路結構的製造方法，包括：將一第一晶片接合至一晶圓上，該晶圓具有一切割道；於該晶圓上形成一介電層，以封裝該第一晶片；於該介電層中形成一密封環，該密封環貫穿該介電層且位於該第一晶片與該切割道之間；以及沿著該切割道切割該介電層與該晶圓，以形成包括該第一晶片與一第二晶片的一堆疊，其中該第二晶片為該晶圓的一部分。
如申請專利範圍第9項所述的三維積體電路結構的製造方法，更包括形成一保護層，以覆蓋該第一晶片、該介電層以及該第一密封環，切割該介電層與該晶圓的步驟更包括切割該保護層。