TWI610415B - 三維積體電路結構 - Google Patents

三維積體電路結構 Download PDF

Info

Publication number
TWI610415B
TWI610415B TW104138463A TW104138463A TWI610415B TW I610415 B TWI610415 B TW I610415B TW 104138463 A TW104138463 A TW 104138463A TW 104138463 A TW104138463 A TW 104138463A TW I610415 B TWI610415 B TW I610415B
Authority
TW
Taiwan
Prior art keywords
wafer
substrate
metal
gate
conductive
Prior art date
Application number
TW104138463A
Other languages
English (en)
Other versions
TW201709458A (zh
Inventor
余振華
葉松峯
陳明發
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201709458A publication Critical patent/TW201709458A/zh
Application granted granted Critical
Publication of TWI610415B publication Critical patent/TWI610415B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本揭露提供多種三維積體電路（3DIC）結構。一種3DIC結構包括第一晶片、第二晶片以及至少一個基底穿孔（TSV）。第一晶片通過第一晶片的第一接合墊以及第二晶片的第二接合墊而電性連接至第二晶片。基底穿孔從第一晶片的第一背側延伸至第一晶片的金屬化構件。至少一個導電孔電性連接於基底穿孔與第一接合墊之間，且至少一個細長狹縫或封閉空間位於至少一個導電孔內。

Description

三維積體電路結構
本揭露是關於一種半導體結構，且特別是有關於一種三維積體電路結構。
近年來，由於各種電子構件（例如電晶體、二極體、電阻器、電容器等）的積集度不斷提升，半導體工業因而快速成長。這種積集度的提升，大多是因為最小特徵尺寸的持續縮小，因而允許將更多的構件整合在一特定的區域中。
相較於先前的封裝件，這些尺寸較小的電子構件佔據較小的面積，因而需要較小的封裝件。用於半導體的封裝件的類型的實例包括四方扁平封裝（quad flat pack；QFP）、針格陣列（pin grid array；PGA）、球格陣列（ball grid array；BGA）、覆晶（flip chip；FC）、三維積體電路（three-dimensional integrated circuit；3DIC）、晶圓級封裝（wafer level package；WLP）以及疊層封裝（package on package；PoP）元件。一些3DIC是以半導體晶圓等級將晶片置放於晶片上來製備。因為堆疊晶片之間的內連線長度的減少，這些3DIC提供了改良的集成密度與其他優勢，例如較快的速度以及較高的頻寬（band width）。然而，仍存在許多與3DIC相關的挑戰。
本揭露提供一種三維積體電路（3DIC）結構，可將來自基底穿孔（through substrate via；TSV）的電流均勻地分布或分散至多個導電孔以及接合墊，以大幅提高元件的可靠度。
根據本揭露的一些實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。通過第一晶片的第一接合墊以及第二晶片的第二接合墊將第一晶片電性連接至二晶片。基底穿孔從第一晶片的第一背側延伸至第一晶片的金屬化構件。此外，至少一個導電孔（conductive via）電性連接於基底穿孔與第一接合墊之間，且至少一個細長狹縫（elongated slot elongated slot）或封閉空間（closed space）位於至少一個導電孔內。
在本揭露的一些實施例中，上述金屬化構件為最接近第一晶片的第一背側的金屬線。
在本揭露的一些實施例中，上述金屬化構件為第一晶片的金屬閘極。
在本揭露的一些實施例中，上述三維積體電路結構更包括介電材料，且所述介電材料填入至少一個導電孔的至少一個細長狹縫或封閉空間內。
在本揭露的一些實施例中，上述至少一個導電孔包括多個導電孔，且所述多個導電孔形成為牆狀物、柵欄、環狀物或其組合。
根據本揭露的一些實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。透過混合接合（hybrid bonding）將第一晶片接合至第二晶片，混合接合包括金屬對金屬接合（metal-to-metal bonding）以及介電質對介電質接合（dielectric-to-dielectric bonding）。至少一個基底穿孔穿過第一晶片的第一基底，且通過多個條狀導電孔而電性連接至第二晶片。
在本揭露的一些實施例中，上述條狀導電孔為彼此分開的。
在本揭露的一些實施例中，至少部分的上述條狀導電孔為相連的。
在本揭露的一些實施例中，上述條狀導電孔形成為牆狀物、柵欄、環狀物或其組合。
根據本揭露的一些實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。第一晶片接合至第二晶片。至少一個基底穿孔穿過第一晶片的第一基底且著陸於第一晶片的金屬閘極上。
基於上述，本揭露提供多種3DIC結構，其中多個條狀導電孔配置於基底穿孔與第一晶片的接合墊之間。此種配置可將來自基底穿孔的電流均勻地分布或分散至多個條狀導電孔以及接合墊，以大幅提高元件的可靠度。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
圖1A至圖1F為根據一些實施例所繪示的一種3DIC結構的形成方法的剖面示意圖。
請參照圖1A，提供多個第一晶片10。在一些實施例中，各第一晶片10包括隔離結構101、閘介電層102、閘極104、源極/汲極區105以及介電層107。隔離結構101定義至少一個主動區。閘介電層102、閘極104位於主動區中的第一基底100上方。源極/汲極區105位於閘極104兩側的第一基底100中。介電層107位於閘極104上方。在一些實施例中，第一基底100包括元素半導體（例如矽或鍺）及/或化合物半導體（例如矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵或磷化銦）。在一些實施例中，第一基底100為絕緣體上半導體（semiconductor-on-insulator；SOI）基底。在各種實施例中，第一基底100可採取平面基底、具有多個鰭片或奈米線的基底、或本領域具有通常知識者所熟知的其他形式的基底。隔離結構101為淺溝渠隔離（shallow trench isolation；STI）結構。閘介電層102由氧化矽、高介電常數（高k）材料或其組合所構成。在一些實施例中，高k材料的介電常數大於約4或甚至大於約10。在一些實施例中，高k材料包括金屬氧化物，例如氧化鈦（TiO2 ）、氧化鋯（ZrO2 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、鈦酸鍶鋇（（Ba,Sr）TiO3 ）或其組合。在一些實施例中，閘極104為金屬閘極，且其材料包括金屬、金屬合金、金屬矽化物或其組合。在替代性實施例中，閘極104為多晶矽閘極。源極/汲極區105包括磊晶層（例如，SiGe或SiC）及/或磊晶層中的摻雜區。
在一些實施例中，於介電層107中形成至少一個插塞（plug）106，且插塞106電性連接至源極/汲極區105。於介電層107中形成至少一個插塞108，且插塞108電性連接至閘極104。在一些實施例中，插塞106及插塞108中的每一者包括金屬材料（例如，W、Cu、Al或其合金）以及位於所述金屬材料的側邊及下方的擴散阻障材料（例如，TiW、Ti、TiN、Ta、TaN或其組合）。插塞106及插塞108中的每一者皆由合適的製程所形成，例如微影蝕刻步驟後進行電鍍（plating）、化學氣相沉積法（CVD）、物理氣相沉積法（PVD）及/或類似方法。
在一些實施例中，形成至少一個基底穿孔（TSV）118，且基底穿孔118穿過介電層107並延伸至部分第一基底100中。在一些實施例中，各基底穿孔118包括襯層112、擴散阻障層114以及金屬層116。襯層112形成於開口110的側壁以及底部上，擴散阻障層114形成於襯層112上，且金屬層116填入開口110中。襯層112由絕緣材料（例如氧化矽或氮化矽）所構成，且由合適的製程（例如CVD）所形成。擴散阻障層114由Ta、TaN、Ti、TiN或其組合所構成，且由合適的製程（例如CVD或PVD）所形成。金屬層116由Cu、Al、Ni、Sn或其合金所構成，且由合適的製程（例如電鍍或CVD）所形成。在一些實施例中，各開口110為上寬下窄的開口。更具體而言，各開口110形成為具有傾斜的側壁，且開口110的剖面面積隨著接近第一晶片10的第一背側10b而減少。在替代性實施例中，一或多個開口110具有實質上垂直的側壁。此外，雖然圖1A於各第一晶片10中顯示一個基底穿孔118，但基底穿孔118的數目可根據實際應用做調整。
各第一晶片10更包括多個導電層（例如，金屬線）以及位於兩個相鄰導電層之間的由介電層所包埋的多個導電孔（conductive vias）（例如，金屬導電孔或金屬介層窗）。在一些實施例中，於介電層107上方形成金屬線120，且金屬線120電性連接至基底穿孔118以及插塞106、108。金屬線124通過由介電層122所包埋的多個導電孔123而電性連接至金屬線120。金屬線128通過由介電層126所包埋的多個導電孔125而電性連接至金屬線124。金屬線132通過由介電層130所包埋的多個導電孔131而電性連接至金屬線128。
本文中，當構件描述為「位於實質上相同水平處（at the substantially the same level）」，則所述構件形成為在相同層中的實質上相同高度處，或所述構件由相同層所包埋（embedded）且具有相同位置（positions）。在一些實施例中，位於實質上相同水平處的構件為由相同的材料通過相同的製程步驟所形成。在一些實施例中，位於實質上相同水平處的構件的頂部為實質上齊平。舉例來說，在圖1A中，在相同介電層122中所形成的位於實質上相同高度處的導電孔123描述為「位於實質上相同水平處」。類似地，在相同介電層126中所形成的位於實質上相同高度處的導電孔125描述為「位於實質上相同水平處」，且在相同介電層130中所形成的位於實質上相同高度處的導電孔131描述為「位於實質上相同水平處」。
如圖1A所示，導電孔123形成於實質上相同水平處，以電性連接金屬線120以及金屬線124；導電孔125形成於實質上相同水平處，以電性連接金屬線124以及金屬線128；以及導電孔131形成於實質上相同水平處，以電性連接金屬線128以及金屬線132。
在一些實施例中，導電層（例如，金屬線）中的每一者包括金屬材料（例如，Cu、Al或其合金）及下方擴散阻障材料（例如，TiCu、Ti、TiN、Ta、TaN或其組合），且由合適的製程（例如電鍍或CVD）所形成。在一些實施例中，導電孔中的每一者包括金屬材料（例如，Cu、Al或其合金）以及位於金屬材料的側邊及下方的擴散阻障材料（例如，TiCu、Ti、TiN、Ta、TaN或其組合）。導電孔中的每一者皆由合適的製程所形成，例如微影蝕刻步驟後進行化學氣相沉積法（CVD）、物理氣相沉積法（PVD）及/或類似方法。此外，圖1A中所提供的導電層以及導電孔的數目僅僅是用於說明，並不用以限定本揭露。
在一些實施例中，介電層包括低介電常數（低k）材料、氮化物（例如氮化矽）、氧化物（例如氧化矽）、未摻雜矽玻璃（undoped silicate glass；USG）、磷矽玻璃（phosphosilicate glass；PSG）、硼矽玻璃（borosilicate glass；BSG）、硼磷矽玻璃（boron-doped phosphosilicate glass；BPSG）或其組合。在一些實施例中，低k材料的介電常數為小於約4或甚至小於約3。在一些實施例中，低k材料包括高分子類（polymer based）材料，例如苯環丁烯（benzocyclobutene；BCB）、FLARE®、或SILK®、或二氧化矽類材料，例如氫倍半矽氧烷（hydrogen silsesquioxane；HSQ）或SiOF。在一些實施例中，介電層中的一者或多者包括多種介電材料。介電層中的每一者皆由合適的製程所形成，例如旋塗法、CVD及/或類似方法。
在一些實施例中，於最上方的金屬線132上方形成第一接合結構140。在一些實施例中，第一接合結構140包括至少一個第一接合墊138以及位於第一接合墊138側邊的介電層136。在一些實施例中，第一接合墊138包埋於介電層136中。具體而言，介電層136圍繞第一接合墊138的側壁。第一接合墊138通過多個導電孔133而電性連接至金屬線132。具體而言，導電孔133形成於實質上相同水平處，以電性連接金屬線132以及第一接合墊138。在一些實施例中，第一接合墊138包括金屬材料（例如，Cu、Al或其合金）以及位於所述金屬材料的側邊及下方的擴散阻障材料（例如，TiCu、Ti、TiN、Ta、TaN或其組合）。第一接合墊138由合適的製程所形成，例如電鍍或CVD及微影蝕刻步驟。介電層136包括氧化矽，苯環丁烯（BCB）高分子、聚醯亞胺（polyimide；PI）、聚苯並噁唑（polybenzoxazole；PBO）或其組合，且由合適的製程所形成，例如旋塗法、CVD或類似方法。
請繼續參照圖1A，提供晶圓20，且晶圓20具有多個以陣列排列的第二晶片區域201。在一些實施例中，晶圓20的各第二晶片區域201中包括第二基底200、元件層202以及內連線206。在一些實施例中，第二基底200與第一基底100具有相似的材料。在替代性實施例中，第二基底200與第一基底100具有不同的材料。在一些實施例中，元件層202包括位於第二基底200的主動區上方及/或主動區中的至少一個閘極結構。閘極結構包含閘介電層、閘極、源極/汲極以及可能的間隙壁。內連線206包括導電層以及位於所述導電層之間的導電孔，所述導電層與所述導電孔形成於元件層202上方且由介電層204所包埋。
在一些實施例中，於內連線206上方形成第二接合結構212。在一些實施例中，第二接合結構212包括至少一個第二接合墊210以及位於第二接合墊210側邊的介電層208。在一些實施例中，第二接合墊210包埋於介電層208中。具體而言，介電層208圍繞第二接合墊210的側壁。第二接合墊210電性連接至內連線206。第二接合墊210由合適的製程所形成，例如電鍍或CVD及微影蝕刻步驟。介電層208包括氧化矽、苯環丁烯（BCB）高分子、聚醯亞胺（PI）、聚苯並噁唑（PBO）或其組合，且由合適的製程所形成，例如旋塗法、CVD或類似方法。在一些實施例中，第二接合墊210與第一接合墊138具有相似的材料，且介電層208與介電層136具有相似的材料。在替代性實施例中，第一接合墊138以及第二接合墊210包括不同的材料，且介電層136以及208包括不同的材料。
請參照圖1B，將第一晶片10翻轉，然後接合至第二晶片區域201。在一些實施例中，第一晶片10以及第二晶片區域201以面對面對準（face-to-face alignment）進行接合，其中第一晶片10的第一前側10a面對晶圓20的第二前側20a。第一晶片10分別接合至第二晶片區域201。具體而言，一個第一晶片10的第一接合墊138對準並實體接觸晶圓20的對應的第二接合墊210，且相同第一晶片10的介電層136對準並實體接觸晶圓20的對應的介電層208。在一些實施例中，第一接合墊138的尺寸小於第二接合墊210的尺寸。在替代性實施例中，第一接合墊138中的一或多者的尺寸等於或大於第二接合墊210的尺寸。將第一晶片10以及晶圓20加熱及/或加壓，使得金屬對金屬接合（例如，銅對銅接合）以及介電質對介電質接合（例如，氧化物對氧化物接合）成為可能。此種接合稱為「混合接合（hybrid bonding）」。在一些實施例中，將第一晶片10接合至第二晶片區域201之前，對第一晶片10進行測試，從而辨別可操作的晶片用於上述接合步驟。
在一些實施例中，通過混合接合，將第一晶片10與晶圓20的第二晶片區域201以面對面對準進行接合，如圖1B所示，但本揭露不以此為限。在替代性實施例中，依實際需求，通過混合接合、共晶接合（eutectic bonding）或黏著接合（adhesive bonding），將第一晶片10與晶圓20的第二晶片區域201以背對面對準（back-to-face alignment）或背對面對準（back-to-face alignment）進行接合。
請參照圖1C，將第一晶片10薄化，以裸露出第一晶片10的基底穿孔118的上部。在一些實施例中，透過合適的研磨（grinding）製程及/或拋光（polishing）製程（例如化學機械研磨法（CMP）或類似方法），從第一基底100的第一背側10b進行薄化，並移除部分第一基底100，以露出基底穿孔118的上部。在一些實施例中，同時移除基底穿孔118的部分襯層112以及部分擴散阻障層114，直到基底穿孔118的部分金屬層116從第一背側10b裸露出來。
然後，於第一晶片10上方形成隔離層142。隔離層142覆蓋第一晶片10的第一背側10b及側壁，並覆蓋基底穿孔118的露出部分。隔離層142包括氧化矽、氮化矽、氮氧化矽或其組合，且由合適的製程（例如CVD）所形成。接著，於隔離層142上方形成介電層144，且介電層144填入第一晶片10之間的間隙中。介電層144包括氧化矽、氮化矽、氮氧化矽、未摻雜矽玻璃（USG）、磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）或其組合，且由合適的製程所形成，例如旋塗法或CVD。在一些實施例中，隔離層142以及介電層144的材料相同或不同。
請參照圖1D，裸露出第一晶片10的基底穿孔118。在一些實施例中，通過合適的製程（例如CMP）移除部分隔離層142以及部分介電層144，直到基底穿孔118的金屬層116露出。在一些實施例中，進行濕式蝕刻製程，以移除第一晶片10的第一背側10b上形成的缺陷。
請參照圖1E，於基底穿孔118上方形成背側金屬特徵146，且背側金屬特徵146電性連接至基底穿孔118。背側金屬特徵146包括重分布層（redistribution layer；RDL）結構及/或包埋於鈍化層148中的焊墊。於背側金屬特徵146上方形成凸塊下方金屬化（under bump metalization；UBM）層150，且於UBM層150上方形成或設置凸塊152（例如錫球）。凸塊152通過背側金屬特徵146而電性連接至基底穿孔118。在一些實施例中，UBM層150由Ti、TiN、Ta、TaN或類似物所構成，且由合適的製程（例如CVD）所形成。在一些實施例，凸塊152由低阻值材料所構成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金，且凸塊152由合適的製程所形成，例如蒸鍍、電鍍、落球（ball drop）、或網印（screen printing）。
請參照圖1F，沿著切割區域進行切割（dicing）製程或分離（singulation）製程，以形成多個分開的堆疊25，各堆疊25包括第一晶片10以及第二晶片201a。用於切割製程的切開機通常涉及以旋轉刀片或雷射束進行切割。換言之，切割製程或分離製程為（例如）雷射切開製程或機械切開製程。
上述圖1A至圖1F的製程步驟可參照圖2的流程圖精簡說明如下。
於步驟400中，提供多個第一晶片10，各第一晶片10中形成有至少一個基底穿孔118，並提供具有多個第二晶片區域201的晶圓20，如圖1A所示。於步驟402中，將多個第一晶片10分別接合至多個第二晶片區域201，如圖1B所示。於步驟404中，將第一晶片10薄化，並將第一晶片10之間的間隙填滿，如圖1C所示。於步驟406中，裸露出第一晶片10的基底穿孔118，如圖1D所示。於步驟408中，形成背側金屬特徵146以及凸塊152，且背側金屬特徵146以及凸塊152電性連接至第一晶片10的基底穿孔118，如圖1E所示。於步驟410中，進行切割製程，以形成多個分開的堆疊25，如圖1F所示。至此，完成本揭露的3DIC結構。
請注意，在本揭露中，於將第一晶片10接合至第二晶片區域201的步驟（步驟402）之後，再將第一晶片10薄化（步驟404）。此種順序可使晶片更薄，因為晶片或晶圓於薄化步驟期間不易受損或破裂。
在一些實施例中，如圖1F所示，本揭露的3DIC結構中，通過第一晶片10a的第一接合墊138以第二晶片201a的第二接合墊206將第一晶片10電性連接至第二晶片201a。至少一個基底穿孔118從第一晶片10的第一背側10b延伸至第一晶片10的金屬化構件（例如，金屬線120）。此外，基底穿孔118通過實質上位於相同的水平處的多個導電孔（例如，導電孔123、125、131或133）電性連接至第一接合墊138。在一些實施例中，流經基底穿孔118的電流會依序分布（distributed）或分散（spread）至各自位於不同水平處的多個導電孔123、125、131及133，且這些所有的導電孔均電性連接至第一接合墊138。此種配置有利於將來自基底穿孔118的電流均勻地分布或分散至多個導電孔及第一接合墊138，以大幅提高元件的可靠度。
圖5至圖10為根據一些實施例所繪示的3DIC結構的導電孔以及相鄰導電層的局部上視圖。
在一些實施例中，如圖5的上視圖所示，位於實質上相同水平處的導電孔123、125、131或133提供成以陣列排列的點狀物（dots）或柱狀物（pillars），以將電流從對應的基底穿孔118均勻分布至對應的第二晶片201a。在一些實施例中，位於實質上相同水平處的柱狀導電孔123、125、131或133為彼此分開。在一些實施例中，導電孔123、125、131或133具有實質上相同的大小或頂面積，如圖5所示。在替代性實施例中，導電孔123、125、131或133依製程需要而具有不同大小或頂面積。
在一些實施例中，位於實質上相同水平處的導電孔123、125、131或133提供為狹縫或條狀物形狀，且用於將電流更穩定地、更均勻地從對應的基底穿孔118分布至對應的第二晶片201a，如圖6至圖9的上視圖所示。在一些實施例中，條狀的導電孔123、125、131或133為彼此分開。舉例來說，導電孔123、125、131或133形成為實質上互相平行的牆狀物，如圖6所示。在替代性實施例中，至少部分的條狀的導電孔123、125、131或133連接，如圖7至圖9所示。在一些實施例中，導電孔123、125、131或133為連接，以形成柵欄狀（fence-like）結構、棋盤狀（checkboard-like）結構或網狀（mesh-like）結構，如圖7所示。在一些實施例中，導電孔123、125、131或133形成為同心環狀物，例如同心的圓形環狀物（如圖8所示）或同心的方形環狀物（如圖9所示）。
從另一個觀點來看，導電孔123、125、131及133電性連接於基底穿孔118與第一接合墊138之間，且於導電孔123、125、131及/或133中的至少兩個導電孔之間具有細長狹縫或封閉空間。在一些實施例中，至少一個細長狹縫位於導電孔123、125、131及/或133之間，如圖6所示。在一些實施例中，至少一個封閉空間位於導電孔123、125、131及/或133之間，如圖7至圖10所示。具體而言，至少一個封閉的長方形空間或細長狹縫位於導電孔123、125、131及/或133內，如圖7以及圖10所示。在一些實施例中，如7圖所示的導電孔123、125、131及/或133可描述為非實體（non-solid）導電孔，其具有柵欄狀、棋盤狀或網狀。至少一個封閉的環狀空間位於導電孔123、125、131及/或133之間，如圖8以及圖9所示。在一些實施例中，介電層122、126、130及/或134的介電材料填入導電孔123、125、131及/或133的至少兩個導電孔之間的細長狹縫或封閉空間中。在一些實施例中，介電層122、126、130及/或134的介電材料填入至少一個導電孔123、125、131及/或133的至少一個細長狹縫或封閉空間內。
在上述實施例中，導電孔為柱狀物、牆狀物，柵欄或環狀物僅僅是用來說明，並非用以限定本揭露的範圍。在替代性實施例中，其他形狀的導電孔或柱狀物、牆狀物、柵欄以及環狀物中的至少兩個的組合均能應用於本揭露。在一些實施例中，導電孔包括至少一個環狀物以及多個柱狀物，如圖10所示，其中柱狀導電孔形成於環狀導電孔側邊或環繞環狀導電孔。
本領域具有通常知識者應理解，可能存在導電孔的其他組合與配置。在一些實施例中，於對應基底穿孔的區域中均勻地提供導電孔。在替代性實施例中，於對應基底穿孔的區域中隨機地、不均勻地提供導電孔。換言之，導電孔的形狀、大小、變化、配置以及分布並不以本揭露為限。
只要位於實質上相同水平或高度處的導電孔有助於將電流從一導電構件、一晶片均勻地分布或分散至另一導電構件、另一晶片，則此種導電孔視為落入本揭露的精神與範疇內。以此種方式配置，電流分布為均勻且穩定的，且因此改良了元件可靠度。
圖3A至圖3F為根據一些實施例所繪示的一種3DIC結構的形成方法的剖面示意圖。圖4為根據一些實施例所繪示的一種3DIC結構的形成方法的流程圖。圖3A至圖3F的方法與圖1A至圖1F的方法之間的差異在於：形成基底穿孔的時間點。具體而言，在圖1A至圖1F的方法中，於將第一晶片10接合至晶圓20的第二晶片區域201（步驟402，圖1B）之前，於各第一晶片10中形成至少一個基底穿孔118（步驟400，圖1A）。然而，於圖3A至圖3F的方法中，於將第一晶片30接合至晶圓20的第二晶片區域201（步驟502，圖3B）之後，於各第一晶片30中形成至少一個基底穿孔308（步驟506，圖3D）。在一些實施例中，圖1A至圖1F的方法稱為「先基底穿孔（TSV first）」製程，而圖3A至圖3F的方法稱為「後基底穿孔（TSV last）」製程。此種差異將詳述於下，相同處本文中則不再贅述。
請參照圖3A以及圖4，提供多個第一晶片30，並提供具有多個第二晶片區域201a的晶圓20（步驟500）。第一晶片30與第一晶片10相似，但第一晶片30中未形成有基底穿孔。
請參照圖3B以及圖4，將多個第一晶片30分別接合至多個第二晶片區域201（步驟502）。接合步驟502與接合步驟402相似，故細節於此不再贅述。在一些實施例中，第一晶片30及第二晶片區域201以面對面對準進行接合，但本揭露不以此為限。
請參照圖3C以及圖4，將第一晶片30薄化，並將第一晶片30之間的間隙填滿（步驟504）。在一些實施例中，從第一晶片30的第一背側30b進行薄化，且透過合適的研磨製程及/或拋光製程（例如CMP或類似方法）移除部分第一基底100。然後，於第一晶片30的第一背側30b上方形成介電層144，且介電層144填入第一晶片30之間的間隙中。介電層144包括氧化矽、氮化矽、氮氧化矽、未摻雜矽玻璃（USG）、磷矽玻璃（PSG）、硼矽玻璃BSG）、硼磷矽玻璃（BPSG）或其組合，且由合適的製程例如（旋塗法或CVD）所形成。
然後，通過合適的製程（例如CMP）移除部分介電層144，直到第一晶片30的第一背側30b裸露出來，如圖3D所示。在一些實施例中，於介電層144上方形成隔離層145，且隔離層145覆蓋第一晶片30的第一背側30b。隔離層145包括氧化矽、氮化矽、氮氧化矽或其組合，且由合適的製程（例如CVD）所形成。在一些實施例中，隔離層145以及介電層144具有不同的拋光或研磨選擇性。
請參照圖3D以及圖4，於各第一晶片30中形成至少一個基底穿孔308（步驟506）。在一些實施例中，至少一個基底穿孔308形成為穿過第一基底100以及介電層107，並著陸於金屬線120上。在一些實施例中，使用金屬線120為蝕刻中止層，進行蝕刻製程，以定義開口300，接著，於開口300中形成基底穿孔308。在一些實施例中，各基底穿孔308包括襯層302、擴散阻障層304以及金屬層306。襯層302形成於開口300的側壁上，擴散阻障層304形成於襯層302上方，且金屬層306填入開口300中。具體而言，擴散阻障層304形成於金屬層306側邊或環繞金屬層306的側壁，並位於金屬層306與金屬線120之間。襯層302由絕緣材料（例如氧化矽或氮化矽）所構成，且由合適的製程（例如CVD）所形成。擴散阻障層304由Ta、TaN、Ti、TiN或其組合所構成，且由合適的製程（例如CVD或PVD）所形成。金屬層306由Cu、Al、Ni、Sn或其合金所構成，且由合適的製程（例如電鍍或CVD）所形成。在一些實施例中，各開口300為上寬下窄的開口。更具體而言，各開口300形成為具有傾斜的側壁，且開口300的剖面面積隨著接近第一晶片30的第一背側30b而增加。在替代性實施例中，一或多個開口300具有實質上垂直的側壁。此外，雖然圖3D於各第一晶片30中顯示一個基底穿孔308，但基底穿孔308的數目可根據實際應用而調整。
請參照圖3E以及圖4，形成背側金屬特徵146以及凸塊152，且背側金屬特徵146以及凸塊152電性連接至第一晶片30的基底穿孔308（步驟508）。
請參照圖3F以及圖4，進行切割製程，以形成多個分開的堆疊35，且各堆疊35包括第一晶片30以及第二晶片201a（步驟510）。至此，完成本揭露的3DIC結構。
圖3F與圖1F的3DIC結構相似，其差異在於：基底穿孔的形狀以及擴散阻障層的配置。具體而言，於圖1F的3DIC結構中，基底穿孔118之由第一背側10b裸露出的面積小於基底穿孔118之接觸第一晶片10的金屬化構件（例如，金屬線120）的面積，而於圖3F的3DIC結構中，基底穿孔308之由第一背側30b裸露出的面積大於基底穿孔308之接觸第一晶片30的金屬化構件（例如，金屬線120）的面積。此外，圖1F的擴散阻障層114僅僅配置於金屬層116與襯層112之間，而圖3F的擴散阻障層304配置於金屬層306側邊以及位於金屬層306與第一晶片30的金屬化構件（例如，金屬線120）之間。
請注意，在上述實施例中，雖然第一晶片及第二晶片經堆疊並接合以形成晶片對晶圓（chip-on-wafer；COW）配置，此種配置並不以任何方式限定本揭露的上述實施例。在一些實施例中，堆疊可為晶片對晶片（chip-to-chip）或晶粒對晶粒（die-to-die）的接合配置、或晶圓對晶圓（wafer-to-wafer）的接合配置。
圖11至圖14根據一些實施例所繪示的3DIC結構的剖面示意圖。
圖11與圖1F的3DIC結構相似，其差異在於：圖11與圖1F的3DIC結構具有不同的閘極配置。具體而言，圖1F的各晶片10的閘極104為金屬閘極或多晶矽閘極，而圖11的各晶片40的閘極為包括第一閘極604及第二閘極606的複合閘極，其中第一閘極604接觸閘介電層602，且至少一個第二閘極606接觸第一閘極604。在一些實施例中，第一閘極604由介電層610所包埋，第二閘極606由介電層612所包埋，且介電層614形成為覆蓋第二閘極606。
第一閘極604及第二閘極606由不同材料所構成。在一些實施例中，第一閘極604為金屬閘極，而第二閘極606為多晶矽閘極。在替代性實施例中，第一閘極604為多晶矽閘極，而第二閘極606為金屬閘極。在一些實施例中，第一閘極604及第二閘極606具有實質上相同的尺寸，且第一閘極604的邊界（borderline）對齊第二閘極606的邊界。在替代性實施例中，第一閘極604的尺寸大於多個第二閘極606的尺寸，且第二閘極606形成為位於第一閘極604上方的多個分開的島狀物。
此外，於介電層614中形成至少一個導電孔608，且導電孔608電性連接至第二閘極606。導電孔608與插塞108的材料及形成方法相似，故細節於此不再贅述。在一些實施例中，多個導電孔608可包括於各第一晶片40中，且這些導電孔608可提供為具有如圖5至圖10所示的設計，以將電流從一導電構件更佳地分布至另一導電構件（例如從金屬線120更佳地分布至第二閘極606）。基底穿孔118形成為穿過第一基底100以及介電層610、612及614，並著陸於金屬線120上。
圖12與圖11的3DIC結構相似，其差異在於：圖12的結構是由「後基底穿孔」製程所形成，而圖11的結構是由「先基底穿孔」製程所形成。因此，他們的基底穿孔形狀並不相同。包括於各第一晶片50中的閘介電層702、第一閘極704、第二閘極706、至少一個導電孔708以及介電層710至714與包括於各一晶片40中的閘介電層602、第一閘極604、第二閘極606、至少一個導電孔608以及介電層610至614相似，故細節於此不再贅述。
圖13與圖1F的3DIC結構相似，其差異在於：基底穿孔及閘極的形成順序不同。具體而言，於圖1F的結構的形成方法中，於形成閘極104的步驟之後，於各第一晶片10中形成至少一個基底穿孔118，而於圖13的結構的形成方法中，於形成金屬閘極804的步驟之前，於各第一晶片60中形成至少一個基底穿孔118。
在一些實施例中，形成金屬閘極804，且金屬閘極804在側向方向（lateral direction）上延伸，使得基底穿孔118著陸於金屬閘極804上並電性連接至金屬閘極804。金屬閘極804包括金屬、金屬合金、金屬矽化物或其組合。在一些實施例中，高k層802形成於源極/汲極區105之間、位於第一基底100與金屬閘極804之間、以及位於基底穿孔118側邊或環繞基底穿孔118。在一些實施例中，高k層802包括介電常數大於約4或甚至大於約10的高k材料。在一些實施例中，高k材料包括金屬氧化物，例如氧化鈦（TiO2 ）、氧化鋯（ZrO2）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ），以及鈦酸鍶鋇（（Ba, Sr）TiO3 ）或其組合。在一些實施例中，介面層由氧化矽所構成且形成於高k層802與金屬閘極804之間。
在一些實施例中，第一晶片60更包括多個條狀的導電孔806，且導電孔806電性連接於金屬閘極804與最接近金屬閘極804的導電層（例如，金屬線120）之間。
此外，於介電層107中形成導電孔806，且導電孔806電性連接至金屬閘極804。在一些實施例中，金屬線120通過由介電層107所包埋多個導電孔806而電性連接至金屬閘極804。具體而言，導電孔806形成於實質上相同水平處，以電性連接金屬線120以及金屬閘極804。導電孔806與插塞108的材料以及形成方法相似，故細節於此不再贅述。
在一些實施例中，這些導電孔806可提供為具有如圖5至圖10所示的設計，以將電流從基底穿孔118更佳地分布至另一導電構件（例如第一晶片60的第一接合墊138）。基底穿孔118形成為穿過第一基底100並著陸於金屬閘極804上。
圖14與圖13的3DIC結構相似，其差異在於：圖14的結構是由「後基底穿孔」製程所形成，而圖13的結構是由「先基底穿孔」製程所形成。因此，他們的基底穿孔形狀並不相同。包括於各第一晶片70中的閘介電層902、金屬閘極904、導電孔906與包括於各第一晶片60中的閘介電層802、金屬閘極804、導電孔806相似，故細節於此不再贅述。
本揭露的3DIC結構將參照圖1F、圖3F以及圖11至圖14的剖面示意圖描述於下。
在一些實施例中，3DIC結構包括第一晶片10/30/40/50/60/70、第二晶片201a以及至少一個基底穿孔118/308。第一晶片10/30/40/50/60/70接合至第二晶片201a。在一些實施例中，第一晶片10/30/40/50/60/70通過第一晶片10/30/40/50/60/70的第一接合墊138以及第二晶片201a的第二接合墊206而電性連接至第二晶片201a。至少一個基底穿孔118/308從第一晶片10/30/40/50/60/70的第一背側10b/30b/40b/50b/60b/70b延伸至第一晶片10/30/40/50/60/70的金屬化構件。具體而言，基底穿孔118/308穿過第一晶片10/30/40/50/60/70的第一基底100並著陸於第一晶片10/30/40/50/60/70的金屬化構件。
在一些實施例中，金屬化構件為最接近第一晶片10/30/40/50的第一背側10b/30b/40b/50b的金屬線120，如圖1F、圖3F以及圖11至圖12所示。在一些實施例中，金屬化構件為第一晶片60/70的金屬閘極804/904，如圖13至圖14所示。
請注意，在本揭露中，基底穿孔118/308著陸於最接近第一晶片的第一基底或第一背側的金屬化構件上，因此用於定義基底穿孔開口110/300的蝕刻時間遠少於用於定義習知的穿過第一晶片及第二晶片的基底穿孔開口的蝕刻時間。習知的基底穿孔通常具有約50 μm至100 μm的深度。然而，在本揭露的一些實施例中，基底穿孔118/308具有約2 μm至15 μm的深度，因此可幾乎忽略由基底穿孔所引起的應變。
此外，基底穿孔118/308通過位於實質上相同水平處的多個導電孔而電性連接至第一接合墊138，且這些導電孔電性連接至第一接合墊138。在一些實施例中，位於實質上相同水平處的導電孔為導電孔123、125、131或133，如圖1F，圖3F以及圖11至圖14所示。在一些實施例中，位於實質上相同水平處的導電孔為導電孔806或906，如圖11至圖12所示。在一些實施例中，至少部分的導電孔為位於實質上相同水平處的條狀導電孔，如圖6至圖10所示。
在一些實施例中，當3DIC結構由「先基底穿孔」製程所形成時，基底穿孔118之由第一背側10b/40b/60b所裸露出的面積小於基底穿孔118之接觸第一晶片10/40/60的金屬化構件（例如，金屬線120或金屬閘極804）的面積，如圖1F、圖11以及圖13所示。在此情況下，基底穿孔118包括金屬層116以及位於金屬層116側邊的擴散阻障層114。
在一些實施例中，當3DIC結構由「後基底穿孔」製程所形成時，基底穿孔308之由第一背側30b/50b/70b所裸露出的面積大於基底穿孔308之接觸第一晶片30/50/70的金屬化構件（例如，金屬線120或金屬閘極904）的面積，如圖3F、圖12以及圖14所示。在此情況下，基底穿孔308包括金屬層306以及擴散阻障層304，且擴散阻障層304位於金屬層306側邊並位於金屬層306與金屬化構件（例如，金屬線120或金屬閘極904）之間。
基於上述，本揭露提供多種3DIC結構，其中多個條狀導電孔配置於基底穿孔與第一晶片的接合墊之間。此種配置有利於將來自基底穿孔的電流均勻地分布或分散至多個導電孔及接合墊，以大幅提高元件的可靠度。具體而言，與習知的單一介層窗（single-via）設計相比，處於相同水平且位於基底穿孔與接合墊之間的多個條狀的介層窗（multiple-stripe-shaped-via）設計有利於將來自較大的基底穿孔的電流均勻地分布至較小的接合墊，因此元件效能因此提升，且習知的電流擁擠效應（current crowding effect）不會發生。
根據本揭露的一些實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。通過第一晶片的第一接合墊以及第二晶片的第二接合墊將第一晶片電性連接至二晶片。基底穿孔從第一晶片的第一背側延伸至第一晶片的金屬化構件。此外，至少一個導電孔電性連接於基底穿孔與第一接合墊之間，且至少一個細長狹縫或封閉空間位於至少一個導電孔內。
根據本揭露的替代性實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。透過混合接合將第一晶片接合至第二晶片，混合接合包括金屬對金屬接合以及介電質對介電質接合。至少一個基底穿孔穿過第一晶片的第一基底，且通過多個條狀導電孔而電性連接至第二晶片。
根據本揭露的另一些替代性實施例，一種三維積體電路結構包括第一晶片、第二晶片以及至少一個基底穿孔。第一晶片接合至第二晶片。至少一個基底穿孔穿過第一晶片的第一基底且著陸於第一晶片的金屬閘極上。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
10、30、40、50、60、70‧‧‧第一晶片
10a、30a、40a、50a、60a、70a‧‧‧第一前側
10b、30b、40b、50b、60b、70b‧‧‧第一背側
20‧‧‧晶圓
20a‧‧‧第二前側
20b‧‧‧第二背側
25、35‧‧‧堆疊
100‧‧‧第一基底
101‧‧‧隔離結構
102‧‧‧閘介電層
104‧‧‧閘極
105‧‧‧源極/汲極區
106、108‧‧‧插塞
107、122、126、130、134、136、144、610、612、614、710、712、714‧‧‧介電層
110、300‧‧‧開口
112、302‧‧‧襯層
114、304‧‧‧擴散阻障層
116、306‧‧‧金屬層
118、308‧‧‧基底穿孔
120、124、128、132‧‧‧金屬線
123、125、131、133、608、708、806、906‧‧‧導電孔
138‧‧‧第一接合墊
140‧‧‧第一接合結構
142、145‧‧‧隔離層
146‧‧‧背側金屬特徵
148‧‧‧鈍化層
150‧‧‧UBM層
152‧‧‧凸塊
201‧‧‧第二晶片區域
201a‧‧‧第二晶片
200‧‧‧第二基底
202‧‧‧元件層
204、208‧‧‧介電層
206‧‧‧內連線
210‧‧‧第二接合墊
212‧‧‧第二接合結構
400、402、404、406、408、410、500、502、504、506、508、510‧‧‧步驟
602、702、902‧‧‧閘介電層
604、704‧‧‧第一閘極
606、706‧‧‧第二閘極
802‧‧‧高k層
804、904‧‧‧金屬閘極
圖1A至圖1F為根據一些實施例所繪示的一種3DIC結構的形成方法的剖為面示意圖。 圖2為根據一些實施例所繪示的一種3DIC結構的形成方法的流程圖。 圖3A至圖3F為根據替代性實施例所繪示的一種3DIC結構的形成方法的剖面示意圖。 圖4為根據替代性實施例所繪示的一種3DIC結構的形成方法的流程圖。 圖5至圖10為根據一些實施例所繪示的3DIC結構的導電孔以及相鄰導電層的局部上視圖。 圖11至圖14為根據一些實施例所繪示的多種3DIC結構的剖面示意圖。
10‧‧‧第一晶片
10b‧‧‧第一背側
25‧‧‧堆疊
100‧‧‧第一基底
101‧‧‧隔離結構
102‧‧‧閘介電層
104‧‧‧閘極
105‧‧‧源極/汲極區
106、108‧‧‧插塞
107、122、126、130、134、136、144‧‧‧介電層
112‧‧‧襯層
114‧‧‧擴散阻障層
116‧‧‧金屬層
118‧‧‧基底穿孔
120、124、128、132‧‧‧金屬線
123、125、131、133‧‧‧導電孔
138‧‧‧第一接合墊
140‧‧‧第一接合結構
142‧‧‧隔離層
146‧‧‧背側金屬特徵
148‧‧‧鈍化層
150‧‧‧UBM層
152‧‧‧凸塊
201‧‧‧第二晶片區域
201a‧‧‧第二晶片
200‧‧‧第二基底
202‧‧‧元件層
204、208‧‧‧介電層
206‧‧‧內連線
210‧‧‧第二接合墊
212‧‧‧第二接合結構

Claims (10)

  1. 一種三維積體電路結構，包括：通過第一晶片的第一接合墊以及第二晶片的第二接合墊將所述第一晶片電性連接至所述二晶片；以及至少一個基底穿孔(TSV)，從所述第一晶片的第一背側延伸至所述第一晶片的金屬化構件，其中至少兩個導電孔電性連接於所述基底穿孔與所述第一接合墊之間，且至少一個細長狹縫或封閉空間位於所述至少兩個導電孔內。
  2. 如申請專利範圍第1項所述的三維積體電路結構，其中所述金屬化構件為最接近所述第一晶片的所述第一背側的金屬線。
  3. 如申請專利範圍第1項所述的三維積體電路結構，其中所述金屬化構件為所述第一晶片的金屬閘極。
  4. 如申請專利範圍第1項所述的三維積體電路結構，更包括介電材料，且所述介電材料填入所述至少兩個導電孔的所述至少一個細長狹縫或所述封閉空間內。
  5. 如申請專利範圍第1項所述的三維積體電路結構，其中所述至少兩個導電孔包括多個導電孔，且所述至少兩個導電孔形成為牆狀物、柵欄、環狀物或其組合。
  6. 一種三維積體電路結構，包括：透過混合接合將第一晶片接合至第二晶片，所述混合接合包括金屬對金屬接合以及介電質對介電質接合；以及 至少一個基底穿孔，穿過所述第一晶片的第一基底，且通過多個條狀導電孔而電性連接至所述第二晶片。
  7. 如申請專利範圍第6項所述的三維積體電路結構，其中所述條狀導電孔為彼此分開的。
  8. 如申請專利範圍6項所述的三維積體電路結構，其中至少部分的所述條狀導電孔為相連的。
  9. 如申請專利範圍第6項所述的三維積體電路結構，其中所述條狀導電孔形成為牆狀物、柵欄、環狀物或其組合。
  10. 一種三維積體電路結構，包括：第一晶片，接合至第二晶片；以及至少一個基底穿孔，穿過所述第一晶片的第一基底且直接接觸所述第一晶片的金屬閘極。
TW104138463A 2015-08-19 2015-11-20 三維積體電路結構 TWI610415B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/830,732 2015-08-19
US14/830,732 US9620488B2 (en) 2015-08-19 2015-08-19 Three-dimensional integrated circuit structure and bonded structure

Publications (2)

Publication Number Publication Date
TW201709458A TW201709458A (zh) 2017-03-01
TWI610415B true TWI610415B (zh) 2018-01-01

Family

ID=57961044

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138463A TWI610415B (zh) 2015-08-19 2015-11-20 三維積體電路結構

Country Status (5)

Country Link
US (1) US9620488B2 (zh)
KR (1) KR101855562B1 (zh)
CN (1) CN106469718A (zh)
DE (1) DE102015114903B4 (zh)
TW (1) TWI610415B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6931869B2 (ja) * 2016-10-21 2021-09-08 国立研究開発法人産業技術総合研究所 半導体装置
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
CN109950220B (zh) * 2017-12-21 2021-01-01 合肥杰发科技有限公司 接合垫结构及接合垫结构的制作方法
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
CN108428665B (zh) * 2018-04-09 2020-10-30 山东汉芯科技有限公司 一种叠层芯片集成封装工艺
US11756977B2 (en) * 2018-06-21 2023-09-12 Semiconductor Components Industries, Llc Backside illumination image sensors
CN109148415B (zh) * 2018-08-28 2020-08-25 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
US11171076B2 (en) 2018-10-10 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Compute-in-memory packages and methods forming the same
DE102019121087A1 (de) * 2018-10-10 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Computing-in-memory-packages und verfahren zu deren herstellung
US10714497B1 (en) 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11088094B2 (en) * 2019-05-31 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Air channel formation in packaging process
KR20210022402A (ko) * 2019-08-20 2021-03-03 삼성전자주식회사 저유전율 절연층을 가지는 반도체 칩
US11270977B2 (en) * 2019-11-08 2022-03-08 Xilinx, Inc. Power delivery network for active-on-active stacked integrated circuits
US11462495B2 (en) * 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
DE102020128855A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11527439B2 (en) 2020-09-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. TSV structure and method forming same
DE102021100529A1 (de) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Tsv-struktur und verfahren zum bilden davon
CN112151485A (zh) * 2020-09-25 2020-12-29 杰华特微电子（杭州）有限公司 半导体器件的封装结构及其封装方法
KR20220058682A (ko) * 2020-10-29 2022-05-10 삼성전자주식회사 반도체 장치
DE102021200519A1 (de) 2021-01-21 2022-07-21 Robert Bosch Gesellschaft mit beschränkter Haftung Landungsplatz für eine Silizium-Durchkontaktierung, Substrat, Verfahren
US12051631B2 (en) * 2021-02-02 2024-07-30 Micron Technology, Inc. Stacked semiconductor device with removable probe pads
US20230026305A1 (en) * 2021-07-15 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device And Method Of Manufacturing The Same
KR20230031712A (ko) * 2021-08-27 2023-03-07 삼성전자주식회사 크랙 방지 구조를 포함한 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0055795A1 (de) * 1980-12-20 1982-07-14 Deutsche ITT Industries GmbH Schnelle MOS-Treiberschaltung für Digitalsignale
JP2011258687A (ja) * 2010-06-08 2011-12-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013201353A (ja) * 2012-03-26 2013-10-03 Renesas Electronics Corp 半導体集積回路装置の製造方法
US20130277735A1 (en) * 2011-03-29 2013-10-24 Fairchild Semiconductor Corporation Wafer level mosfet metallization
TW201409644A (zh) * 2012-08-31 2014-03-01 Nat Univ Tsing Hua 雙重矽晶穿孔結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
US9831164B2 (en) * 2010-06-28 2017-11-28 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101677507B1 (ko) * 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR101732975B1 (ko) * 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US9269664B2 (en) * 2012-04-10 2016-02-23 Mediatek Inc. Semiconductor package with through silicon via interconnect and method for fabricating the same
US20130270712A1 (en) * 2012-04-16 2013-10-17 Hsin-Yu Chen Through silicon via structure and method of fabricating the same
US8772946B2 (en) * 2012-06-08 2014-07-08 Invensas Corporation Reduced stress TSV and interposer structures
JP5955706B2 (ja) 2012-08-29 2016-07-20 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR101959715B1 (ko) * 2012-11-06 2019-03-20 삼성전자 주식회사 반도체 장치
KR20150058778A (ko) * 2013-11-21 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법, 상기 반도체 장치를 포함하는 반도체 패키지 및 그 제조 방법
US9543229B2 (en) 2013-12-27 2017-01-10 International Business Machines Corporation Combination of TSV and back side wiring in 3D integration
KR102303983B1 (ko) * 2014-09-22 2021-09-23 삼성전자주식회사 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR102315276B1 (ko) * 2014-10-06 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0055795A1 (de) * 1980-12-20 1982-07-14 Deutsche ITT Industries GmbH Schnelle MOS-Treiberschaltung für Digitalsignale
JP2011258687A (ja) * 2010-06-08 2011-12-22 Renesas Electronics Corp 半導体装置およびその製造方法
US20130277735A1 (en) * 2011-03-29 2013-10-24 Fairchild Semiconductor Corporation Wafer level mosfet metallization
JP2013201353A (ja) * 2012-03-26 2013-10-03 Renesas Electronics Corp 半導体集積回路装置の製造方法
TW201409644A (zh) * 2012-08-31 2014-03-01 Nat Univ Tsing Hua 雙重矽晶穿孔結構

Also Published As

Publication number Publication date
CN106469718A (zh) 2017-03-01
KR20170022827A (ko) 2017-03-02
US20170053902A1 (en) 2017-02-23
TW201709458A (zh) 2017-03-01
US9620488B2 (en) 2017-04-11
KR101855562B1 (ko) 2018-05-04
DE102015114903A1 (de) 2017-02-23
DE102015114903B4 (de) 2021-01-14

Similar Documents

Publication Publication Date Title
TWI610415B (zh) 三維積體電路結構
US11935802B2 (en) Integrated circuit package and method of forming same
TWI756339B (zh) 半導體結構及其製造方法
US10950579B2 (en) Integrated circuit package and method of forming same
US12046579B2 (en) Package having bonding layers
US11699638B2 (en) Package and manufacturing method thereof
TW202046464A (zh) 積體電路封裝及其形成方法
US20220271012A1 (en) Manufacturing method of package
US12094925B1 (en) Three-dimensional device structure including embedded integrated passive device and methods of making the same
US20220367398A1 (en) Package structure with a barrier layer and method for manufacturing the same
TW202310186A (zh) 三維裝置結構
TWI686876B (zh) 三維積體電路結構及其製造方法
TWI826910B (zh) 包括封裝密封環的半導體封裝及其形成方法
US12125761B2 (en) Semiconductor package including package seal ring and methods for forming the same