KR20230031712A - 크랙 방지 구조를 포함한 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상은 웨이퍼의 분리 공정에서 반도체 칩의 깨짐이 방지될 수 있는 구조를 포함한 반도체 소자를 제공한다. 그 반도체 소자는 칩 영역과, 상기 칩 영역의 외부에 스크라이브 레인(scribe lane) 영역이 정의된 반도체 기판; 상기 반도체 기판 상의 저유전(low-k)층; 상기 저유전층 상의 층간 절연층; 및 상기 스크라이브 레인 영역 상에 배치되고, 상기 반도체 기판의 상면에 수직방향으로 상기 반도체 기판에서부터 상기 층간 절연층의 상면까지 확장하는 제1 메탈 라이너;를 포함한다.

Description

크랙 방지 구조를 포함한 반도체 소자{Semiconductor device with crack-preventing structure}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히, 크랙 방지 구조를 포함한 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 기기는 더욱 소형화 및 경량화되고 있다. 그에 따라, 전자 기기에 사용되는 반도체 칩에 대한 높은 집적도가 요구되고, 반도체 칩의 구성 요소들에 대한 디자인 룰이 더욱 감소하고 있다. 또한, 배선들 사이의 기생 커패시턴스의 감소, 및 RC 딜레이의 개선을 위하여, 반도체 칩의 내부에 저유전(low-k)층이 도입되고 있다. 한편, 반도체 칩은, 웨이퍼로부터 분리 공정을 통해 형성되는데, 분리 공정에서 반도체 칩의 깨짐(crack), 찢김(chipping) 등의 방지를 위해, 소잉 블레이드(sawing blade)를 통한 기계적 절단 방법 대신 레이저를 이용하는 방법이 도입되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 웨이퍼의 분리 공정에서 반도체 칩의 깨짐이 방지될 수 있는 구조를 포함한 반도체 소자를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 칩 영역과, 상기 칩 영역의 외부에 스크라이브 레인(scribe lane) 영역이 정의된 반도체 기판; 상기 반도체 기판 상의 저유전(low-k)층; 상기 저유전층 상의 층간 절연층; 및 상기 스크라이브 레인 영역 상에 배치되고, 상기 반도체 기판의 상면에 수직방향으로 상기 반도체 기판에서부터 상기 층간 절연층의 상면까지 확장하는 제1 메탈 라이너;를 포함하는 크랙 방지 구조를 포함한 반도체 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 칩 영역과 상기 칩 영역의 외부에 스크라이브 레인 영역이 정의된 반도체 기판; 상기 반도체 기판 상의 하부 층간 절연층; 상기 제1 층간 절연층 상의 저유전층; 상기 저유전층 상에 배치되고, 상기 칩 영역의 최상부 배선층을 덮는 상부 층간 절연층; 및 상기 스크라이브 레인 영역 상에 배치되고, 상기 반도체 기판의 상면에 수직방향으로 상기 반도체 기판에서부터 상기 상부 층간 절연층의 상면까지 확장하는 메탈 라이너;를 포함하는 크랙 방지 구조를 포함한 반도체 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판; 상기 반도체 기판 상에 배치되고, 다수의 집적 회로들 및 배선들을 구비한 칩 영역; 및 상기 칩 영역의 외부의 상기 반도체 기판 상에 배치되고, 절단을 위한 트렌치 영역을 구비한 스크라이브 레인 영역;을 포함하고, 상기 트렌치 영역에, 상기 반도체 기판의 상면에 수직 방향으로 상기 반도체 기판에서부터 상기 배선들 중 최상부 배선을 덮는 패시베이션층의 상면까지 확장하는 메탈 라이너가 배치된, 크랙 방지 구조를 포함한 반도체 소자를 제공한다.
본 발명의 기술적 사상에 의한 크랙 방지 구조를 포함한 반도체 소자는, 스크라이브 레인 영역 내의, 크랙이 진행하는 부분에 트렌치 영역을 포함하고, 트렌치 영역은 메탈 라이너와 갭필 절연층을 포함할 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 반도체 소자는, 크랙이 진행하는 부분에서 저유전층과 층간 절연층의 계면이 제거된 구조를 가지며, 또한, 반도체 기판과 갭필 절연층의 계면, 또는 층간 절연층과 갭필 절연층의 계면에서 방향이 변경된 크랙이 칩 영역으로 침투하는 것을 메탈 라이너를 통해 효과적으로 방지할 수 있다. 한편, 본 발명의 기술적 사상에 의한 크랙 방지 구조를 포함한 반도체 소자는, 반도체 기판의 상부에 저유전층을 포함하고, 웨이퍼로부터 GAL(Grinding After Laser) 절단 공정을 통해 형성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 크랙 방지 구조를 포함한 반도체 소자에 대한 평면도이다.
도 2a 및 도 2b는 도 1의 반도체 소자에 대한 단면도들로서, 도 2a는 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여주고, 도 2b는 웨이퍼에서 분리된 후의 반도체 칩의 상태를 보여준다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 크랙 방지 구조를 포함한 반도체 소자에 대한 단면도들로서, 도 3a는 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여주고, 도 3b는 웨이퍼에서 분리된 후의 반도체 칩의 상태를 보여준다.
도 4a 내지 도 4f는 도 2b의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 5a 내지 도 5c는 도 3b의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 6a 내지 도 6e는 본 발명의 실시예들에 따른 크랙 방지 구조를 포함한 반도체 소자에 대한 단면도들로서, 모두 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여준다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 크랙 방지 구조를 포함한 반도체 소자에 대한 평면도이고, 도 2a 및 도 2b는 도 1의 I-I 부분을 절단하여 보여주는 단면도들로서, 도 2a는 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여주고, 도 2b는 웨이퍼에서 분리된 후의 반도체 칩의 상태를 보여준다.
도 1 내지 도 2b를 참조하면, 본 실시예의 크랙 방지 구조를 포함한 반도체 소자(100, 이하, 간단히 '반도체 소자'라 한다)는 평면적으로 직사각형 형태를 가질 수 있다. 그러나 본 실시예의 반도체 소자(100)의 평면적 형태가 직사각형 형태에 한정되는 것은 아니다.
본 실시예의 반도체 소자(100)는 칩 영역(CA)과 스크라이브 레인(scribe lane) 영역(SLA)을 포함할 수 있다. 칩 영역(CA)은 반도체 소자(100)의 중앙 부분에 배치되고, 다수의 집적 회로들, 및 배선들(150)을 포함할 수 있다. 스크라이브 레인 영역(SLA)은 칩 영역(CA)을 둘러싸는 형태로 칩 영역(CA)의 외부에 배치될 수 있다. 한편, 본 실시예의 반도체 소자(100)에서, 스크라이브 레인 영역(SLA)은, 도 2a를 통해 알 수 있듯이, 웨이퍼 상태의 스크라이브 레인 영역(SLA)의 일부에 해당할 수 있다.
칩 영역(CA)과 스크라이브 레인 영역(SLA)은 반도체 기판(101) 상에 정의될 수 있다. 반도체 기판(101)은, 예컨대, 실리콘(Si)을 포함할 수 있다. 또한, 반도체 기판(101)은 저마늄(Ge)과 같은 반도체 원소, 또는 SiC, GaAs, InAs, InP 등과 같은 화합물 반도체를 포함할 수도 있다. 반도체 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예컨대, 반도체 기판(101)은 BOX층(buried oxide layer)을 포함할 수 있다. 반도체 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 반도체 기판(101)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다. 반도체 기판(101)은 활성면(101F)과 그에 반대되는 비활성면(101B)을 가지며, 활성면(101F) 상에는 다수의 집적 회로들이 형성될 수 있다. 여기서, 활성면(101F)은 반도체 기판(101)의 상면에 해당하고, 비활성면(101B)은 반도체 기판(101)의 하면에 해당할 수 있다.
집적 회로들은 메모리 소자들, 또는 로직 소자들을 포함할 수 있다. 메모리 소자들은, 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시(flash) 메모리, EEPROM(Electrically Erasable and Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), 또는 RRAM(Resistive Random Access Memory) 소자들을 포함할 수 있다. 로직 소자들은, 예컨대, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch), 카운터(counter), 또는 버퍼(buffer) 소자들을 포함할 수 있다. 또한, 로직 소자들은, CPU(Central Processing Unit), MPU(Micro-Processor Unit), GPU(Graphic Processing Unit), 또는 AP(Application Processor) 등을 포함할 수 있다.
반도체 기판(101) 상에 저유전층(130), 층간 절연층(140), 및 배선들(150)이 배치될 수 있다. 층간 절연층(140)은 제1 층간 절연층(140-1), 제2 층간 절연층(140-2), 및 제3 층간 절연층(140-3)을 포함할 수 있다. 그러나 층간 절연층(140)의 층수가 3개에 한정되는 것은 아니다. 층간 절연층(140)은, 예컨대, TEOS(tetraethyl orthosilicate)로 형성될 수 있다. 그러나 층간 절연층(140)의 재질이 TEOS에 한정되는 것은 아니다. 예컨대, 층간 절연층(140)은, PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 등과 같은 실리콘산화물로 형성될 수도 있다.
저유전층(130)은 제1 층간 절연층(140-1)과 제2 층간 절연층(140-2) 사이에 배치될 수 있다. 전술한 바와 같이, 저유전층(130, low-k layer)은 기생 커패시턴스를 감소시키고, RC 딜레이를 개선시키기 위해 형성될 수 있다. 저유전층(130)은 실리콘산화물(SiO2)보다 낮은 유전율의 절연 물질로 형성될 수 있다. 일부 실시예에서, 저유전층(130)은 약 2.2∼2.4의 초저유전상수(ultra low dielectric constant k)를 갖는 물질로 형성될 수 있다. 저유전층(130)은 탄소(C)나 하이드로카본(CxHy)을 포함하는 실리콘산화막으로 형성될 수 있다. 예컨대, 저유전층(130)은, SiOC막, 또는 SiCOH막으로 형성될 수 있다.
배선들(150)은 하부 배선들(152), 상부 배선(154), 및 탑 배선(156)을 포함할 수 있다. 하부 배선들(152)은 저유전층(130) 내에 배치되고, 상부 배선(154)은 제2 층간 절연층(140-2) 내에 배치되며, 탑 배선(156)은 제3 층간 절연층(140-3) 내에 배치될 수 있다. 본 실시예의 반도체 소자(100)에서, 배선들(150)의 층수, 및 배치 위치가 도 2a의 구조에 한정되는 것은 아니다. 예컨대, 배선들(150)은 다양한 층수를 가지고 다양한 위치에 배치될 수 있다. 한편, 인접하는 배선들(150)은, 수직 콘택(155)을 통해 서로 연결되고, 또한, 배선들(150)은 수직 콘택(155)을 통해 반도체 기판(101) 상의 집적 회로들에 연결될 수 있다.
배선들(150)과 수직 콘택(155)은, 예컨대, 알루미늄(Al), 구리(Cu), 또는 텡스텐(W) 등과 같은 메탈로 형성될 수 있다. 일부 실시예에서, 배선들(150)과 수직 콘택(155)은 배리어층 및 배선 금속층을 포함할 수 있다. 배리어층은, 예컨대, Ti, Ta, Al, Ru, Mn, Co, W 등의 메탈, 또는 메탈의 질화물이나 메탈의 산화물로 형성되거나, 또는, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide) 등과 같은 합금으로 형성될 수 있다. 또한, 배선 금속층은 W, Al, Ti, Ta, Ru, Mn, 및 Cu 중에서 선택된 적어도 하나의 메탈을 포함할 수 있다.
탑 배선(156)은 패드용 배선, 또는 재배선에 해당할 수 있다. 그에 따라, 탑 배선(156)에는 패드 또는 범프(bump) 등이 연결될 수 있다. 본 실시예의 반도체 소자(100)에서, 탑 배선(156) 상에는 Cu 패드(170)가 배치될 수 있다. Cu 패드(170)는 제3 층간 절연층(140-3)을 관통하여 상면이 제3 층간 절연층(140-3)으로부터 노출될 수 있다. 실시예에 따라, Cu 패드(170)는 배리어층과 Cu층을 포함할 수 있다. 배리어층은, 예컨대, Ti, Ta, Al, Ru, Mn, Co, W 등의 메탈, 또는 메탈의 질화물이나 메탈의 산화물로 형성될 수 있다. 이러한 Cu 패드(170)는, 반도체 소자들을 적층할 때, 범프를 대체할 수 있다.
한편, 칩 영역(CA)의 반도체 기판(101)에는 반도체 기판(101)을 관통하는 TSV(160, Through Silicon Via)가 배치될 수 있다. TSV(160)은 반도체 기판(101)의 하면 상의 전극 패드(162)에 연결되고, 또한, 하부 배선들(152)에 연결될 수 있다. 한편, 실시예에 따라, TSV(160)는 상부 배선(154), 또는 탑 배선(156)으로 연결될 수도 있다.
또한, 칩 영역(CA)에는 외곽 메탈 배선(OM)과 가드 링(Guard Ring: GR)이 배치될 수 있다. 외곽 메탈 배선(OM)은 배선들(150)의 일부와 유사한 구조를 가지며, 대응하는 배선들(150)이 형성될 때 함께 형성될 수 있다. 예컨대, 외곽 메탈 배선(OM)은 하부 배선들(152c), 상부 배선(154c), 및 수직 콘택(155c)을 포함할 수 있다. 외곽 메탈 배선(OM)은 웨이퍼로부터 반도체 칩으로의 분리 공정에서, 크랙의 발생을 감지할 수 있다.
가드 링(GR)은 스크라이브 레인 영역(SLA)에서 발생한 크랙이 칩 영역(CA)으로 침투하는 것을 방지할 수 있다. 가드 링(GR)은 배선들(150)의 일부와 유사한 구조를 가지며, 대응하는 배선들(150)이 형성될 때 함께 형성될 수 있다. 예컨대, 가드 링(GR)은 하부 배선들(152b), 상부 배선(154b), 및 수직 콘택(155b)을 포함할 수 있다. 한편, 가드 링(GR)에 인접하여 스크라이브 레인 영역(SLA)에 칩핑 댐(Chipping Dam: CD)이 배치될 수 있다. 칩핑 댐(CD)은 가드 링(GR)과 유사한 구조를 가지고 크랙이 칩 영역(CA)으로 침투하는 것을 방지할 수 있다. 예컨대, 칩핑 댐(CD)은 하부 배선들(152a), 상부 배선(154a), 및 수직 콘택(155a)을 포함할 수 있다. 한편, 도 2a에서, 트렌치 영역(TRA)의 왼쪽에 칩핑 댐(CD)과 가드 링(GR)이 배치되고 있지 않지만, 실시예에 따라, 트렌치 영역(TRA)의 왼쪽에도 칩핑 댐(CD)과 가드 링(GR)이 배치될 수 있다. 다시 말해서, 칩핑 댐(CD)과 가드 링(GR)은 트렌치 영역(TRA)을 기준으로 어느 한쪽에 배치되거나, 또는 양쪽 모두에 배치될 수 있다.
스크라이브 레인 영역(SLA)은, 웨이퍼를 반도체 칩들 각각으로 개별화하기 위하여, 분리, 절단, 또는 다이싱(dicing) 공정이 수행되는 영역으로, 집적 회로들, 및 배선들(150)이 배치되지 않는 영역일 수 있다. 그에 따라, 스크라이브 레인 영역(SLA)은, 도 2a에 도시된 바와 같이, 웨이퍼 상태일 때, 2개의 반도체 칩들 사이에 배치될 수 있다. 또한, 스크라이브 레인 영역(SLA)은, 도 2b에 도시된 바와 같이, 분리 공정 후의 반도체 칩 상태에서, 반도체 소자(100)의 외곽 부분에 일부가 유지될 수 있다. 한편, 스크라이브 레인 영역(SLA)에, 반도체 소자(100)의 상태에서 전기적으로 기능을 하지 않는 배선이나 패드 등이 배치될 수 있다. 예컨대, 스크라이브 레인 영역(SLA)에는, 칩핑 댐(CD), Al 패드(도 3a의 190 참조), 더미 배선(도 3a의 195 참조) 등이 배치될 수 있다.
스크라이브 레인 영역(SLA)은, 도 1에 도시된 바와 같이, 칩 영역(CA)의 4 측면을 둘러쌀 수 있다. 칩 영역(CA)의 4 측면에 대응하는 스크라이브 레인 영역들(SLA)의 폭은 서로 다를 수 있다. 이는 스크라이브 레인 영역들(SLA) 자체의 비대칭 구조, 또는 이하에서 설명하는 GAL(Grinding After Laser) 절단 공정에서 발생한 크랙(CR)의 형태에 기인할 수 있다.
본 실시예의 반도체 소자(100)는, GAL(Grinding After Laser) 소잉 공정, 또는 GAL 절단 공정을 통해, 웨이퍼로부터 분리된 반도체 칩일 수 있다. GAL 절단 공정을 간단히 설명하면 다음과 같다.
반도체 소자의 대용량화 및 고집적화가 요구됨에 따라, 웨이퍼에서 스크라이브 레인 영역(SLA)이 차지하는 면적이 감소하고 있다. 일반적으로, 웨이퍼는 소잉 블레이드(sawing blade)를 이용한 기계적 절단 방법을 통해 개개의 반도체 칩으로 개별화 될 수 있다. 그러나 기계적 절단 방법의 경우, 절단 공정 동안 반도체 기판에 가해지는 스트레스로 인하여 집적 회로들이 손상될 위험이 증가하고, 또한 크랙이나 칩핑 발생으로 인해 반도체 칩 자체가 파손될 수 있다.
이에 따라, 최근에는 레이저를 이용한 웨이퍼의 절단 공정이 도입되고 있다. 레이저를 이용한 웨이퍼의 절단 공정은, 먼저, 반도체 기판(101)에 대하여 투과성의 파장을 갖는 레이저가, 웨이퍼 상태의 반도체 기판(101)의 내부에 스크라이브 레인 영역(SLA)을 따라 조사될 수 있다. 레이저가 조사되면, 반도체 기판(101)의 내부에 스크라이브 레인 영역(SLA)을 따라 개질층(modified layer)이 형성될 수 있다. 한편, 레이저가 조사되는 반도체 기판(101)의 내부 위치, 및 개질층은 비활성면(101B)보다 활성면(101F)에 가깝게 위치할 수 있다.
레이저 조사에 의한 개질층 형성 후, 반도체 기판(101)의 비활성면(101B)을 연마하여, 스크라이브 레인 영역(SLA)에서 크랙(CR)이 발생하도록 한다. 크랙(CR)은, 도 2a에서 굵은 점선으로 표시된 바와 같이, 반도체 기판(101)의 두께 방향으로, 예컨대, 활성면(101F)에 수직 방향인 제3 방향(z 방향)으로 활성면(101F)에서 저유전층(130) 및 층간 절연층(140)으로 전파될 수 있다. 이와 같이, 반도체 기판(101)의 비활성면(101B)을 연마함으로써, 반도체 기판(101)의 두께를 줄이고 개질층으로부터 크랙(CR)이 저유전층(130) 및 층간 절연층(140)으로 전파되도록 할 수 있다.
여기서, 연마 공정은 반도체 기판(101)에 물리적 압력이 가해진 상태에서 수행되는 그라인딩 공정일 수 있다. 반도체 기판(101)에 물리적 압력이 가해진 상태에서 연마 공정이 진행되면, 반도체 기판(101)은 취성파괴(brittle fracture) 될 수 있다. 여기서, 취성파괴는 어떠한 물체에 탄성 한계 이상의 힘을 가했을 때 영구 변형하지 않고 파괴되는 것을 의미한다. 다시 말해서, 반도체 기판(101)의 비활성면(101B)을 연마하는 동안, 점점 얇아지는 반도체 기판(101)은 개질층으로부터 전파된 크랙(CR)에 의해 취성파괴 될 수 있다.
한편, 연마 공정 전에 웨이퍼 상에 보호 시트가 접착되므로, 취성파괴에 의해 반도체 칩들이 분리되더라도, 반도체 칩들은 보호 시트에 의해 원래 위치에서 이탈되지 않고 고정될 수 있다. 실시예에 따라, 반도체 기판(101)의 비활성면(101B)을 게속 연마하여, 개질층을 완전히 제거할 수도 있다. 참고로, 연마된 반도체 기판(101)은 100㎛ 이하의 두께를 가질 수 있다. 또한, 실시예에 따라, 연마된 반도체 기판(101)은 20㎛ 내지 50㎛ 정도의 두께를 가질 수 있다.
결국, GAL 절단 공정은, 레이저 조사 후 그라인딩을 통해 절단을 수행하는 공정을 의미할 수 있다. 이러한 GAL 절단 공정은, 레이저 조사, 및 그라인딩 공정을 통해, 웨이퍼로부터 반도체 칩들을 개별화함으로써, 반도체 기판(101)의 절삭되는 폭을 최소화할 수 있다. 따라서, 소잉 블레이드를 이용하는 기계적 절단 방법에 비하여, 스크라이브 레인 영역(SLA)의 폭을 대폭 줄일 수 있으므로, 반도체 소자(100)의 칩 영역(CA)을 상대적으로 넓게 하여, 칩 영역(CA)에 보다 많은 집적 회로들을 형성할 수 있다.
본 실시예의 반도체 소자(100)에서, 스크라이브 레인 영역(SLA)에 트렌치 영역(TRA)이 배치될 수 있다. 트렌치 영역(TRA)은 제1 방향(x 방향)으로 소정 폭을 가지고 제2 방향(y 방향)으로 확장할 수 있다. 트렌치 영역(TRA)은 메탈 라이너(110)와 갭필 절연층(120)을 포함할 수 있다. 메탈 라이너(110)와 갭필 절연층(120)은, 제3 방향(z 방향)으로, 반도체 기판(101)에서부터 저유전층(130)과 층간 절연층(140)을 관통하여 확장할 수 있다. 실시예에 따라, 메탈 라이너(110)와 갭필 절연층(120)은, 제3 방향(z 방향)으로, 제1 층간 절연층(140-1)에서부터 저유전층(130)과 제2 및 제3 층간 절연층(140-2, 140-3)을 관통하여 확장할 수도 있다. 다시 말해서, 메탈 라이너(110)와 갭필 절연층(120)의 하면이 반도체 기판(101)의 활성면(101F)으로부터 약간 이격될 수 있다.
도 2a에 도시된 바와 같이, 웨이퍼 상태에서, 메탈 라이너(110)는 갭필 절연층(120)의 양측면을 덮을 수 있다. 한편, 도 2b에 도시된 바와 같이, 반도체 칩 상태에서, 메탈 라이너(110)는 칩 영역(CA) 쪽의 갭필 절연층(120)의 측면을 덮을 수 있다. 갭필 절연층(120)의 다른 측면은 외부로 노출될 수 있다.
갭필 절연층(120)은, 예컨대, TEOS로 형성될 수 있다. 그러나 그에 한하지 않고, 갭필 절연층(120)은, PSG, BPSG, USG, PE-TEOS, HDP-CVD 등과 같은 실리콘산화물로 형성될 수도 있다.
메탈 라이너(110)는, 예컨대, Ti, TiN, Ta, TaN, Al 중 적어도 하나의 물질을 포함하고, 단일막 또는 다중막으로 형성될 수 있다. 또한, 메탈 라이너(110)은 Cu 패드(170)의 배리어층과 동일한 물질로 형성될 수 있다. 그러나 메탈 라이너(110)의 재질이 전술한 물질들에 한정되는 것은 아니다.
스크라이브 레인 영역(SLA) 내의 트렌치 영역(TRA)은, GAL 절단 공정에서, 크랙(CR)이 칩 영역CA)으로 침투하는 것을 막기 위해 형성될 수 있다. 좀더 구체적으로 설명하면, 반도체 기판(101)에서 발생한 크랙은, 저유전층(130)과 층간 절연층(140)의 계면을 만나게 되면, 계면을 따라 수평 방향, 예컨대, x-y 평면 상의 방향으로 진행하거나, 또는 계면에서 대각 방향으로 진행할 수 있다. 그에 따라, 크랙(CR)이 칩 영역CA)으로 침투할 수 있다. 본 실시예의 반도체 소자(100)에서, 스크라이브 레인 영역(SLA) 내의 크랙(CR)이 진행하는 부분에 트렌치 영역(TRA)을 형성하여 저유전층(130)과 층간 절연층(140)의 계면을 제거함으로써, 크랙(CR)이 저유전층(130)과 층간 절연층(140)의 계면을 따라 수평 방향, 또는 계면에 대각 방향으로 진행하는 것을 막을 수 있다. 그에 따라, 크랙(CR)이 칩 영역CA)으로 침투하는 것을 막을 수 있다.
한편, 트렌치 영역(TRA)이 형성될 때, 반도체 기판(101)과 갭필 절연층(120) 사이에 계면이 형성되거나, 또는 갭필 절연층(120)과 층간 절연층(140) 사이에 계면이 형성될 수 있다. 따라서, 트렌치 영역(TRA)이 갭필 절연층(120)만을 포함하는 경우, 그러한 계면들을 따라 수평 방향, 또는 계면들에 대각 방향으로 크랙(CR)이 진행하여 크랙(CR)이 칩 영역(CA)으로 침투할 수 있다. 그러나, 본 실시예의 반도체 소자(100)에서, 트렌치 영역(TRA)은 갭필 절연층(120)의 측면을 덮는 메탈 라이너(110)를 더 포함할 수 있다. 따라서, 도 2a의 두꺼운 일점 쇄선의 화살표와 같이, 계면을 따라 수평 방향, 또는 계면에 대각 방향으로 진행한 크랙(CR)이 갭필 절연층(120)과 메탈 라이너(110)의 측면 계면을 따라 수직 방향인 제3 방향(z 방향)으로 진행할 수 있다. 따라서, 역시 크랙(CR)이 칩 영역CA)으로 침투하는 것을 막을 수 있다.
본 실시예의 반도체 소자(100)는, 반도체 기판(101)의 상부에 저유전층(130)을 포함하고, 웨이퍼로부터 GAL 절단 공정을 통해 형성될 수 있다. 또한, 본 실시예의 반도체 소자(100)는, 스크라이브 레인 영역(SLA) 내의, 크랙이 진행하는 부분에 트렌치 영역(TRA)을 포함하고, 트렌치 영역(TRA)은 메탈 라이너(110)와 갭필 절연층(120)을 포함할 수 있다. 그에 따라, 본 실시예의 반도체 소자(100)는, 크랙이 진행하는 부분에서 저유전층(130)과 층간 절연층(140)의 계면이 제거된 구조를 가질 수 있다. 또한, 반도체 기판(101)과 갭필 절연층(120)의 계면, 또는 층간 절연층(140)과 갭필 절연층(120)의 계면에서 방향이 변경된 크랙이 칩 영역(CA)으로 침투하는 것을 메탈 라이너(110)를 통해 효과적으로 방지할 수 있다.
한편, 본 실시예의 반도체 소자(100)는, 예컨대, DARM 소자들을 포함하는 DRAM 칩일 수 있다. 예컨대, 본 실시예의 반도체 소자(100)는, HBM(High Bandwidth Memory) DRAM 칩으로서, HBM 패키지에 이용될 수 있다. 참고로, HBM 패키지는, 베이스 칩과, 상부에 복수의 DRAM 칩들을 포함할 수 있다. 예컨대, 베이스 칩은 버퍼 칩 또는 컨트롤 칩으로서, 복수의 DRAM 칩들의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 복수의 DRAM 칩들로 전달할 수 있다. 한편, HBM 패키지는 웨이퍼 상태의 베이스 칩들 각각에 대응하는 개별 DRAM 칩들을 적층하고 밀봉재로 밀봉한 후, 소잉을 통해 개별화하는 식으로 제조될 수 있다. 그에 따라, 웨이퍼 상에 DRAM 칩들을 적층하는 공정이 수행되는데, 그러한 공정을 D2W(Die to Wafer) 공정이라고 한다. 따라서, 본 실시예의 반도체 소자(100)는, D2W 공정을 통한 HBM 패키지의 제조에 이용될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 크랙 방지 구조를 포함한 반도체 소자에 대한 단면도들로서, 도 3a는 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여주고, 도 3b는 웨이퍼에서 분리된 후의 반도체 칩의 상태를 보여준다. 도 1 내지 도 2b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 및 도 3b를 참조하면, 본 실시예의 반도체 소자(100a)는 스크라이브 레인 영역(SLAa)의 구조에서, 도 2a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100a)에서, 스크라이브 레인 영역(SLAa)에는 Al 패드(190)와 트렌치 영역(TRAa)이 배치될 수 있다. 전술한 바와 같이, 스크라이브 레인 영역(SLAa)은 집적 회로들, 및 배선들(150)이 배치되지 않는 영역일 수 있다. 그러나 스크라이브 레인 영역(SLAa)에, 웨이퍼 상태에서 집적 회로들의 전기적 특성을 테스트하기 위한 패턴이나, 또는 다중층의 패턴들을 형성할 때 정렬을 위한 마크가 배치될 수 있다. 예컨대, 스크라이브 레인 영역(SLAa)에 Al 패드(190), 및 더미 배선(195)가 배치될 수 있다. 이러한 Al 패드(190), 및 더미 배선(195)은, TEG(Test Element Group), 또는 정렬 키(alignment key)을 구성할 수 있다.
트렌치 영역(TRAa)은 Al 패드(190) 상에 형성되며, Al 패드(190) 상의 제2 층간 절연층(140-2)과 제3 층간 절연층(140-3)을 관통하여 제3 방향(z 방향)으로 확장할 수 있다. 트렌치 영역(TRAa)은 메탈 라이너(110a)와 갭필 절연층(120a)을 포함할 수 있다. 갭필 절연층(120a)은 Al 패드(190) 상에서 제3 방향(z 방향)으로 확장하여, 상면이 제3 층간 절연층(140-3)으로부터 노출될 수 있다. 또한, 메탈 라이너(110a)는 Al 패드(190) 상에서 제3 방향(z 방향)으로 확장하여 갭필 절연층(120a)의 측면을 덮을 수 있다. 메탈 라이너(110a)와 갭필 절연층(120a)의 재질은, 도 2a의 반도체 소자(100)에서, 메탈 라이너(110)와 갭필 절연층(120)에 대해 설명한 바와 같다.
본 실시예의 반도체 소자(100a)에서, Al 패드(190) 상에 트렌치 영역(TRAa)이 형성되고, 트렌치 영역(TRAa)은 메탈 라이너(110a)와 갭필 절연층(120a)을 포함할 수 있다. 그에 따라, Al 패드(190)와 갭필 절연층(120a)의 계면을 따라 수평 방향, 또는 계면에 대각 방향으로 진행한 크랙(CR)이 갭필 절연층(120a)과 메탈 라이너(110a)의 측면 계면을 따라 제3 방향(z 방향)으로 진행할 수 있다. 따라서, 역시 크랙(CR)이 칩 영역CA)으로 침투하는 것을 막을 수 있다. 덧붙여, Al 패드(190)의 하부에 저유전층(130)과 층간 절연층(140)의 계면에서 크랙(CR)의 방향이 변경될 수 있다. 그러나 그러한 계면에서 크랙(CR)이 칩 영역(CA)으로 진행하는 것은 더미 배선(195)이 차단할 수 있다.
덧붙여, 본 실시예의 반도체 소자(100a)와 도 2a의 반도체 소자(100)는, 스크라이브 레인 영역(SLA, SLAa)에 Al 패드(190)가 배치되느냐에 따라 구별될 수 있다. 그러나 다른 실시예들에서, 반도체 소자는, 칩 영역(CA)의 적어도 하나의 측면에 Al 패드(190)가 배치되지 않는 스크라이브 레인 영역(SLA)과, 칩 영역(CA)의 적어도 하나의 다른 측면에 Al 패드(190)가 배치된 스크라이브 레인 영역(SLAa)을 함께 포함할 수 있다. 또한, 칩 영역(CA)의 어느 하나의 측면에 스크라이브 레인 영역(SLA)과 스크라이브 레인 영역(SLAa)이 함께 공존할 수도 있다. 그러한 실시예의 반도체 소자의 경우, 스크라이브 레인 영역의 어느 부분을 절단하느냐에 따라 단면도가 달라질 수 있다. 다시 말해서, 스크라이브 레인 영역(SLA)과 스크라이브 레인 영역(SLAa)을 함께 포함하는 반도체 소자의 경우, 스크라이브 레인 영역(SLA)을 절단한 단면도가 도 2a 또는 도 2b에 해당하고, 스크라이브 레인 영역(SLAa)을 절단한 단면도가 도 3a 또는 도 3b에 해당할 수 있다.
도 4a 내지 도 4f는 도 2b의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 도 2a 및 도 2b를 함께 참조하여 설명하고, 도 1 내지 도 2b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a를 참조하면, 본 실시예의 반도체 소자를 제조하는 과정은, 먼저, 반도체 기판(101) 상에 집적 회로들, 저유전층(130), 층간 절연층(140), 배선들(150), TSV(160), 및 Cu 패드(170)를 형성한다. 배선들(150)을 형성할 때, 칩 영역(CA)에 외곽 메탈 배선(OM) 및 가드 링(GR)과 스크라이브 레인 영역(SLA)에 칩핑 댐(CD)을 함께 형성할 수 있다. 각 구성요소들의 기능이나 재질 등에 대해서는 도 1 내지 도 2b의 설명 부분에서 설명한 바와 같다.
한편, Cu 패드(170)는 탑 배선(156)의 상면이 노출되도록 제3 층간 절연층(140-3)에 그루브를 형성하고, 그루브를 Cu층으로 채워 형성할 수 있다. 좀더 구체적으로, 그루브 내에 배리어층을 형성하고, 배리어층 상에 Cu층을 형성하여 Cu 패드(170)를 완성할 수 있다.
도 4b를 참조하면, 스크라이브 레인 영역(SLA)에 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 저유전층(130)과 층간 절연층(140)을 관통하여 반도체 기판(101)의 상면, 예컨대, 활성면(101F)이 노출되도록 형성될 수 있다. 도 4b에 도시된 바와 같이, 제1 트렌치(T1)에 의해 반도체 기판(101)의 상면 상에 소정 깊이의 리세스가 형성될 수 있다.
한편, 실시예에 따라, 제1 트렌치(T1)는 제1 층간 절연층(140)까지만 형성될 수 있다. 그러한 제1 트렌치(T1)의 구조의 경우, 제1 층간 절연층(140)의 상면 상에 소정 깊이의 리세스가 형성될 수 있고, 반도체 기판(101)의 상면은 노출되지 않을 수 있다.
도 4c를 참조하면, 이후, 제1 트렌치(T1)의 바닥면과 내부 측벽을 소정 두께로 덮는 메탈층(110-1)을 형성한다. 또한, 메탈층(110-1)은, 층간 절연층(140), 예컨대, 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상으로 확장할 수 있다. 다시 말해서, 반도체 기판(101) 상의 구조물 전체를 덮도록 메탈층(110-1)을 형성한다.
메탈층(110-1)은 앞서 메탈 라이너(110)에 대해 설명한 메탈 물질로 단일막 또는 다중막으로 형성할 수 있다. 예컨대, 메탈층(110-1)은 Ti, TiN, Ta, TaN, Al 중 적어도 하나의 물질을 포함할 수 있다. 또한, 메탈층(110-1)은 Cu 패드(170)의 배리어층과 동일한 물질을 포함할 수 있다.
도 4d를 참조하면, 계속해서, 제1 트렌치(T1)의 바닥면의 메탈층(110-1) 부분과, 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상의 메탈층(110-1) 부분을 식각하여 제거한다. 해당 메탈층(110-1) 부분의 제거는, 예컨대, 건식 식각을 통해 제거할 수 있다. 제1 트렌치(T1)의 폭이 비교적 넓은 경우, 실시예에 따라, 해당 메탈층(110-1)의 부분은 에치백(etch-back)을 통해 제거할 수도 있다. 해당 메탈층(110-1) 부분의 제거에 의해 메탈 라이너(110)가 형성될 수 있다.
제1 트렌치(T1)가 반도체 기판(101)의 상면을 노출하도록 형성된 경우, 도 4d와 같이, 해당 메탈층(110-1) 부분의 제거에 의해, 반도체 기판(101)의 상면이 노출될 수 있다. 그러나 그와 달리 제1 트렌치(T1)가 제1 층간 절연층(140-1)의 상면을 노출하도록 형성된 경우, 해당 메탈층(110-1) 부분의 제거에 의해, 제1 층간 절연층(140-1)의 상면이 노출될 수 있다.
도 4e를 참조하면, 메탈 라이너(110) 형성 후, 제1 트렌치(T1)를 절연층(120-1)으로 채운다. 절연층(120-1)은 제1 트렌치(T1)를 완전히 채우도록 두꺼운 두께로 형성될 수 있다. 그에 따라, 절연층(120-1)은 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상에도 형성될 수 있다. 절연층(120-1)은, 예컨대, TEOS로 형성될 수 있다. 그러나 그에 한하지 않고, 다른 재질의 실리콘산화막으로 형성될 수도 있음은 물론이다.
도 4f를 참조하면, 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상의 절연층(120-1) 부분을 CMP 공정을 통해 제거한다. 해당 절연층(120-1) 부분의 제거에 의해 갭필-절연층(120)이 형성되어, 트렌치 영역(TRA)이 완성될 수 있다. 도 4f에 도시된 바와 같이, 트렌치 영역(TRA)은 반도체 기판(101)의 상면에서 저유전층(130)과 층간 절연층(140)을 관통하여 제3 방향(z 방향)으로 확장할 수 있다. 그러나 제1 트렌치(T1)가 제1 층간 절연층(140-1)의 상면을 노출하도록 형성된 경우, 트렌치 영역은, 제1 층간 절연층(140-1)의 상면에서 저유전층(130)과 제2 및 제3 층간 절연층(140-2, 140-3)을 관통하여 제3 방향(z 방향)으로 확장할 수 있다.
한편, 해당 절연층(120-1) 부분이 CMP 공정을 통해 제거됨에 따라, 메탈-라이너(110), 갭필-절연층(120), 제3 층간 절연층(140-3), 및 Cu 패드(170)의 상면은 실질적으로 동일 평면을 이룰 수 있다. 또한, 절연층(120-1)과 재질이 다른 층들, 예컨대, 메탈-라이너(110)나 Cu 패드(170)는, CMP 공정에서 식각 정지막으로 작용할 수 있다. 트렌치 영역(TRA)의 형성 후, GAL 절단 공정이 진행될 수 있다. GAL 절단 공정을 통해 도 2b의 반도체 소자(100)가 제조될 수 있다.
도 5a 내지 도 5c는 도 3b의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 도 3a 및 도 3b를 함께 참조하여 설명하고, 도 4a 내지 도 4f의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 반도체 소자를 제조하는 과정은, 먼저, 반도체 기판(101) 상에 집적 회로들, 저유전층(130), 층간 절연층(140), 배선들(150), TSV(160), Cu 패드(170), 및 Al 패드(190)를 형성한다. 배선들(150)을 형성할 때, 칩 영역(CA)에 외곽 메탈 배선(OM) 및 가드 링(GR)과 스크라이브 레인 영역(SLA)에 칩핑 댐(CD)을 함께 형성할 수 있다. 또한, Al 패드(190) 하부의 더미 배선(195)도, 배선들(150)을 형성할 때, 함께 형성할 수 있다. 각 구성요소들의 기능이나 재질 등에 대해서는 도 1 내지 도 2b의 설명 부분에서 설명한 바와 같다. 또한, Cu 패드(170)의 형성 방법에 대해서는 도 4a의 설명 부분에서 설명한 바와 같다.
이후, 스크라이브 레인 영역(SLA)에 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 층간 절연층(140)을 관통하여 Al 패드(190)의 상면이 노출되도록 형성될 수 있다. 제2 트렌치(T2)는, 예컨대, 제2 층간 절연층(140-2)의 일부와 제3 층간 절연층(140-3)을 관통할 수 있다. 한편, 도 3b의 반도체 소자(100a)는, 도 2b의 반도체 소자(100)와 동일하거나, 또는 도 2b의 반도체 소자(100)와는 다르나 동일 웨이퍼에 포함된 반도체 소자일 수 있다. 그에 따라, 제2 트렌치(T2)는 제1 트렌치(T1)를 형성할 때, 함께 형성할 수 있다. 다만, 제2 트렌치(T2)는 Al 패드(190)의 상면 부분으로 폭이 한정되므로, 제2 트렌치(T2)의 폭은 제1 방향(x 방향)으로 제1 트렌치(T1)의 폭보다 작을 수 있다.
도 5b를 참조하면, 이후, 제2 트렌치(T2)의 바닥면과 내부 측벽을 소정 두께로 덮는 메탈층(110a-1)을 형성한다. 또한, 메탈층(110a-1)은, 층간 절연층(140), 예컨대, 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상으로 확장할 수 있다. 다시 말해서, 반도체 기판(101) 상의 구조물 전체를 덮도록 메탈층(110a-1)을 형성한다. 메탈층(110a-1)은 앞서 메탈 라이너(110)에 대해 설명한 메탈 물질로 단일막 또는 다중막으로 형성할 수 있다.
메탈층(110a-1) 역시, 도 4c에서 메탈층(110-1)을 형성할 때 함께 형성할 수 있다. 그러나 실시예에 따라, 메탈층(110a-1)은 도 4c의 메탈층(110-1)과 별도로 형성될 수도 있다. 예컨대, 도 4c의 메탈층(110-1) 형성 후에, 본 실시예의 메탈층(110a-1)이 형성될 수 있다.
도 5c를 참조하면, 계속해서, 제2 트렌치(T2)의 바닥면의 메탈층(110a-1) 부분과, 제3 층간 절연층(140-3)의 상면, 및 Cu 패드(170)의 상면 상의 메탈층(110a-1) 부분을 식각하여 제거한다. 해당 메탈층(110a-1) 부분의 제거는, 예컨대, 건식 식각을 통해 제거할 수 있다. 해당 메탈층(110a-1) 부분의 제거에 의해 메탈 라이너(110a)가 형성될 수 있다.
메탈 라이너(110a)는, 4d에서 메탈 라이너(110)를 형성할 때 함께 형성할 수 있다. 그러나 실시예에 따라, 메탈 라이너(110a)는 도 4d의 메탈 라이너(110)와 별도로 형성될 수도 있다. 예컨대, 도 4d의 메탈 라이너(110) 형성 후에, 본 실시예의 메탈 라이너(110a)가 형성될 수 있다.
이후, 제2 트렌치(T2)를 채우는 절연층 형성 공정과, CMP 공정을 수행할 수 있다. 절연층 형성 공정과, CMP 공정은 도 4e의 절연층 형성 공정, 및 도 4f의 CMP 공정과 함께 진행할 수 있다. 한편, CMP 공정에 기인하여, 메탈-라이너(110a), 갭필-절연층(120a), 제3 층간 절연층(140-3), 및 Cu 패드(170)의 상면은 실질적으로 동일 평면을 이룰 수 있다. 계속해서 GAL 절단 공정이 진행되고, GAL 절단 공정을 통해 도 3b의 반도체 소자(100a)가 제조될 수 있다.
도 6a 내지 도 6e는 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 모두 반도체 칩으로 분리되기 전의 웨이퍼 상태를 보여준다. 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a를 참조하면, 본 실시예의 반도체 소자(100b)는 트렌치 영역(TRAb)의 구조에서, 도 2a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100b)에서, 트렌치 영역(TRAb)은 메탈 라이너(110b), 및 갭필 절연층(120)을 포함할 수 있다. 갭필 절연층(120)의 형태는 도 2a의 반도체 소자(100)의 트렌치 영역(TRA)의 갭필 절연층(120)의 형태와 실질적으로 동일할 수 있다. 예컨대, 갭필 절연층(120)은 제2 방향(y 방향)으로 확장하고, 또한, 제3 방향(z 방향)으로 저유전층(130), 및 층간 절연층(140)을 관통하여 확장할 수 있다.
메탈 라이너(110b)의 경우, 도 2a의 반도체 소자(100)의 트렌치 영역(TRA)의 메탈 라이너(110)의 형태와 다를 수 있다. 예컨대, 메탈 라이너(110b)는 갭필 절연층(120)의 측면에서 하면 상으로 확장할 수 있다. 다시 말해서, 메탈 라이너(110b)는 갭필 절연층(120)의 측면을 덮으면서 제3 방향(z 방향)으로 확장하고, 또한, 갭필 절연층(120)의 하면을 덮으면서 수평 방향으로 확장할 수 있다.
메탈 라이너(110b)의 이러한 구조는, 앞서 도 4d의 메탈층(110-1)의 일부를 제거하는 공정에서, 건식 식각의 시간을 줄이거나, 또는 제1 트렌치(T1)의 제1 방향(x 방향)의 폭이 좁은 경우, 에치백을 통해 제3 층간 절연층(140-3)과 Cu 패드(170) 상면 상의 메탈층(110-1) 부분만을 제거하고, 제1 트렌치(T1)의 바닥면 상의 메탈층(110-1) 부분은 유지되도록 함으로써, 구현할 수 있다.
도 6b를 참조하면, 본 실시예의 반도체 소자(100c)는 트렌치 영역(TRAc)의 구조에서, 도 3a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100c)에서, 트렌치 영역(TRAc)은 Al 패드(190)가 배치된 스크라이브 레인 영역(SLAa)에 형성되고, 메탈 라이너(110c)와 갭필 절연층(120b)을 포함할 수 있다. 트렌치 영역(TRAc)의 형태는 도 3a의 반도체 소자(100a)의 트렌치 영역(TRAa)의 형태와는 완전히 다를 수 있다. 예컨대, 제1 방향(x 방향)으로 트렌치 영역(TRAc)의 폭은 Al 패드(190)의 폭보다 클 수 있다. 그에 따라, 트렌치 영역(TRAc)은 Al 패드(190)에서 하부의 반도체 기판(101)으로 확장하는 부분을 포함할 수 있다.
예컨대, 갭필 절연층(120b)의 경우, Al 패드(190) 상부의 상부 갭필 절연층의 부분과, Al 패드(190)에서 반도체 기판(101)까지의 하부 갭필 절연층의 부분을 포함할 수 있다. 또한, 메탈 라이너(110c)은 갭필 절연층(120b)의 측면을 따라 반도체 기판(101)에서 층간 절연층(140)의 상면까지 확장하는 내부 메탈 라이너의 부분과, Al 패드(190)로부터 반도체 기판(101)까지 확장하는 외부 메탈 라이너의 부분을 포함할 수 있다. 여기서, 분리 공정 후의 반도체 칩 상태에서, 칩 영역(CA)을 기준으로 칩 영역(CA)에 가까운 쪽이 내부 메탈 라이너의 부분에 해당하고, 칩 영역(CA)에 먼 쪽이 외부 메탈 라이너의 부분에 해당할 수 있다. 한편, 외부 메탈 라이너의 부분의 경우, 수평 방향으로 Al 패드(190)의 상면과, 하부 갭필 절연층의 부분의 하면 상으로 확장할 수 있다.
본 실시예의 반도체 소자(100c)에서, 메탈 라이너(110c)는 Al 패드(190)와 갭필 절연층(120b)의 계면에서 방향이 변경된 크랙(CR)이 칩 영역(CA)으로 침투하는 것을 막을 수 있다. 또한, Al 패드(190)와 더미 배선(195)이 메탈 라이너(110c)의 외부에 배치되므로, 메탈 라이너(110c)는, 외부 메탈 라이너의 부분과 내부 메탈 라이너의 부분을 통해, 저유전층(130)과 층간 절연층(140)의 계면에서 방향이 변경된 크랙(CR)이 칩 영역(CA)으로 침투하는 것을 이중으로 막을 수 있다.
도 6c를 참조하면, 본 실시예의 반도체 소자(100d)는 트렌치 영역(TRAd)의 구조에서, 도 6b의 반도체 소자(100c)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100d)에서, 트렌치 영역(TRAd)은 Al 패드(190)가 배치된 스크라이브 레인 영역(SLAa)에 형성되고, 메탈 라이너(110d)와 갭필 절연층(120b)을 포함할 수 있다. 트렌치 영역(TRAd)의 형태는 도 6b의 반도체 소자(100c)의 트렌치 영역(TRAc)의 형태와 유사할 수 있다.
구체적으로, 갭필 절연층(120b)의 형태는 도 6b의 반도체 소자(100c)의 트렌치 영역(TRAc)의 갭필 절연층(120b)의 형태와 실질적으로 동일할 수 있다. 그러나 메탈 라이너(110d)의 경우, 도 6b의 반도체 소자(100c)의 트렌치 영역(TRAc)의 메탈 라이너(110c)의 형태와 다를 수 있다. 예컨대, 메탈 라이너(110d)의 외부 메탈 라이너의 부분은 Al 패드(190)의 상면과, 하부 갭필 절연층의 부분의 하면 상으로 확장하는 부분을 포함하지 않을 수 있다. 즉, Al 패드(190)의 상면 상에 갭필 절연층(120b)의 상부 갭필 절연층의 부분이 바로 배치되고, 또한, 반도체 기판(101) 상에 갭필 절연층(120b)의 하부 갭필 절연층의 부분이 바로 배치될 수 있다.
도 6d를 참조하면, 본 실시예의 반도체 소자(100e)는 트렌치 영역(TRAe)의 구조에서, 도 3a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100e)에서, 트렌치 영역(TRAe)은 메탈 라이너(110e), 및 갭필 절연층(120a)을 포함할 수 있다. 갭필 절연층(120a)의 형태는 도 3a의 반도체 소자(100a)의 트렌치 영역(TRAa)의 갭필 절연층(120a)의 형태와 실질적으로 동일할 수 있다. 예컨대, 갭필 절연층(120a)은, Al 패드(190) 상에서 제3 방향(z 방향)으로 층간 절연층(140)을 관통하여 확장할 수 있다.
메탈 라이너(110e)의 경우, 도 3a의 반도체 소자(100)의 트렌치 영역(TRAa)의 메탈 라이너(110a)의 형태와 다를 수 있다. 예컨대, 메탈 라이너(110e)는 갭필 절연층(120a)의 하면 상으로 확장할 수 있다. 다시 말해서, 메탈 라이너(110e)는 갭필 절연층(120a)의 측면을 덮으면서 제3 방향(z 방향)으로 확장하고, 또한, 갭필 절연층(120a)의 하면을 덮으면서 수평 방향으로 Al 패드(190) 상에서 확장할 수 있다.
도 6e를 참조하면, 본 실시예의 반도체 소자(100f)는 트렌치 영역(TRAf)의 구조에서, 도 3a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100f)에서, 트렌치 영역(TRAf)은 갭필 절연층(120d)만을 포함할 수 있다. 다시 말해서, 트렌치 영역(TRAf)에는 별도의 메탈 라이너가 배치되지 않을 수 있다. 한편, 갭필 절연층(120d)의 형태는, 도 3a의 반도체 소자(100a)의 트렌치 영역(TRAa)의 갭필 절연층(120a)의 형태와 유사하게, Al 패드(190) 상에서 제3 방향(z 방향)으로 층간 절연층(140)을 관통하여 확장할 수 있다. 다만, 메탈 라이너가 배치되지 않으므로, 제1 방향(x 방향)으로 갭필 절연층(120d)의 폭이 갭필 절연층(120a)의 폭보다 클 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100f: 반도체 소자, 101: 반도체 기판, 110, 110a ~ 110e; 메탈 라이너, 갭필 절연층: 120, 120a ~ 120d, 130: 저유전층, 140: 층간 절연층, 150: 배선들, 160: TSV, 170: Cu 패드, 190: Al 패드, 195: 더미 배선, CD: 칩핑 댐, GR: 가드 링, OM: 외곽 메탈 배선, CA: 칩 영역, SLA: 스크라이브 레인 영역, TRA, TRAa ~ TRAf: 트렌치 영역

Claims (10)

  1. 칩 영역과, 상기 칩 영역의 외부에 스크라이브 레인(scribe lane) 영역이 정의된 반도체 기판;
    상기 반도체 기판 상의 저유전(low-k)층;
    상기 저유전층 상의 층간 절연층; 및
    상기 스크라이브 레인 영역 상에 배치되고, 상기 반도체 기판의 상면에 수직방향으로 상기 반도체 기판에서부터 상기 층간 절연층의 상면까지 확장하는 제1 메탈 라이너;를 포함하는 크랙 방지 구조를 포함한 반도체 소자.
  2. 제1 항에 있어서,
    상기 스크라이브 레인 영역은, 절단을 위한 트렌치 영역을 포함하고,
    상기 트렌치 영역은, 상기 제1 메탈 라이너와, 상기 수직 방향으로 상기 저유전층과 층간 절연층을 관통하여 확장하는 갭필 절연층을 포함하며,
    상기 갭필 절연층의 적어도 일부는 외부로 노출되고,
    상기 제1 메탈 라이너는, 상기 갭필 절연층과 저유전층 사이, 및 상기 갭필 절연층과 층간 절연층의 사이에 배치된 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 스크라이브 레인 영역은, 트렌치 영역을 포함하고,
    상기 트렌치 영역 내의, 상기 저유전층의 상부에 알루미늄(Al) 패드가 배치되며,
    상기 트렌치 영역은, 상기 제1 메탈 라이너, 상기 Al 패드 상의 제2 메탈 라이너, 및 상기 수직 방향으로 상기 저유전층과 층간 절연층을 관통하여 확장하는 갭필 절연층을 포함하며,
    상기 제2 메탈 라이너는, 상기 Al 패드의 측면을 덮으면서 상기 수직 방향으로 상기 반도체 기판까지 확장하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 스크라이브 레인 영역은, 상기 저유전층 상부의 Al 패드, 및 상기 Al 패드 상의 트렌치 영역을 포함하고,
    상기 트렌치 영역은, 제2 메탈 라이너와, 상기 Al 패드 상의 갭필 절연층을 포함하며,
    상기 제2 메탈 라이너는, 상기 수직 방향으로 상기 Al 패드로부터 상기 층간 절연층의 상면까지 확장하는 것을 특징으로 하는 반도체 소자.
  5. 칩 영역과 상기 칩 영역의 외부에 스크라이브 레인 영역이 정의된 반도체 기판;
    상기 반도체 기판 상의 하부 층간 절연층;
    상기 제1 층간 절연층 상의 저유전층;
    상기 저유전층 상에 배치되고, 상기 칩 영역의 최상부 배선층을 덮는 상부 층간 절연층; 및
    상기 스크라이브 레인 영역 상에 배치되고, 상기 반도체 기판의 상면에 수직방향으로 상기 반도체 기판에서부터 상기 상부 층간 절연층의 상면까지 확장하는 메탈 라이너;를 포함하는 크랙 방지 구조를 포함한 반도체 소자.
  6. 제5 항에 있어서,
    상기 스크라이브 레인 영역은, 제1 트렌치 영역이 배치된 제1 스크라이브 레인 영역과, 제2 트렌치 영역과 Al 패드가 배치된 제2 스크라이브 레인 영역으로 구별되고,
    상기 제1 트렌치 영역은, 상기 메탈 라이너와, 제1 갭필 절연층을 포함하며,
    상기 제2 트렌치 영역은, 상부 메탈 라이너와, 제2 갭필 절연층을 포함하며,
    상기 상부 메탈 라이너는, 상기 수직 방향으로 상기 Al 패드 상에서 상기 상부 층간 절연층의 상면까지 상기 제2 갭필 절연층의 측면을 따라 확장하는 것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 스크라이브 레인 영역은, 제1 트렌치 영역이 배치된 제1 스크라이브 레인 영역과, 제2 트렌치 영역과 Al 패드가 배치된 제2 스크라이브 레인 영역을 포함하고,
    상기 제1 트렌치 영역은 상기 메탈 라이너와, 제1 갭필 절연층을 포함하며,
    상기 제2 트렌치 영역은, 상기 메탈 라이너, 상기 Al 패드 상의 하부 메탈 라이너, 및 제2 갭필 절연층을 포함하며,
    상기 하부 메탈 라이너는 상기 Al 패드의 측면을 덮으면서 상기 수직 방향으로 상기 반도체 기판까지 확장하며,
    상기 제2 갭필 절연층은, 상기 Al 패드의 상부의 상부 갭필 절연층과, 상기 제1 메탈 라이너와 제2 메탈 라이너 사이의 하부 갭필 절연층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제5 항에 있어서,
    상기 스크라이브 레인 영역은, 제1 트렌치 영역이 배치된 제1 스크라이브 레인 영역과, 제2 트렌치 영역과 Al 패드가 배치된 제2 스크라이브 레인 영역을 포함하고,
    상기 제1 트렌치 영역은, 상기 메탈 라이너와, 제1 갭필 절연층을 포함하며,
    상기 제2 트렌치 영역은, 상기 Al 패드 상의 제2 갭필 절연층을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판;
    상기 반도체 기판 상에 배치되고, 다수의 집적 회로들 및 배선들을 구비한 칩 영역; 및
    상기 칩 영역의 외부의 상기 반도체 기판 상에 배치되고, 절단을 위한 트렌치 영역을 구비한 스크라이브 레인 영역;을 포함하고,
    상기 트렌치 영역에, 상기 반도체 기판의 상면에 수직 방향으로 상기 반도체 기판에서부터 상기 배선들 중 최상부 배선을 덮는 패시베이션층의 상면까지 확장하는 메탈 라이너가 배치된, 크랙 방지 구조를 포함한 반도체 소자.
  10. 제9 항에 있어서,
    상기 반도체 기판 상에 하부 층간 절연층, 저유전층, 및 상부 층간 절연층이 순차적으로 배치되고,
    상기 패시베이션층은 상기 상부 층간 절연층의 일부이며,
    상기 스크라이브 레인 영역은, Al 패드가 있는 제1 스크라이브 레인 영역과, Al 패드가 없는 제2 스크라이브 레인 영역으로 구별되고,
    상기 제1 스크라이브 레인 영역에서, 상기 트렌치 영역은, 상기 메탈 라이너와, 제1 갭필 절연층을 포함하며,
    상기 제2 스크라이브 레인 영역에서, 상기 트렌치 영역은,
    상기 Al 패드 상의 상부 메탈 라이너와, 제2 갭필 절연층을 포함하는 제1 구조,
    상기 메탈 라이너, 상기 Al 패드 상의 하부 메탈 라이너, 및 제2 갭필 절연층을 포함하는 제2 구조, 및
    상기 Al 패드 상의 제2 갭필 절연층을 포함하는 제3 구조, 중 어느 하나의 구조를 갖는 것을 특징으로 하는 반도체 소자.
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