KR20110025526A - 가드링들을 갖는 반도체 칩들 및 그 제조방법들 - Google Patents

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Abstract

가드링을 갖는 반도체 칩이 제공된다. 상기 반도체 칩은 메인 칩 영역 및 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 구비하는 반도체 기판을 구비한다. 상기 반도체 기판 상에 절연막이 배치되고, 상기 스크라이브 레인 영역 내의 상기 절연막 내에 가드링이 배치된다. 상기 가드링은 상기 메인 칩 영역의 적어도 일 부분을 둘러싼다. 상기 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성을 갖는다. 상기 반도체 칩의 제조방법 또한 제공된다.

Description

가드링들을 갖는 반도체 칩들 및 그 제조방법들{Semiconductor chips having guard rings and methods of fabricating the same}
본 발명은 반도체 칩들 및 그 제조방법들에 관한 것으로, 특히 가드링을 갖는 반도체 칩들 및 그 제조방법들에 관한 것이다.
반도체 소자는 특정 기능을 갖는 집적회로를 구비하고, 상기 집적회로는 반도체 기판의 제한된 면적 내에 수많은 개별소자들(discrete devices)을 형성하여 완성된다. 상기 개별소자들은 트랜지스터들과 같은 능동소자들과 저항체들 및 커패시터들과 같은 수동소자들을 구비할 수 있다.
상기 집적회로는 반도체 기판의 메인 칩 영역들 상에 형성되고, 상기 메인 칩 영역들은 그들 사이의 스크라이브 레인 영역을 제공한다. 상기 집적회로가 형성된 후에, 상기 스크라이브 레인 영역 내의 상기 반도체 기판을 커팅하여 물리적으로 서로 분리된(physically separated from each other) 복수의 반도체 칩들(semiconductor chips)을 제공한다. 이러한 공정은 다이 소오잉(die sawing) 공정이라고도 언급된다. 상기 분리된 반도체 칩들의 각각은 외부 환경으로부터 보호하기 위하여 어셈블리 공정(assembly process)을 통하여 밀봉된다(encapsulated).
상기 다이 소오잉 공정을 진행하는 동안, 상기 스크라이브 레인 영역 내의 반도체 기판 및 그 위의 물질막들은 소오잉 블레이드를 사용하여 물리적으로 커팅된다. 따라서, 상기 다이 소오잉 공정은 상기 소오잉 블레이드 및 상기 물질막들(또는 상기 반도체 기판) 사이의 물리적인 마찰 등에 기인하는 스트레스를 발생시킬 수 있다. 이러한 스트레스는 메인 칩 영역 내의 집적회로를 구성하는 물질막들 내로 전달되어 균열(crack) 등을 유발시킬 수 있다. 상기 균열은 상기 메인 칩 영역 내에 형성된 집적회로의 오동작을 야기시키거나 집적회로의 신뢰성을 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제는 스크라이브 레인 영역을 커팅하는 다이 소오잉 공정 동안 발생되는 스트레스가 메인 칩 영역 내로 전달되는 것을 차단시키기에 적합한 반도체 칩들 및 이를 제조하는 방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 스크라이브 레인 영역을 커팅하는 다이 소오잉 공정 동안 발생되는 스트레스를 완화시키고 스크라이브 레인 영역의 폭을 감소시키기에 적합한 반도체 칩들 및 이를 제조하는 방법들을 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment)는 반도체 칩을 제공한다. 상기 반도체 칩은 메인 칩 영역 및 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역 을 구비하는 반도체 기판을 포함한다. 상기 반도체 기판 상에 절연막이 배치되고, 상기 스크라이브 레인 영역 내의 상기 절연막 내에 가드링이 배치된다. 상기 가드링은 상기 메인 칩 영역의 적어도 일 부분을 둘러싸도록 배치된다. 상기 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성을 갖는다.
본 발명의 몇몇 실시예들에서, 상기 가드링은 절연성 가드링일 수 있다. 상기 절연성 가드링은 다공성 절연막을 포함할 수 있다. 상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 하나의 원소를 함유하는 절연막일 수 있다. 예를 들면, 상기 다공성 절연막은 FSG(fluorosilicate glass)막, SiOC막, SiCOH막, SiLK막 또는 SiN막일 수 있다.
다른 실시예들에서, 상기 가드링은 상기 메인 칩 영역의 가장자리를 연속적으로(continuously) 둘러싸는 단일 환 형태의 가드링(a single loop-shaped guard ring)일 수 있다.
또 다른 실시예들에서, 상기 스크라이브 레인 영역 내의 상기 절연막 내에 적어도 하나의 도전성 가드링이 추가로 배치될 수 있다. 상기 적어도 하나의 도전성 가드링은 상기 가드링 및 상기 메인 칩 영역 사이에 배치될 수 있다. 상기 가드링의 폭은 상기 적어도 하나의 도전성 가드링의 폭보다 작을 수 있다.
또 다른 실시예들에서, 상기 가드링은 상기 절연막을 수직으로 관통하여 상기 반도체 기판에 접촉할 수 있다.
또 다른 실시예들에서, 상기 절연막은 차례로 적층된 복수의 층간절연막들을 포함할 수 있다.
본 발명의 다른 실시예(another example embodiment)는 반도체 칩의 제조방법을 제공한다. 이 방법은 메인 칩 영역 및 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 구비하는 반도체 기판을 준비하는 것과, 상기 반도체 기판 상에 절연막을 형성하는 것을 포함한다. 상기 스크라이브 레인 영역 내의 상기 절연막 내에 상기 메인 칩 영역의 적어도 일 부분을 둘러싸는 가드링을 형성한다. 상기 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성을 갖는 물질막으로 형성한다.
몇몇 실시예들에서, 상기 가드링은 절연성 물질막으로 형성할 수 있다. 상기 절연성 가드링은 다공성 절연막으로 형성할 수 있다. 상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 어느 하나의 원소를 함유하는 절연막일 수 있다. 예를 들면, 상기 다공성 절연막은 FSG(fluorosilicate glass)막, SiOC막, SiCOH막, SiLK막 또는 SiN막일 수 있다.
다른 실시예들에서, 상기 가드링을 형성하는 것은 상기 절연막을 패터닝하여 상기 스크라이브 레인 영역 내의 상기 반도체 기판을 노출시키는 그루브를 형성하는 것과, 상기 그루브를 채우고 상기 절연막을 덮는 다공성 절연막을 형성하는 것과, 상기 다공성 절연막을 평탄화시키어 상기 절연막의 상면을 노출시키는 것을 포함할 수 있다. 상기 다공성 절연막은 플라즈마 화학기상증착 기술을 사용하여 형성할 수 있다.
본 발명의 또 다른 실시예(still another example embodiment)에 따르면, 상기 반도체 칩의 제조방법은 메인 칩 영역 및 스크라이브 레인 영역을 구비하는 반 도체 기판 상에 절연막, 절연성 가드링 및 적어도 하나의 도전성 가드링을 형성하는 것을 포함한다. 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싼다. 상기 절연성 가드링은 상기 스크라이브 레인 영역 내의 상기 절연막 내에 형성되어 상기 메인 칩 영역의 적어도 일 부분을 둘러싼다. 상기 적어도 하나의 도전성 가드링 또한 상기 스크라이브 레인 영역 내의 상기 절연막 내에 형성되어 상기 메인 칩 영역을 둘러싼다. 상기 절연성 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성(brittleness)을 갖는 물질막으로 형성한다.
몇몇 실시예들에서, 상기 절연막, 상기 절연성 가드링, 및 상기 적어도 하나의 도전성 가드링을 형성하는 것은 상기 반도체 기판 상에 하부 층간절연막을 형성하는 것과, 상기 하부 층간절연막 내에 상기 메인 칩 영역을 둘러싸는 하부 절연성 가드링을 형성하는 것과, 상기 하부 층간절연막 내에 상기 메인 칩 영역을 둘러싸는 적어도 하나의 하부 도전성 가드링을 형성하는 것과, 상기 하부 층간절연막, 상기 하부 절연성 가드링 및 상기 적어도 하나의 하부 도전성 가드링 상에 상부 층간절연막을 형성하는 것과, 상기 상부 층간절연막을 관통하여 상기 하부 절연성 가드링과 접촉하는 상부 절연성 가드링을 형성하는 것과, 상기 상부 층간절연막을 관통하여 상기 적어도 하나의 하부 도전성 가드링과 접촉하는 적어도 하나의 상부 도전성 가드링을 형성하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 절연성 가드링은 다공성 절연막으로 형성할 수 있다. 상기 다공성 절연막은 FSG(fluorosilicate glass)막, SiOC막, SiOCH막, SiLK막 또는 SiN막으로 형성할 수 있다.
상술한 본 발명에 따르면, 메인 칩 영역을 둘러싸는 가드링이 반도체 기판 상에 형성되는 절연막들의 취성(brittleness)보다 큰 취성을 갖는다. 따라서, 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 커팅하는 다이 소오잉 공정 동안 스트레스가 발생될지라도, 상기 스트레스는 상기 가드링에 의해 현저히 완화될 수 있다. 그 결과, 메인 칩 영역 내의 집적회로를 구성하는 절연막들 내에 균열이 생성되는 것을 방지할 수 있으므로, 집적회로의 신뢰성을 개선할 수 있다.
또한, 상기 가드링은 도전성 가드링보다 스트레스 차단 능력 측면에서 우수하다. 따라서, 상기 가드링의 폭을 상기 도전성 가드링의 폭에 비하여 감소시킬 수 있다. 그 결과, 메인 칩 영역들 사이의 스크라이브 레인 영역의 폭을 감소시킬 수 있으므로, 하나의 반도체 기판에 형성되는 메인 칩들의 개수를 극대화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 예를 들면, 본 발명은 반도체 메모리 칩은 물론 반도체 로직 칩에도 적용될 수 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 메인 칩들 및 이들 사이의 스크라이브 레인을 도시한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 메인 칩 영역들(MC) 및 이들 사이의 스크라이브 레인 영역(SL)을 구비하는 반도체 기판(10)이 제공된다. 상기 반도체 기판(10)의 소정영역에 소자분리막(12)이 배치되어 활성영역(12a)을 한정한다. 상기 활성영역(12a)은 스크라이브 레인 영역(SL) 내에 위치할 수 있다. 이와는 달리, 상기 소자분리막(12)은 점선(12f)으로 표시된 바와 같이 상기 스크라이브 레인 영역(SL) 내로 연장할 수 있다.
상기 반도체 기판(10)의 전면 상에 절연막(31)이 배치된다. 상기 절연막(31)은 복수의 적층된 층간절연막들을 포함할 수 있다. 예를 들면, 상기 절연막(31)은 차례로 적층된 하부 층간절연막(14), 제1 층간절연막(18), 제2 층간절연막(24) 및 상부 층간절연막(30)을 포함할 수 있다.
상기 메인 칩 영역들(MC)의 각각의 상기 절연막(31) 내에 메인 칩, 즉 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기억 소자 또는 반도체 로직 소자를 포함할 수 있다. 상기 반도체 소자는 트랜지스터들, 저항체들 및 커패시터들과 같은 개별 소자들(discrete devices)이 서로 전기적으로 접속된 집적회로일 수 있다.
상기 스크라이브 레인 영역(SL) 내의 상기 절연막(31) 내에 상기 메인 칩 영역들(MC)의 각각의 적어도 일 부분을 둘러싸는 가드링(34)이 배치된다. 상기 가드 링(34)은 상기 절연막(31)을 수직으로 관통하는 그루브(31g) 내에 배치되어 상기 반도체 기판(10)과 접촉할 수 있다. 상기 가드링(34)은 상기 절연막(31)의 취성(brittleness)보다 큰 취성을 갖는 물질막일 수 있다. 상기 메인 칩 영역(MC) 및 이를 둘러싸는 상기 가드링(34)은 하나의 반도체 칩을 구성한다.
상기 "취성(brittleness)"이라는 용어(term)는 "연성(softness)"과 반대의 성질을 의미한다. 상기 취성(brittleness)은 영률(Young's modulus)과 관련한다. "제1 물질막의 취성이 제2 물질막의 취성보다 크다"는 것은 "상기 제1 물질막을 파괴(destruction)시키는 데 요구되는 최소 스트레스가 상기 제2 물질막을 파괴시키는 데 요구되는 최소 스트레스보다 작다"는 것을 의미한다. 예를 들어, 상기 제1 물질막이 제1 취성을 갖고 상기 제1 물질막에 인접한 상기 제2 물질막이 상기 제1 취성보다 작은 제2 취성을 갖는다면, 상기 제1 물질막에 가해지는 외부 스트레스의 대부분은 제1 물질막 내에서 분산되어 소멸된다. 그 결과, 상기 제1 물질막은 스스로 파괴될 수 있다. 따라서, 상기 제1 물질막에 인가된 스트레스가 상기 제1 물질막에 인접한 상기 제2 물질막 내로 전달되는 것을 방지할 수 있다. 다시 말해서, 상기 제1 절연막은 상기 제2 절연막에 대하여 스트레스 완충제의 역할을 할 수 있다. 결과적으로, 상기 제1 절연막에 스트레스가 인가될지라도, 상기 제2 절연막 내에 균열(crack)이 발생하는 것을 현저히 억제시킬 수 있다.
일 실시예에서, 상기 가드링(34)은 절연성 가드링일 수 있다. 상기 절연성 가드링은 다공성 절연막(porous insulating layer)일 수 있다. 상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 하나의 원소를 함유하는 절연막일 수 있다. 예를 들면, 상기 다공성 절연막은 fluorosilicate glass(FSG)막, SiOC막, SiOCH막, SiLK막 또는 SiN막일 수 있다.
다른 실시예에서, 상기 메인 칩 영역(MC) 및 이를 둘러싸는 상기 절연성 가드링(34) 사이의 절연막(31) 내에 적어도 하나의 도전성 가드링이 추가로 배치될 수 있다. 예를 들면, 상기 적어도 하나의 도전성 가드링은 내부 도전성 가드링(GR1) 및 외부 도전성 가드링(GR2)를 포함할 수 있다. 상기 내부 도전성 가드링(GR1)은 상기 절연성 가드링(34) 및 상기 메인 칩 영역(MC1) 사이의 절연막(31) 내에 배치될 수 있고, 상기 외부 도전성 가드링(GR2)은 상기 절연성 가드링(34) 및 상기 내부 도전성 가드링(GR1) 사이의 절연막(31) 내에 배치될 수 있다.
상기 내부 도전성 가드링(GR1)은 상기 하부 층간절연막(14) 내에 형성된 하부 도전성 가드링(16a), 상기 제1 층간절연막(18) 내에 형성된 제1 도전성 가드링(22a), 상기 제2 층간절연막(24) 내에 형성된 제2 도전성 가드링(28a) 및 상기 상부 층간절연막(30) 상에 형성된 상부 도전성 가드링(36a)을 포함할 수 있다. 상기 하부 도전성 가드링(16a), 상기 제1 도전성 가드링(22a), 상기 제2 도전성 가드링(28a) 및 상기 상부 도전성 가드링(36a)은 상기 층간절연막들(18, 24, 30)을 수직으로 관통하는 도전성 비아 플러그들(20a, 26a, 32a)을 통하여 서로 접속될 수 있다. 상기 도전성 비아 플러그들(20a, 26a, 32a) 역시 평면도로부터 보여질 때 루프 형태의 모양을 가질 수 있다.
상기 외부 도전성 가드링(GR2) 역시 상기 내부 도전성 가드링(GR1)과 마찬가지로 상기 절연막(31) 내에 차례로 적층된 하부 도전성 가드링(16b), 제1 도전성 가드링(22b), 제2 도전성 가드링(28b) 및 상부 도전성 가드링(36b)을 포함할 수 있다. 또한, 상기 하부 도전성 가드링(16b), 상기 제1 도전성 가드링(22b), 상기 제2 도전성 가드링(28b) 및 상기 상부 도전성 가드링(36b)은 상기 층간절연막들(18, 24, 30)을 수직으로 관통하는 도전성 비아 플러그들(20b, 26b, 32b)을 통하여 서로 접속될 수 있다. 상기 도전성 비아 플러그들(20b, 26b, 32b) 역시 평면도로부터 보여질 때 루프 형태의 모양을 가질 수 있다.
상기 도전성 가드링들(GR1, GR2)은 금속막을 포함할 수 있다. 예를 들면, 상기 하부 도전성 가드링들(16a, 16b), 상기 제1 도전성 가드링들(22a, 22b) 및 상기 제2 도전성 가드링들(28a, 28b)은 구리막 또는 텅스텐막을 포함할 수 있고, 상기 상부 도전성 가드링들(36a, 36b)은 알루미늄 합금막을 포함할 수 있다. 상기 도전성 비아 플러그들(20b, 26b, 32b) 역시 구리막 또는 텅스텐막을 포함할 수 있다.
상기 메인 칩 영역(MC) 내의 상기 절연막(31)의 소정영역 상에 본딩 패드(36p)가 배치될 수 있다. 상기 본딩 패드(36p)는 상기 상부 도전성 가드링들(36a, 36b)과 동일한 물질막일 수 있다. 상기 메인 칩 영역(MC) 내의 상기 절연막(31)은 본딩 패드(36p)를 노출시키는 패드 창(40w)을 갖는 패시베이션막(38)으로 덮여질 수 있다. 이에 더하여, 상기 패시베이션막(38) 상에 폴리이미드막(40)이 배치될 수 있다.
상기 절연성 가드링(34)의 폭(Wp)은 상기 내부 도전성 가드링(GR1)의 폭(W1) 및 상기 외부 도전성 가드링(GR2)의 폭(W2)보다 작을 수 있다. 상기 절연성 가드링(34)의 폭(Wp)이 상기 외부 도전성 가드링(GR2)의 폭(W2)보다 작을지라도, 상기 절연성 가드링(34)은 스트레스의 완충 측면에서 상기 외부 도전성 가드링(GR2)보다 우수할 수 있다. 따라서, 추가 도전성 가드링 대신에 상기 절연성 가드링(34)이 채택되는 경우에, 스트레스 완충 효과의 저하 없이 스크라이브 레인 영역(SL)의 폭을 감소시킬 수 있다. 결과적으로, 스크라이브 레인 영역(SL) 내의 절연막(31) 내에 상기 절연막(31)보다 큰 취성(brittleness)을 갖는 가드링(34)을 배치함으로써, 반도체 기판(10)에 형성되는 메인 칩들의 개수를 증가시킬 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 메인 칩들 및 이들 사이의 스크라이브 레인을 도시한 평면도이다. 본 실시예는 절연성 가드링의 형태 측면에서 도 1a 및 도 1b에 보여진 실시예와 다르다. 즉, 도 1a에 보여진 절연성 가드링(34)은 메인 칩 영역(MC)의 가장자리를 연속적으로(continuously) 둘러싸는 환 형태의 모양(loop-shaped configuration)을 갖는 반면에, 도 2a에 보여진 절연성 가드링(34')은 메인 칩 영역(MC)의 가장자리를 불연속적으로(discontinuously) 둘러싸는 형태를 갖는다.
도 2b는 본 발명의 또 다른 실시예에 따른 반도체 칩을 도시한 단면도이다. 본 실시예는 절연성 가드링(34)의 위치 측면에서 도 1a 및 도 1b에 보여진 실시예와 다르다. 즉, 도 1b의 절연성 가드링(34)은 최외곽 위치에 배치되는 반면에, 도 2b의 절연성 가드링(34)은 도전성 가드링들(GR1, GR2) 사이에 배치된다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 칩의 제조방법들을 설명하기 위한 단면도들이다. 본 실시예는 도 1b에 보여진 반도체 칩의 제조방법들에 해당할 수 있다.
도 3a를 참조하면, 메인 칩 영역(MC) 및 이를 둘러싸는 스크라이브 레인 영역(SL)을 갖는 반도체 웨이퍼(10), 즉 반도체 기판이 제공된다. 상기 반도체 기판(10)의 소정영역에 소자분리막(12)을 형성하여 활성영역(12a)을 한정한다. 상기 소자분리막(12)은 상기 메인 칩 영역(MC)의 소정영역에 형성될 수 있다. 이 경우에, 상기 스크라이브 레인 영역(SL)은 활성영역을 포함할 수 있다. 이와는 달리, 상기 소자분리막(12)은 점선(12f)로 표시된 바와 같이 상기 스크라이브 레인 영역(SL) 내로 연장하도록 형성될 수 있다. 이 경우에, 상기 스크라이브 레인 영역(SL)은 상기 소자분리막(12)의 일 부분을 포함할 수 있다.
상기 소자분리막(12)을 형성한 후에, 상기 메인 칩 영역(MC) 내의 반도체 기판(10)에 트랜지스터들과 같은 개별 능동 소자들(discrete active devices) 및 저항체들과 같은 개별 수동소자(discrete passive devices)을 형성할 수 있다. 상기 트랜지스터들 및 저항체들을 구비하는 반도체 기판(10)의 전면 상에 하부 층간절연막(14)을 형성한다. 상기 하부 층간절연막(14)은 하부 절연막(14a) 및 하부 연마저지막(14b; polishing stop layer)을 차례로 적층시키어 형성할 수 있다. 상기 하부 절연막(14a)은 실리콘 산화막으로 형성할 수 있고, 상기 하부 연마저지막(14b)은 실리콘 질화막으로 형성할 수 있다.
상기 하부 층간절연막(14)을 패터닝하여 상기 스크라이브 레인 영역(SL) 내에 하부 그루브(14g)를 형성한다. 상기 하부 그루브(14g)는 상기 메인 칩 영역(MC)을 연속적으로 둘러싸는 환 형태의 모양(loop-shaped configuration)을 갖도록 형성될 수 있다. 상기 하부 그루브(14g)를 갖는 기판의 전면 상에 상기 하부 층간절 연막(14)보다 높은 취성(brittleness)을 갖는 하부 가드링막을 형성한다. 상기 하부 가드링막은 화학기상증착 기술, 예를 들면 플라즈마 화학기상증착 기술을 사용하여 형성할 수 있다.
일 실시예에서, 상기 하부 가드링막은 절연성 물질막, 즉 하부 절연성 가드링막으로 형성할 수 있다. 상기 하부 절연성 가드링막은 다공성 절연막으로 형성할 수 있다. 상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 하나의 원소를 함유하는 절연막으로 형성할 수 있다. 예를 들면, 상기 다공성 절연막은 fluorosilicate glass(FSG)막, SiOC막, SiOCH막, SiLK막 또는 SiN막으로 형성할 수 있다.
상기 하부 가드링막을 평탄화시키어 상기 하부 층간절연막(14)의 상면을 노출시킨다. 그 결과, 상기 하부 그루브(14g) 내에 환 형태의 모양을 갖는 하부 가드링막(34a), 즉 하부 절연성 가드링이 형성된다.
도 3b를 참조하면, 상기 하부 층간절연막(14) 내에 상기 메인 칩 영역(MC)을 둘러싸는 한 쌍의 하부 도전성 가드링들(16a, 16b)을 형성한다. 상기 하부 도전성 가드링(16a)은 상기 하부 절연성 가드링(34a) 및 상기 메인 칩 영역(MC) 사이에 형성되고, 상기 하부 도전성 가드링(16b)은 상기 하부 절연성 가드링(34a) 및 상기 하부 도전성 가드링(16a) 사이에 형성된다. 상기 하부 도전성 가드링들(16a, 16b)은 다마신 공정을 사용하여 형성할 수 있다. 상기 하부 도전성 가드링들(16a, 16b)은 금속막, 예컨대 텅스텐막 또는 구리막으로 형성할 수 있다.
일 실시예에서, 상기 하부 도전성 가드링들(16a, 16b) 하부의 상기 하부 층 간절연막(14) 내에 하부 도전성 비아 플러그들(15a, 15b)을 추가로 형성할 수 있다. 상기 하부 도전성 비아 플러그들(15a, 15b)은 텅스텐막 또는 구리막으로 형성할 수 있다. 상기 하부 도전성 비아 플러그(15a)는 상기 하부 도전성 가드링(16a)과 접촉하고 상기 반도체 기판(10)의 상면까지 연장할 수 있다. 이와 마찬가지로, 상기 하부 도전성 비아 플러그(15b)는 상기 하부 도전성 가드링(16b)과 접촉하고 상기 반도체 기판(10)의 상면까지 연장할 수 있다. 상기 하부 도전성 가드링들(16a, 16b) 및 상기 하부 도전성 비아 플러그들(15a, 15b)은 듀얼 다마신 공정을 사용하여 형성할 수 있다.
다른 실시예에서, 상기 하부 도전성 가드링들(16a, 16b) 및 상기 하부 도전성 비아 플러그들(15a, 15b)은 상기 하부 절연성 가드링(34a)을 형성하기 전에 형성할 수 있다.
도 3c를 참조하면, 상기 하부 절연성 가드링(34a) 및 상기 하부 도전성 가드링들(16a, 16b)을 포함하는 기판 상에 제1 층간절연막(18)을 형성한다. 상기 제1 층간절연막(18)은 도 3a를 참조하여 설명된 상기 하부 층간절연막(14)의 형성방법과 동일한 방법을 사용하여 형성할 수 있다. 즉, 상기 제1 층간절연막(18)은 제1 절연막(18a) 및 제1 연마 저지막(18b)을 차례로 적층시키어 형성할 수 있다.
상기 제1 층간절연막(18)을 패터닝하여 상기 하부 절연성 가드링(14g)을 노출시키는 제1 그루브(18g)를 형성한다. 상기 제1 그루브(18g) 역시 상기 하부 그루브(14g)와 동일한 모양을 갖도록 형성될 수 있다. 상기 제1 그루브(18g) 내에 도 3a를 참조하여 설명된 상기 하부 가드링(34a)의 형성방법과 동일한 방법을 사용하 여 제1 가드링(34b), 즉 제1 절연성 가드링을 형성한다.
더 나아가서, 상기 제1 층간절연막(18) 내에 한 쌍의 제1 도전성 비아 플러그들(20a, 20b) 및 한 쌍의 제1 도전성 가드링들(22a, 22b)을 형성한다. 상기 제1 도전성 가드링(22a)은 상기 제1 도전성 비아 플러그(20a)를 통하여 상기 하부 도전성 가드링(16a)과 접속될 수 있고, 상기 제1 도전성 가드링(22b)은 상기 제1 도전성 비아 플러그(20b)를 통하여 상기 하부 도전성 가드링(16b)과 접속될 수 있다.
상기 한 쌍의 제1 도전성 비아 플러그들(20a, 20b) 및 상기 한 쌍의 제1 도전성 가드링들(22a, 22b)은 도 3b를 참조하여 설명된 상기 하부 도전성 비아 플러그들(15a, 15b) 및 상기 하부 도전성 가드링들(16a, 16b)의 형성방법과 동일한 방법을 사용하여 형성할 수 있다.
도 3d를 참조하면, 상기 제1 절연성 가드링(34b) 및 상기 제1 도전성 가드링들(22a, 22b)을 포함하는 기판의 전면 상에 제2 층간절연막(24)을 형성한다. 상기 제2 층간절연막(24) 역시 제2 절연막(18a) 및 제2 연마 저지막(18b)을 차례로 적층시키어 형성할 수 있다.
상기 제2 층간절연막(24)을 패터닝하여 상기 제1 절연성 가드링(18g)을 노출시키는 제2 그루브(24g)를 형성한다. 상기 제2 그루브(24g) 역시 상기 하부 그루브(14g)와 동일한 모양을 갖도록 형성될 수 있다. 상기 제2 그루브(24g) 내에 도 3a를 참조하여 설명된 상기 하부 가드링(34a)의 형성방법과 동일한 방법을 사용하여 제2 가드링(34c), 즉 제2 절연성 가드링을 형성한다.
더 나아가서, 상기 제2 층간절연막(24) 내에 한 쌍의 제2 도전성 비아 플러 그들(26a, 26b) 및 한 쌍의 제2 도전성 가드링들(28a, 28b)을 형성한다. 상기 제2 도전성 가드링(28a)은 상기 제2 도전성 비아 플러그(26a)를 통하여 상기 제1 도전성 가드링(22a)과 접속될 수 있고, 상기 제2 도전성 가드링(28b)은 상기 제2 도전성 비아 플러그(26b)를 통하여 상기 제1 도전성 가드링(22b)과 접속될 수 있다.
상기 한 쌍의 제2 도전성 비아 플러그들(26a, 26b) 및 상기 한 쌍의 제2 도전성 가드링들(28a, 28b)은 도 3b를 참조하여 설명된 상기 하부 도전성 비아 플러그들(15a, 15b) 및 상기 하부 도전성 가드링들(16a, 16b)의 형성방법과 동일한 방법을 사용하여 형성할 수 있다.
상기 제2 절연성 가드링(34d) 및 상기 제2 도전성 가드링들(28a, 28b)을 포함하는 기판의 전면 상에 상부 층간절연막(30)을 형성한다. 상기 상부 층간절연막(30) 역시 상부 절연막(30a) 및 상부 연마 저지막(30b)을 차례로 적층시키어 형성할 수 있다.
상기 상부 층간절연막(30)을 패터닝하여 상기 제2 절연성 가드링(34c)을 노출시키는 상부 그루브(30g)를 형성한다. 상기 상부 그루브(30g) 역시 상기 하부 그루브(14g)와 동일한 모양을 갖도록 형성될 수 있다. 상기 상부 그루브(30g) 내에 도 3a를 참조하여 설명된 상기 하부 가드링(34a)의 형성방법과 동일한 방법을 사용하여 상부 가드링(34d), 즉 상부 절연성 가드링(34d)을 형성한다.
더 나아가서, 상기 제2 층간절연막(24) 내에 한 쌍의 상부 도전성 비아 플러그들(32a, 32b)을 형성한다. 상기 상부 도전성 비아 플러그들(32a, 32b)은 각각 상기 제2 도전성 가드링들(28a, 28b)에 접촉하도록 형성될 수 있다. 상기 상부 도전 성 비아 플러그들(32a, 32b) 역시 금속막, 예컨대 텅스텐막 또는 구리막으로 형성할 수 있다.
상기 하부 층간절연막(14), 상기 제1 층간절연막(18), 상기 제2 층간절연막(24) 및 상기 상부 층간절연막(30)은 절연막(31)을 구성한다.
도 3e를 참조하면, 상기 하부 가드링(34a), 상기 제1 가드링(34b), 상기 제2 가드링(34c), 및 상기 상부 가드링(34d)은 상기 메인 칩 영역(MC)의 적어도 일 부분을 둘러싸는 가드링(34)을 구성한다. 상기 가드링(34), 상기 상부 도전성 가드링들(28a, 28b)을 포함하는 기판 상에 금속막, 예컨대 알루미늄 합금막을 형성하고, 상기 금속막을 패터닝하여 상기 메인 칩 영역(MC) 내의 본딩 패드(36p) 및 상기 스크라이브 레인 영역(SL) 내의 내/외부 도전성 배선들(36a, 36b)을 형성한다.
상기 내/외부 도전성 배선들(36a, 36b) 역시 상기 메인 칩 영역(MC)을 둘러싸는 모양을 갖도록 형성될 수 있다. 상기 내부 도전성 배선(36a)은 상기 상부 도전성 비아 플러그(32a)와 접촉하도록 형성될 수 있고, 상기 외부 도전성 배선(36b)은 상기 상부 도전성 비아 플러그(32b)와 접촉하도록 형성될 수 있다.
상기 하부 도전성 비아 플러그(15a), 상기 하부 도전성 가드링(16a), 상기 제1 도전성 비아 플러그(20a), 상기 제1 도전성 가드링(22a), 상기 제2 도전성 비아 플러그(26a), 상기 제2 도전성 가드링(28a), 상기 상부 도전성 비아 플러그(32a) 및 상기 내부 도전성 배선(36a)은 내부 도전성 가드링(GR1)을 구성한다. 이와 마찬가지로, 상기 하부 도전성 비아 플러그(15b), 상기 하부 도전성 가드링(16b), 상기 제1 도전성 비아 플러그(20b), 상기 제1 도전성 가드링(22b), 상기 제2 도전성 비아 플러그(26b), 상기 제2 도전성 가드링(28b), 상기 상부 도전성 비아 플러그(32b) 및 상기 외부 도전성 배선(36b)은 외부 도전성 가드링(GR2)을 구성한다.
상기 본딩 패드(36p) 및 상기 내/외부 도전성 배선들(36a, 36b)을 포함하는 기판의 전면 상에 패시베이션막(38)을 형성하고, 상기 패시베이션막(38)을 패터닝하여 상기 본딩 패드(36p)를 노출시키는 패드 창(40w)을 형성한다. 상기 패터닝된 패시베이션막(38)을 포함하는 기판 상에 폴리이미드막(40)을 형성하고, 상기 폴리이미드막(40)을 패터닝하여 상기 본딩 패드(36p)를 노출시킨다. 상기 폴리이미드막(40)을 패터닝하는 동안 상기 스크라이브 레인 영역(SL) 내의 폴리이미드막(40)은 선택적으로 제거될 수 있다.
본 발명에 따른 반도체 칩의 제조방법은 도 3a 내지 도 3e를 참조하여 설명된 상기 실시예에 한정되지 않는다. 예를 들면, 도 3a 내지 도 3e의 실시예는 도 2a에 보여진 실시예에도 적용될 수 있다. 즉, 도 3a 내지 도 3e의 실시예는 도 2a에 도시된 바와 같이 메인 칩 영역(MC)을 불연속적으로 둘러싸는 절연성 가드링(34')을 구비하는 반도체 칩의 제조방법에도 적용될 수 있다. 이에 더하여, 도 3a 내지 도 3e의 실시예는 도 2b에 도시된 바와 같이 도전성 가드링들(GR1, GR2) 사이의 절연성 가드링(34)을 구비하는 반도체 칩의 제조방법에도 적용될 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 칩의 제조방법을 설명하기 위하여 도시한 단면도들이다. 본 실시예는 가드링(34)을 형성하는 방법에 있어서 도 3a 내지 도 3e에 도시된 실시예와 다르다. 따라서, 도 3a 내지 도 3e의 실시예와 중복되는 설명은 생략하기로 한다.
도 4a 및 4b를 참조하면, 반도체 기판(10) 상에 복수의 층간절연막들(14, 18, 24, 30)을 포함하는 절연막(31)을 형성하고, 상기 절연막(31)을 패터닝하여 상기 메인 칩 영역(MC)을 불연속적으로 또는 연속적으로 둘러싸는 그루브(31g)를 형성한다. 상기 그루브(31g)를 갖는 기판 상에 상기 절연막(31)보다 높은 취성(brittleness)을 갖는 가드링막(34L)를 형성한다. 상기 가드링막(34L)은 화학기상증착 기술, 예를 들면 플라즈마 화학기상증착 기술을 사용하여 형성할 수 있다.
상기 가드링막(34L)은 도 3a 내지 도 3e를 참조하여 설명한 실시예의 절연성 가드링들과 동일한 물질막으로 형성할 수 있다. 상기 가드링막(34L)을 평탄화시키어 상기 절연막(31)의 상면을 노출시킨다. 그 결과, 상기 그루브(31g) 내에 가드링(34), 즉 절연성 가드링이 형성된다. 이어서, 도 3e를 참조하여 설명한 것과 동일한 방법을 사용하여 본딩 패드, 내/외부 도전성 배선들, 패시베이션막 및 폴리이미드막을 형성한다.
도 5는 본 발명에 따른 반도체 칩들을 서로 물리적으로 분리(separate)시키기 위한 다이 소오잉 공정을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 실시예들에 따라 제조된 반도체 칩들의 각각은 다이 소오잉 공정을 통하여 물리적으로 서로 분리되어야 한다. 상기 다이 소오잉 공정은 소오잉 블레이드(BL)를 사용하여 반도체 기판(10)의 스크라이브 레인 영역(SL)을 커팅함으로써 달성될 수 있다.
상기 다이 소오잉 공정 동안 도 5에 도시된 바와 같이 상기 스크라이브 레인 영역(SL) 내에서 스트레스(ST)가 발생될 수 있다. 상기 스트레스(ST)는 메인 칩 영역(MC)의 적어도 일 부분을 둘러싸는 가드링(34), 예컨대 절연성 가드링에 가해지고, 상기 스트레스(ST)는 상기 절연성 가드링(34) 내에서 화살표들 "A" 및 "B"로 표시된 바와 같이 상부 방향 및 하부 방향으로 분산되어 소멸될 수 있다. 그 결과, 상기 절연성 가드링(34)은 스스로 파괴되고, 상기 절연성 가드링(34)의 일 부분(34f)이 스크라이브 레인 영역(SL)으로부터 이탈될 수 있다. 이는 상기 가드링(34)이 상기 절연막(31)보다 큰 취성(brittleness)을 갖는 물질막으로 형성되기 때문이다. 따라서, 다이 소오잉 공정 동안 스크라이브 레인 영역(SL) 내에서 발생된 상기 스트레스(ST)는 상기 가드링(34)에 의해 현저히 경감된다. 이에 따라, 상기 스트레스(ST)가 상기 메인 칩 영역(MC) 내로 전달되는 것을 억제시킬 수 있다. 결과적으로, 상기 가드링(34)의 존재에 기인하여 적어도 다이 소오잉 공정 동안 상기 메인 칩 영역(MC) 내에 균열(cracks)과 같은 결함이 발생하는 것을 방지할 수 있다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.
도 1a는 본 발명의 일 실시예에 따른 메인 칩들 및 이들 사이의 스크라이브 레인을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 메인 칩들 및 이들 사이의 스크라이브 레인을 도시한 평면도이다.
도 2b는 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 칩의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 칩의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명에 따른 반도체 칩들을 분리하기 위하여 스크라이브 레인 영역을 커팅하는 공정을 설명하기 위한 단면도이다.

Claims (10)

  1. 메인 칩 영역 및 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 구비하는 반도체 기판;
    상기 반도체 기판 상의 절연막; 및
    상기 스크라이브 레인 영역 내의 상기 절연막 내에 형성되어 상기 메인 칩 영역의 적어도 일 부분을 둘러싸는 가드링을 구비하되,
    상기 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성을 갖는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 가드링은 절연성 가드링인 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 절연성 가드링은 다공성 절연막인 것을 특징으로 하는 반도체 칩.
  4. 제 3 항에 있어서,
    상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 하나의 원소를 함유하는 절연막인 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서,
    상기 다공성 절연막은 FSG(fuorosilicate glass)막, SiOC막, SiOCH막, SiLK막 및 SiN막중 어느 하나인 것을 특징으로 하는 반도체 칩.
  6. 메인 칩 영역 및 상기 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 구비하는 반도체 기판 상에 절연막을 형성하고,
    상기 스크라이브 레인 영역 내의 상기 절연막 내에 상기 메인 칩 영역의 적어도 일 부분을 둘러싸는 가드링을 형성하는 것을 포함하되,
    상기 가드링은 상기 절연막의 취성(brittleness)보다 큰 취성을 갖는 물질막으로 형성하는 반도체 칩의 제조방법.
  7. 제 6 항에 있어서,
    상기 가드링은 절연성 물질막으로 형성하는 것을 특징으로 하는 반도체 칩의 제조방법.
  8. 제 7 항에 있어서,
    상기 절연성 가드링은 다공성 절연막으로 형성하는 것을 특징으로 하는 반도체 칩의 제조방법.
  9. 제 8 항에 있어서,
    상기 다공성 절연막은 탄소, 수소, 질소 및 불소중 적어도 하나의 원소를 함유하는 절연막으로 형성하는 것을 특징으로 하는 반도체 칩의 제조방법.
  10. 제 9 항에 있어서,
    상기 다공성 절연막은 FSG(fuorosilicate glass)막, SiOC막, SiOCH막, SiLK막 및 SiN막중 어느 하나로 형성하는 것을 특징으로 하는 반도체 칩의 제조방법.
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