CN101093820A - 接合垫结构 - Google Patents

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Abstract

本发明提供一种接合垫结构，特别涉及一种介层孔的布局结构，其包含以连扣方式设置的介层孔族群以抑制沿着两组介层孔族群的区域边界产生碎裂。所述接合垫结构：一金属介层孔图案，位于一介电层中，上述金属介层孔图案包括一第一介层孔族群及一第二介层孔族群，第一介层孔族群及第二介层孔族群彼此相邻；第一介层孔族群包括至少两条沿一第一方向延伸的第一线状介层孔，以及第二介层孔族群包括至少两条沿一第二方向延伸的第二线状介层孔；第一介层孔族群及第二介层孔族群是以一连扣方式设置，以及沿着第一介层孔族群及第二介层孔族群之间的第一方向或第二方向的区域边界非为直线。本发明可兼顾接合垫尺寸和介层孔密度而可以达到较佳的性能。

Description

接合垫结构
技术领域
本发明是有关于一种集成电路结构，特别是有关于一半导体元件中，一种以连扣方式设置(interlocked arrangement)的介层孔族群的介层孔布局(via layout)。
背景技术
半导体晶片中的接合线(wire bond)，不但实质上且电性上连接至其下的电路系统，半导体晶片中的接合线是用以连接特定的半导体晶片和封装元件，例如印刷电路板(printed circuit board)或陶瓷组件(ceramic module)。接合垫(bond pad)是为半导体晶片中集成电路和晶片封装之间的界面。对于晶片元件，其需要大量的接合垫以传递电力(power)/接地(ground)信号和输入(input)/输出(output)信号。因此，接合垫的可靠度(reliability)是重要的，接合垫的可靠度应足够高到保证元件的生命周期。一般的接合垫是以金属层间介电层(inter metal dielectric，IMD)分隔的金属层和穿过金属层间介电层的介层孔组成，以电性连接金属层。保护层是覆盖于接合垫处之外的表面上，以封装晶片，防止污染和保护晶片不被刮伤。
在多个的例子中，位于最上层金属层下方的金属层间介电层的金属介层孔是以一格子状阵列图案化。然而，围绕于较小区域的金属介层孔的金属层间介电层暴露出的大面积表面，会导致缺陷形成，由于在接合线接合到接合垫时，需要一大的接合力(bonding force)，而此一大的接合力是遍布于位于金属层间介电层上方的接合垫。产生金属层间介电层碎裂的重大缺陷型态(failure mode)，始于一次小碎裂且会沿着金属层间介电层传递，下方的应力是于后续的制程中广泛地产生。有一种抑制金属层间介电层碎裂的方法，顶金属层是设计为一网状图案(meshpattern)。上述形成或设置网状图案的方法并不能完全填满洞孔，而造成线状介层孔在彼此的交叉处区域的覆盖不良，其主要起因于接合垫下电路(circuits under pad，CUP)布局导致狭窄的(marginal)微影制程范围而影响可靠度，接合力和品质控制(quality control，QC)的结果，且随着晶片尺寸的变化而可达到10％～15％良率的影响。为了防止元件中未完全被金属介层孔填满而产生的问题，设计规则(design rule)不允许电路位于接合垫下。
当接合线利用热压法(thermal compression)接合至接合垫时，介于金属介层孔和金属层间介电层之间的粘着度也不佳，以致接合垫常常剥落且金属层间介电层常常碎裂。图1为一俯视图，其显示一种改善粘着度以及解决剥落问题的方法。于另一金属层间介电层10中形成的金属介电孔12、14和16是各自以万字(tetraskelion，
Figure A20061016582500051
)方式设置，所以可以释放从基板的任一方向产生的压缩机械应力。以顶金属介电孔12为例子，于垂直介层孔对(vertical-via pair)中的每一个金属介层孔12a为互相交错且互相平行，且于水平介层孔对(horizontal-via pair)中每一个金属介层孔12b为互相交错且互相平行。然而，金属层间介电层10为一易碎的氧化物层，且会于垂直介层孔对(vertical-via pair)和水平介层孔对(horizontal-via pair)之间存在一直线状的开放间隙(如虚线13a和13b所示)。需考量上述碎裂的金属层间氧化物介电层可能会沿间隙13a和13b直线传递的可能性。图2为一俯视图，其显示另一种改善粘着度以及解决剥落问题的方法。位于最上层金属层间介电层20中的介层孔图案是以一包括介层孔族群22和24的阵列方式设置。位于第一介层孔族群22中的平行线状介层孔22a、22b和22c，与位于第二介层孔族群24中的平行线状介层孔24a、24b和24c是沿不同方向延伸且其间不产生交叉区域(intersection area)，以避免介层孔覆盖不良。然而，如虚线23和25所示的直线状的开放间隙，是存在于沿着介层孔族群22和24之间的区域边界。需考量碎裂的金属层间介电层20可能会沿间隙23和25直线传递的可能性。
发明内容
有鉴于此，本发明包含一种介层孔的布局，其是以连扣方式设置介层孔族群，以改善先前技术所述沿着两邻近的介层孔族群的区域边界生直线状开放路径的问题。同样地，本发明的实施例是提供一种虚设图案的布局，其是以连扣方式环绕于一主动区或一位于一半导体基板定义的虚设图案区域中设置介层孔族群，以改善关键尺寸(critical dimension，C D)的制程控制均一性，或化学机械式研磨(chemical mechanical polishing，CMP)制程中厚度的均一性。
为达成发明的上述目的，本发明提供一种结构，包括：一金属介层孔图案，位于一介电层中，上述金属介层孔图案包括一第一介层孔族群以及一第二介层孔族群，且上述第一介层孔族群以及上述第二介层孔族群是彼此相邻；上述第一介层孔族群包括至少两条沿一第一方向延伸的第一线状介层孔，以及上述第二介层孔族群包括至少两条沿一第二方向延伸的第二线状介层孔；上述第一介层孔族群以及上述第二介层孔族群是以一连扣方式设置，以及沿着上述第一介层孔族群以及上述第二介层孔族群之间的上述第一方向或上述第二方向的一区域边界非为一直线。
为达成发明的另一目的，本发明提供一种接合垫结构，包括：一第一金属层，位于一集成电路基板上方；一介电层，位于上述第一金属层上方；一第二金属层，位于上述介电层上方；一金属介层孔图案，位于上述介电层中，且电性连接至上述第一金属层以及上述第二金属层，其中上述金属介层孔图案包括多个第一介层孔族群和第二介层孔族群，上述第一介层孔族群和上述第二介层孔族群是以一矩阵阵列设置；每一个上述第一介层孔族群包括至少两条沿一第一方向延伸的第一线状介层孔，每一个上述第二介层孔族群包括至少两条沿一第二方向延伸的第二线状介层孔，以及一区域边界，是沿着介于上述第一介层孔族群以及上述第二介层孔族群的上述第一方向设置，且非为一直线。
为达成发明的另一目的，本发明提供一种半导体元件，包括：一虚设图案区域，定义于一半导体基板上；以及一虚设图案，设置于上述半导体基板的上述虚设图案区域中；上述虚设图案包括至少一第一线族群和至少一第二线族群，上述第一线族群和上述第二线族群是彼此相邻，上述第一线族群包括至少两条沿一第一方向延伸的第一线，上述第二线族群包括至少两条沿一第二方向延伸的第二线，上述第二方向不同于上述第一方向；上述第一线族群以及上述第二线族群是以一连扣方式设置，以及沿着上述第一线族群以及上述第二线族群之间的上述第一方向的一区域边界非为一直线。
本发明提供一种接合垫结构，所述结构包括：一介电层，形成于一集成电路基板上方；以及一介层孔图案，位于该介电层中，其包括至少一第一介层孔族群以及至少一第二介层孔族群，且该第一介层孔族群以及该第二介层孔族群是彼此相邻；其中，该第一介层孔族群包括至少两条沿一第一方向延伸的第一线状介层孔，以及该第二介层孔族群包括至少两条沿一第二方向延伸的第二线状介层孔，该第二方向不同于该第一方向；以及其中，该第一介层孔族群以及该第二介层孔族群是以一连扣方式设置，以及，沿着该第一介层孔族群以及该第二介层孔族群之间的该第一方向的一区域边界不为一直线。
本发明所述的接合垫结构，其中沿着介于该第一介层孔族群以及该第二介层孔族群之间的该第二方向的该区域边界不为一直线。
本发明所述的接合垫结构，其中该第一线状介层孔未穿越该第二线状介层孔。
本发明所述的接合垫结构，其中该介层孔图案包括多个第一介层孔族群以及第二介层孔族群，其是以一矩阵阵列设置。
本发明所述的接合垫结构，其中该介层孔图案是形成于一接合垫结构中。
本发明所述的接合垫结构，其中该集成电路基板包括一位于该接合垫结构下方的集成电路。
本发明所述的接合垫结构，其中该第一线状介层孔以及该第二线状介层孔为位于该介电层中，且以一导电材料充填的一开口。
本发明所述的接合垫结构，其中该第一线状介层孔以及该第二线状介层孔包括铜或铜基材料。
本发明所述的接合垫结构，其中该介层孔图案具有一大于5％的介层孔密度。
本发明所述的接合垫结构，其中该第一方向大体上垂直于该第二方向。
本发明所述接合垫结构，利用调整不同介层孔族群中的线状介层孔的不对称设计，可兼顾接合垫尺寸和介层孔密度而可以达到较佳的性能。
附图说明
图1为一种改善粘着度以及解决剥落问题的先前技术俯视图。
图2为另一种改善粘着度以及解决剥落问题的先前技术俯视图。
图3A为一介层孔布局的实施例的俯视图。
图3B为沿图3A中3-3切线的剖面图，其显示一具有顶介层孔的接合垫结构。
图3C为以一种方向设计的线状介层孔的实施例的俯视图。
图4A为一介层孔布局的实施例的俯视图。
图4B为沿图4A4-4切线的剖面图，其显示一具有顶介层孔图案的接合垫结构。
图4C为一种方向设计的线状介层孔的实施例的俯视图。
图5为一介层孔布局的实施例的俯视图。
图6A为围绕主动区的虚设图案的实施例的俯视图。
图6B为一沿图6A6-6切线的剖面图，其显示一虚设图案。
图7A为位于虚设图案区的虚设图案的实施例的俯视图。
图7B为一介于隔离区之间的虚设图案的剖面图。
具体实施方式
本发明的实施例提供一种介层孔的布局(layout)，其包含是以连扣方式设置(interlocked arrangement)的介层孔族群(viagroup)以改善先前技术所述沿着两邻近的介层孔族群的区域边界产生直线状开放路径的问题。本发明的介层孔布局包括至少二以线状介层孔组成的介层孔族群以保持一密集的介层孔密度，上述介层孔族群是增加上述介层孔与其上的金属层的接触面积，以改善粘着度和防止上述金属层于后续制程时(接合线制程)剥落(peeling)。上述二相邻的介层孔族群具有沿不同方向延伸的线状介层孔，且二相邻的介层孔族群之间不产生交叉区域，以避免介层孔覆盖不良。特别的是，上述二相邻的介层孔族群是以一连扣结构(interlocked structure)设置以避免于沿着两邻近的介层孔族群的区域边缘存在一直线状开放的路径，且会增加金属层间介电层的韧性和抑制碎裂于金属层间介电层中传递的可能性，以改善可靠度，接合度以及品质控制结果。在一实施例中，上述介层孔的布局是用于接合垫结构的顶介层孔图案(top via pattern)。至少一部分的集成电路位于上述接合垫结构下方，称为接合垫下电路(circuits under pad，CUP)，可允许晶片面积做更有效的应用或减少晶片尺寸。本发明也提供于其他导电层中的介层孔布局，举例来说，位于任一位于最高的金属层间介电层(inter metaldielectric，IMD)之下的金属介电层图案是用以强化内连线结构。另外，上述介电层布局是用于环绕于一主动区或一定义于一半导体基板上的虚设图案区(dummy region)中的虚设图案(dummypattern)，以改善关键尺寸(critical dimension，CD)的制程控制均匀性，或化学机械式研磨(chemical mechanical polishing，CMP)制程中厚度的均匀性。
于本发明中，“介层孔”一词是有关于一导电材料的图案，例如为位于一介电层中并以一导电材料填充的一开口。“顶介层孔”或“顶金属介层孔”一词是有关于位于接合垫结构的最上层金属层下方的最上层介电层中的一介层孔图案。在后段(back-end-of-line，BEOL)内连线制程技术中，“Mtop金属层”一词是有关于第一层金属层(即最上层金属层)，是作为顶层内连线金属层，“Mtop-1金属层”一词是有关于在Mtop金属层下方形成的第二层金属层，以及”Mtop-N金属层”一词是有关于在Mtop-(N-1)金属层下方形成的第N层金属层，其中N为大于1或等于1的整数。本发明的实施例是利用铜基(copper-based)导电材料形成上述Mtop金属层、Mtop-N金属层和金属介层孔图案。铜基(copper-based)导电材料是大体上包括元素铜、包含不纯物的铜和含微量元素的铜合金，例如钽(tantalum)、铟(indium)、锡(tin)、锌(zinc)、锰(manganese)、铬(chromium)、钛(titanium)、锗(germanium)、锶(strontium)、铂(platinum)、镁(magnesium)、铝(aluminum)或锆(zirconium)。可利用一标准的镶嵌制程作为铜后段制程。虽然本发明的实施例是显示铜内连线图案，本发明也提供包括铜的金属材料的后段内连线制程。
以下利用制程剖面图，以更详细地说明本发明较佳实施例的半导体装置及其形成方法，在本发明各实施例中，相同的符号表示相同的元件。在图式中，实施例的形状和厚度可能因为清楚或方便的原因被夸大。另外，当一层位于另一层上或位于基板“上”，其可意为直接位于另一层上或直接位于基板上，或其中存在中间层。
于此，图3A显示一实施例的介电层布局的俯视图。而图3B是显示沿图3A中3-3切线的一具有顶介层孔图案的接合垫结构。一用以制造内连线的集成电路基板30的一实施例是包括应用于半导体集成电路制造的一半导体基板，而集成电路是形成于其中和/或其上。上述半导体基板是定义为包含半导体材料的结构，其包括但不限于硅块材、半导体晶片、绝缘层上覆硅(silicon-on-insulator，SOI)基板或包含锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、砷化铟(InAs)和磷化铟(InP)的基板。用于半导体基板中的集成电路是为具有多个例如晶体管、二极管、电容、电感以及其他主动或非主动半导体元件的多种分离的电路元件组合的电路。
于基板30上，形成一金属层间介电层(IMD)34，其是作为一顶层介电层，金属层间介电层34包括一形成于Mtop-1金属层32和Mtop金属层40之间形成的顶介层孔图案35。选择性地形成一保护层42于Mtop金属层40上，以定义一包含一接合区域(bonding area)和一探测区域(probing area)或其组合的接合垫窗口44。Mtop金属层40是包括一末端接触区域，其为导电路径的一部分，且其具有一暴露的表面(即接合垫窗口44)，以电性连接至一金属接合垫和一接合线(bonding wire)。为了使晶片面积更有效地应用及缩小晶片尺寸，可设计至少一部分的集成电路于接合垫结构的下方，形成位于Mtop金属层40、Mtop-1金属层32或一Mtop-N金属层的接合垫下电路(circuits under pad，CUP)区域。适用于Mtop-1金属层32和Mtop金属层40的材料可包括但不限于例如铝、铝合金、铜、铜合金或其他铜基导电材料。金属层间介电层34是经由包括旋转涂布(spin-coating)、化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、电镀(plating)或后续发展的沉积制程等不同沉积技术形成，其厚度约为1000至20000。金属层间介电层34可包括二氧化硅(SiO2)、氮化硅(SiNX)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、含氟的二氧化硅(F-containing SiO2)或其他类型的介电常数约小于3.9(3.5或小于3.5)的相对较低介电常数材料的低介电常数薄膜(low-k film)。各式各样的低介电常数薄膜可应用于本发明的实施例中，举例来说，旋转涂布式无机介电质(spin-oninorganic dielectric)、旋转涂布式有机介电质(spin-on organicdielectric)、多孔介电材料(porous dielectric material)、有机聚合物(organic polymer)、有机硅玻璃(organic silica glass)、氟硅玻璃(fluorinated silicate glass，FSG)、类钻碳(diamond-likecarbon)、含氢硅酸盐类(Hydrogen Silsesquioxane，HSQ)系列材料、含甲基硅酸盐(methyl silsesquioxane，MSQ)系列材料或多孔有机系列材料。
顶介层孔图案35包括多个以金属填充的条状沟渠，称为线状介层孔(line vias)，其是大体上为以沿不同方向延伸的线状介层孔的第一介层孔族群36和第二介层孔族群38组成。第一介层孔族群36和第二介层孔族群38是以一连扣方式(interlocked)设置，以强化金属层间介电层34，和抑制碎裂沿着两邻近的第一介层孔族群36和第二介层孔族群38的区域边界传递，其在下文会详细描述。位于第一介层孔族群36和第二介层孔族群38中的线状介层孔的数量、方向和间隔，是特别以介层孔密度、机械强度和元件性能等需求为考量，而被适当地选择。举例来说，每一个第一介层孔族群36是设置邻近于每一个第二介层孔族群38，例如以一矩阵阵列设置。沿着矩阵阵列的每一列(或每一行)，第一介层孔族群36和第二介层孔族群38在相邻的列(或行)中是各自以不同顺序设置。每一个第一介层孔族群36和第二介层孔族群38可维持一长方形轮廓、一正方形轮廓、一四边形轮廓或其他任一几何图形轮廓。每一个第一介层孔族群36包括至少二条沿第一方向延伸的线状介层孔36a和36b。每一个第二介层孔族群38包括至少二条沿不同于第一方向的第二方向延伸的线状介层孔38a和38b。举例来说，第一方向是大体上垂直于第二方向。对于两相邻的第一介层孔族群36和第二介层孔族群38来说，第一介层孔族群36的每一条线状介层孔36a和36b不能够穿越第二介层孔族群38的每一条线状介层孔38a和38b，以避免两条线状介层孔交叉处的覆盖不良。本发明中，介层孔族群中的线状介层孔的设置方式、数量和方向并无限制。举例来说，介层孔族群中的线状介层孔可为任意分布(randomlydistributed)。
于此，“连扣方式设置”一词意谓沿着两邻近的第一介层孔族群36和第二介层孔族群38之间一方向的区域边界不为一直线。举例来说，线状介层孔36a的外缘36a1不切齐于线状介层孔38a和38b的第一末端38a1和38b1，线状介层孔36b的外缘36b1不切齐于线状介层孔38a和38b的第二末端38a2和38b2。因此，如虚线37所示，沿着两邻近的第一介层孔族群36和第二介层孔族群38之间的第一方向(大体上沿线状介层孔36a和36b的长轴方向)的区域边界，为弯曲或歪曲的区域边界。类似地，线状介层孔36a和36b的第一末端36a2和36b2不切齐于线状介层孔38b的外缘38a3，以及线状介层孔36a和36b的第二末端36a3和36b3不切齐于线状介层孔38b的外缘38b3。因此，如虚线39所示，沿着两邻近的第一介层孔族群36和第二介层孔族群38之间的第二方向(大体上沿线状介层孔38a和38b的长轴方向)的区域边界，为弯曲或歪曲的区域边界。这种连扣方式设置可加强金属层间介电层34的韧性和提供一非直线的开放路径(上述非直线的区域边界37或39)，因此，可抑制于金属层间介电层34的碎裂。
上述线状介层孔可利用一已决定的设计规则(design rule)以适当的距离互相分开。图3C为以一种方向设计的线状介层孔的实施例的俯视图。线状介层孔36a、36b和线状介层孔38a、38b具有一长度d1、一宽度d2，两线状介层孔之间是维持一间隔s1以及两介层孔族群之间是维持一间隔s2。在一实施例中，线状介层孔的长度d1是介于0.1μm至5μm之间，线状介层孔的宽度d2是介于0.05μm至5μm之间，一介层孔族群内部的两线状介层孔之间的间隔s1是介于0.05μm至5μm之间，两介层孔族群之间的间隔s2是介于0.05μm至5μm之间。在其他实施例中，可利用一设计规则允许的适当数值修改d1、d2、s1和s2的尺寸。虽然本发明的实施例显示介层孔族群中线状介层孔具有同一尺寸，本发明是提供当用于一介层孔族群中或两介层孔族群之间，相较于彼此具有不同尺寸与形状的图案的线状介层孔的一布局方式。另外，在接合垫窗口44内部的线状介层孔36a、36b、38a和38b具有一较密集的介层孔密度且于顶介层孔和Mtop金属层之间，提供一足够的接触面积，以避免金属接合垫于后续接合线制程中产生剥落。“介层孔密度”一词是定义为金属介层孔占据的面积除以金属介层孔和金属介层孔之间的间隙的全部面积。在一实施例中，顶介层孔图案35包括在接合垫窗口44内部的第一介层孔族群36和第二介层孔族群38，其具有一大于5％的介层孔密度，举例来说，约接近5％至50％。
利用任一已知的制程，于一金属层间介电层34中，形成上述顶介层孔图案35。举例来说，于金属层间介电层34中形成的多个对应于线状介层孔位置的开口(线状介层孔36a、36b、38a和38b)经由显影和非等向性蚀刻步骤(等离子蚀刻或离子反应式蚀刻)，以暴露出Mtop-1金属层32的一部分。于本发明的一实施例中，接着利用钨插塞(tungsten plug)制程，以导电材料填充上述开口。也可利用例如铝插塞、铜插塞或硅化物插塞制程等其他已知的插塞制程。金属填充制程之后，如有需要可利用化学机械研磨(chemical mechanical polishing，CMP)制程平坦化表面。接着，依照于本领域技术人员所已知的程序完成Mtop金属层40、用以定义接合垫窗口44的保护层42、金属接合垫和接合线。虽然本发明的实施例显示上述介层孔族群是于最上层的金属层间介电层中形成，本发明是提供一种用于铜内连线制程系统的两层至八层金属叠层的接合垫结构中，形成介层孔时的布局方式。
于此，图4A是为一介层孔布局的实施例的俯视图，图4B为沿图4A中4-4切线的剖面图，其显示一具有顶介层孔图案的接合垫结构，以及图4C为一种方向设计的线状介层孔的实施例的俯视图。其中元件与图3A至图3C中所示相同或类似的元件，在此不作重复叙述。相较于顶介层孔图案35，本发明实施例提供的一顶介层孔图案390为一较密集的介层孔图案，第一介层孔族群36包括三线状介层孔36a、36b和36c，第二介层孔族群38包括三线状介层孔38a、38b和38c。特别地，第一介层孔族群36和第二介层孔族群38是以一连扣方式(interlocked)设置，其中第一介层孔族群36和第二介层孔族群38之间的区域边界不为一直线(如虚线37或虚线39所示的弯曲或歪曲的边界)。这种连扣设置方式可加强金属层间介电层34的韧性，且可抑制碎裂沿着金属层间介电层34中非直线的区域边界37或39传递。同样地，第一介层孔族群36的每一条线状介层孔36a、36b和36c不允许穿越第二介层孔族群38的每一条线状介层孔38a、38b和38c，以避免两线状介层孔的交叉处的覆盖不良，以提升可靠度、粘着度以及品质控制等效果。在一实施例中，线状介层孔的长度d1是介于0.1μm至5μm之间，线状介层孔的宽度d2是介于0.05μm至5μm之间，一介层孔族群内部的两线状介层孔之间的间隔s1是介于0.05μm至5μm之间，两介层孔族群之间的间隔s2是介于0.05μm至5μm之间。顶介层孔图案390包括在接合垫窗口44内部的第一介层孔族群36和第二介层孔族群38，其具有一大于5％的介层孔密度，举例来说，约接近5％至50％。
于第一介层孔族群36和第二介层孔族群38中的线状介层孔的数量可依照介层孔密度、布局面积和元件性能等需求而为相同或不同。图5为一介层孔布局的实施例的俯视图，第一介层孔族群36包括三线状介层孔36a、36b和36c，第二介层孔族群38包括二线状介层孔38a和38b。此种利用调整不同介层孔族群中的线状介层孔的不对称的设计，可兼顾接合垫尺寸和介层孔密度而可以达到较佳的性能。
除了作为后段制程中接合垫结构的顶层介层孔设计外，本发明的介层孔布局可应用于其他导电层，以改善关键尺寸均一性或于化学机械研磨(CMP)制程中厚度均一性等制程控制。化学机械研磨(CMP)制程是可于介电质和金属两者上(或介电质和复晶硅两者上)进行以达到良好的局部平坦化。然而，由于图案的密度不同，存在于薄膜中的图案效应是产生微负载效应(micro-loadingeffect)的问题，而降低图案尺寸的均匀性。由于每一个区域彼此的薄膜蚀刻/研磨率各不相同，进行薄膜蚀刻/研磨时反应物的数量会变得局部密集或局部稀少。为了对抗此效应，是于每一个区域中修改电路布局和添加虚设图案(dummy pattern)，以维持适当的图案密度。虚设图案的添加是有助于使晶片各处达到均匀的有效图案密度。因此本发明的于化学机械研磨(CMP)制程前先置入的介层孔布局可使集成电路晶片中的图案密度更为平均，意即，有助于使布局内各处的图案密度更为平均。于一介层孔族群中的线状介层孔的数量、尺寸和间隔可被适当的调整，以兼顾原有导线的电场和电容，达到最佳的性能表现。举例来说，本发明的介层孔布局可于形成栅极的导电层时或其他任一内连线的导电层时，同时以一虚设图案方式形成。
于此，图6A为围绕主动区的虚设图案的实施例的俯视图，而图6B为一沿图6A中6-6切线的剖面图，其显示一位于一隔离区上的虚设图案。于半导体基板52上，通过例如为浅沟槽隔离区的隔离区56定义一主动区54。主动区54是有关于一可允许电路设置的区域(circuit-permitted region)，或为一氧化物定义(oxidedefined，OD)的区域，为一栅极57和源/漏极区58形成于其上的区域。于隔离区56上制造包括线族群36”和38”的虚设图案50，且不重叠于主动区54上。线族群36”和38”的线36a”、36b”、38a”和38b”的设置要求与如图3A至图5所示的线状介层孔族群36和38的线状介层孔36a、36b、38a和38b的设置要求相同，在此不作重复叙述。栅极57和虚设图案50较佳地包括相同的材料，可允许利用已知的方法同时地形成上述两个结构。在一实施例中，虚设图案50较佳地包括复晶硅。除了主动区54外，虚设图案50也可设置为环绕其他有效区域，例如为一掺杂不纯物区域，或一位于n型阱和p型阱之间的边界区，也可于穿过半导体基板52上的隔离区56上定义虚设图案50。另外，如图7A的俯视图和图7B的剖面图所示，本发明的介层孔布局可作为另一种位于虚设图案区62内部的虚设图案60。虚设图案区62为一禁止电路设置区(circuit-prohibitedregion)(为一非主动区或一虚设图案氧化物定义区(dummy ODregion))，虚设图案区62可利用隔离区56定义，可被设计环绕于主动区。虚设图案60包括线族群36”和38”。线族群36”和38”的线36a”、36b”、38a”和38b”的设置要求与如图3A至图5所示的线状介层孔族群36和38的线状介层孔36a、36b、38a和38b的设置要求相同，在此不作重复叙述。虚设图案60可包括相同于漏极的复晶硅或导电材料，可允许利用已知的方法同时地形成上述两个结构。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本中请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：金属层间介电层
12、12a、12b、14、16：金属介层孔
13a、13b：虚线/间隔
20：最上层金属层间介电层
22：第一介层孔族群
22a、22b、22c：线状介层孔
24：第二介层孔族群
24a、24b、22c：线状介层孔
23、25：虚线/间隔
30：基板
32：Mtop-1金属层
34：金属层间介电层
35：顶介层孔图案
36：第一介层孔族群
36a、36b、36c：线状介层孔
36a1、36b1：外缘
36a2、36b2：第一末端
36a3、36b3：第二末端
38：第二介层孔族群
38a、38b、38c：线状介层孔
38a1、38b1：第一末端
38a2、38b2：第二末端
38a3、38b3：外缘
37、39：虚线/区域边界
40：Mtop金属层
42：保护层
44：接合垫窗口
d1：长度
d2：宽度
s1、82：间隔
390：顶介层孔图案
50：虚设图案
52：基板
54：主动区
56：隔离区
57：栅极
36”、38”：线族群
36a”、36b”：线状介层孔
38a”、38b”：线状介层孔
60：虚设图案
62：虚设图案区

Claims (10)

1.一种接合垫结构，其特征在于，所述接合垫结构包括：
一介电层，形成于一集成电路基板上方；以及
一介层孔图案，位于该介电层中，其包括至少一第一介层孔族群以及至少一第二介层孔族群，且该第一介层孔族群以及该第二介层孔族群是彼此相邻；
其中，该第一介层孔族群包括至少两条沿一第一方向延伸的第一线状介层孔，以及该第二介层孔族群包括至少两条沿一第二方向延伸的第二线状介层孔，该第二方向不同于该第一方向；以及
其中，该第一介层孔族群以及该第二介层孔族群是以一连扣方式设置，以及，沿着该第一介层孔族群以及该第二介层孔族群之间的该第一方向的一区域边界不为一直线。
2.根据权利要求1所述的接合垫结构，其特征在于，沿着介于该第一介层孔族群以及该第二介层孔族群之间的该第二方向的该区域边界不为一直线。
3.根据权利要求1所述的接合垫结构，其特征在于，该第一线状介层孔未穿越该第二线状介层孔。
4.根据权利要求1所述的接合垫结构，其特征在于，该介层孔图案包括多个第一介层孔族群以及第二介层孔族群，其是以一矩阵阵列设置。
5.根据权利要求1所述的接合垫结构，其特征在于，该介层孔图案是形成于一接合垫结构中。
6.根据权利要求5所述的接合垫结构，其特征在于，该集成电路基板包括一位于该接合垫结构下方的集成电路。
7.根据权利要求1所述的接合垫结构，其特征在于，该第一线状介层孔以及该第二线状介层孔为位于该介电层中，且以一导电材料充填的一开口。
8.根据权利要求7所述的接合垫结构，其特征在于，该第一线状介层孔以及该第二线状介层孔包括铜或铜基材料。
9.根据权利要求1所述的接合垫结构，其特征在于，该介层孔图案具有一大于5％的介层孔密度。
10.根据权利要求1所述的接合垫结构，其特征在于，该第一方向垂直于该第二方向。
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