CN112687677A - 整合静电放电电路的焊垫以及使用其的集成电路 - Google Patents
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Abstract
本发明提供一种整合静电放电电路的焊垫以及使用其的集成电路。此整合型焊垫包括一静电放电电路以及一焊垫部。静电放电电路包括由半导体层以及至少一第一金属层构成的静电放电二极管。焊垫部包括一第三金属层、一第四金属层以及第五金属层。第三金属层配置于静电放电电路之上，通过一第一导通孔阵列电连接静电放电电路。第四金属层配置于静电放电电路以及第三金属层之上，通过一第二导通孔阵列电连接第三金属层以电连接静电放电电路。第五金属层配置于静电放电电路、第三金属层以及第四金属层之上，通过一第三导通孔阵列电连接第四金属层、第三金属层以电连接静电放电电路。其中，第五金属层作为焊垫以进行引线焊接。
Description
技术领域
本发明是关于一种集成电路的技术，更进一步来说，本发明是关于一种整合静电放电电路的焊垫以及使用其的集成电路。
背景技术
随着科技进步，集成电路的工艺线宽已从微米进步到纳米的尺度。然而，集成电路中，仍有许多构成电路运作必要的区块却耗费相当大面积的区块，例如静电放电区块以及焊垫。焊垫，顾名思义，是用来进行引线焊接(Wire Bonding)的区块，在封装工艺中，通过打线器将线焊接到焊垫和引脚，之后封装成集成电路。然而焊垫是集成电路中占据面积相当大的必要配置。
静电放电区块则是配置在电路的输入输出节点与焊垫之间，用以使电路系统能够自我保护避免被静电损坏。一般来说，静电放电区块必须放置在焊垫旁边，且需要距离运作的电路一段距离，使外界的静电在进入电路前泄放掉。而静电放电区块的面积常常比焊垫大，或者是跟焊垫一样大。
发明内容
本发明的一目的在于提供一种整合静电放电电路的焊垫以及使用其的集成电路，通过将焊垫整合在静电放电电路上方，减少集成电路的面积，减低制作成本，并减少损坏率。
有鉴于此，本发明提供一种整合型焊垫，配置于一集成电路，此整合型焊垫包括一静电放电电路以及一焊垫部。静电放电电路包括由半导体层以及至少一第一金属层、一第二金属层构成的静电放电二极管。焊垫部包括一第三金属层、一第四金属层以及第五金属层。第三金属层配置于静电放电电路之上，通过一第一导通孔(VIA)阵列电连接静电放电电路。第四金属层配置于静电放电电路以及第三金属层之上，通过一第二导通孔(VIA)阵列电连接第三金属层以电连接静电放电电路。第五金属层配置于静电放电电路、第三金属层以及第四金属层之上，通过一第三导通孔(VIA)阵列电连接第四金属层、第三金属层以电连接静电放电电路。其中，第五金属层作为焊垫以进行引线焊接(Wire Bonding)。
本发明另外提出一种集成电路，此集成电路包括一电路区块以及一整合型焊垫。此整合型焊垫包括一静电放电电路以及一焊垫部。静电放电电路包括由半导体层以及至少一第一金属层、一第二金属层构成的静电放电二极管。焊垫部包括一第三金属层、一第四金属层以及第五金属层。第三金属层配置于静电放电电路之上，通过一第一导通孔(VIA)阵列电连接静电放电电路。第四金属层配置于静电放电电路以及第三金属层之上，通过一第二导通孔(VIA)阵列电连接第三金属层以电连接静电放电电路。第五金属层配置于静电放电电路、第三金属层以及第四金属层之上，通过一第三导通孔(VIA)阵列电连接第四金属层、第三金属层以电连接静电放电电路。其中，第五金属层作为焊垫以进行引线焊接(WireBonding)。
依照本发明较佳实施例所述的整合型焊垫以及使用其的集成电路，上述第五金属层沿用相同工艺参数，以使得自动布线(Automatic Placement and Routing，APR)的规则可以不变，缩小集成电路的面积。
依照本发明较佳实施例所述的整合型焊垫以及使用其的集成电路，上述第三导通孔(VIA)阵列包括多个第一长方形导通孔(VIA)阵列以及多个第二长方形导通孔(VIA)阵列。每一个第一长方形导通孔(VIA)阵列包含多个平行的第一长方形导通孔(VIA)。每一个第二长方形导通孔(VIA)阵列包含多个平行的第二长方形导通孔(VIA)，其中，上述第二长方形导通孔(VIA)与上述第一长方形导通孔(VIA)互相正交。每两个第一长方形导通孔(VIA)阵列之间配置一个第二长方形导通孔(VIA)阵列。在一较佳实施例中，上述第二导通孔(VIA)阵列还包括一正方形导通孔(VIA)阵列，配置于上述多个第一长方形导通孔(VIA)阵列以及上述多个第二长方形导通孔(VIA)阵列之外以电连接第三金属层以及静电放电电路。
依照本发明较佳实施例所述的整合型焊垫以及使用其的集成电路，上述第三导通孔(VIA)阵列包括多个第一正方形导通孔(VIA)阵列，其中，每一个第一正方形导通孔(VIA)阵列包含多个第一正方形导通孔(VIA)，其中，上述任两个第一正方形导通孔(VIA)阵列之间有一间隙，其中，该间隙大于两个第一正方形导通孔的面积。再者，在一较佳实施例中，第二导通孔(VIA)阵列还包括一第二正方形导通孔(VIA)阵列，配置于上述多个第一正方形导通孔(VIA)阵列之外以电连接第三金属层以及静电放电电路。
依照本发明较佳实施例所述的整合型焊垫以及使用其的集成电路，上述第一金属层包括一第一电源部以及一第一输入/输出连接部。第一电源部电连接半导体层，用以提供静电放电电路一第一电源电压。上述第三金属层、第四金属层以及第五金属层电连接该第一输入/输出连接部。在一较佳实施例中，上述第二金属层包括一第二电源部以及一第二输入/输出连接部。第二电源部电连接半导体层，用以提供静电放电电路一第二电源电压。上述第三金属层以及第四金属层电连接第二输入/输出连接部。
本发明的精神在于在既有的静电放电电路上，配置多层金属层，用来作为进行引线焊接(Wire Bonding)的焊垫，藉此，节省集成电路的面积。又，进一步来说，上述金属层每一层皆沿用原始工艺的厚度，如此，除了可以支援更多的集成电路制造商外，还可以让自动布线(Automatic Placement and Routing，APR)的规则可以不变，藉此，可以进一步缩小集成电路的面积。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示为本发明一较佳实施例的集成电路的示意图。
图2绘示为本发明一较佳实施例的整合型焊垫104的剖面图。
图3绘示为本发明一较佳实施例的整合型焊垫104的第五金属层213、第四金属层212所配置的第二导通孔(VIA)阵列221、第三导通孔(VIA)阵列222的俯视图。
图4绘示为本发明一较佳实施例的整合型焊垫104的第五金属层213、第四金属层212所配置的第二导通孔(VIA)阵列221、第三导通孔(VIA)阵列222的俯视图。
图5绘示为本发明一较佳实施例的整合型焊垫104的剖面图。
符号说明
101：功能区块
102：焊垫
103：配置于多个焊垫下的静电放电电路(Electro-Static Discharge，ESD)
104：整合型焊垫
20：静电放电电路
21：焊垫部
201：半导体层
202：第一金属层
203：第二金属层
211：第三金属层
212：第四金属层
213：第五金属层
220：第一导通孔(VIA)阵列
221：第二导通孔(VIA)阵列
222：第三导通孔(VIA)阵列
204：第一电源部
205：第一输入/输出连接部
206：第二电源部
207：第二输入/输出连接部
301：正方形导通孔(VIA)阵列
302：第一长方形导通孔(VIA)阵列
303：第二长方形导通孔(VIA)阵列
304：第一长方形导通孔(VIA)
305：第二长方形导通孔(VIA)
401：正方形导通孔(VIA)阵列
具体实施方式
图1绘示为本发明一较佳实施例的集成电路的示意图。请参考图1，此集成电路包括一功能区块101、多个焊垫102以及配置于多个焊垫下的多个静电放电电路(Electro-Static Discharge，ESD)103。在此实施例中，静电放电电路103适配置在焊垫102下方，故两者使用面积重叠，构成了一个整合型焊垫104，因此，可以减少集成电路的面积。
图2绘示为本发明一较佳实施例的整合型焊垫104的剖面图。请参考图2，此整合型焊垫104包括一静电放电电路20以及一焊垫部21。静电放电电路包括半导体层201以及一第一金属层202、一第二金属层203。焊垫部21包括一第三金属层211、一第四金属层212以及第五金属层213。第三金属层211配置于静电放电电路20之上，通过第一导通孔(VIA)阵列220电连接静电放电电路20。第四金属层212配置于静电放电电路20以及第三金属层211之上，通过第二导通孔(VIA)阵列221电连接该第三金属层211以电连接静电放电电路20。第五金属层213配置于静电放电电路20以及第四金属层212之上，通过第三导通孔(VIA)阵列222电连接第四金属层212以电连接静电放电电路20。
第一金属层202以及第二金属层203在此实施例是用作为电力传输以及对第三金属层211、第四金属层212、第五金属层213走线用。故第一金属层202包括一第一电源部204以及一第一输入/输出连接部205；第二金属层203包括一第二电源部206以及一第二输入/输出连接部207。第一电源部204以及第二电源部206分别用来给予静电放电电路20一第一电源VDD以及一第二电源VSS。在另一较佳实施例中，第一金属层202亦可以用作围绕静电放电电路20的保护环(Guard Ring，图中未绘示)，而第二金属层203作为第一电源VDD以及第二电源VSS的电源走线(Power Bus)。因此，本发明不以上述实施例为限。
图3绘示为本发明一较佳实施例的整合型焊垫104的第五金属层213、第四金属层212所配置的第二导通孔(VIA)阵列221、第三导通孔(VIA)阵列222的俯视图。请参考图3，第二导通孔(VIA)阵列221包括一正方形导通孔(VIA)阵列301，用以电连接第三金属层211以及静电放电电路20。
同样地，第三导通孔(VIA)阵列222包括多个第一长方形导通孔(VIA)阵列302以及多个第二长方形导通孔(VIA)阵列303，每一个第一长方形导通孔(VIA)阵列302包含多个平行的第一长方形导通孔(VIA)304。每一个第二长方形导通孔(VIA)阵列303包含多个平行的第二长方形导通孔(VIA)305，其中，上述第二长方形导通孔(VIA)305与上述第一长方形导通孔(VIA)304互相正交。上述多个第一长方形导通孔(VIA)阵列302以及上述多个第二长方形导通孔(VIA)阵列303配置于正方形导通孔(VIA)阵列301之外，用以电连接第四金属层212以及静电放电电路20。
之所以使用如此配置的导通孔(VIA)阵列的原因在于，避免焊垫在打线的过程中出现铝剥离(Peeling)的问题。另外，导通孔(VIA)阵列的另一个用处在于支撑焊垫，减少集成电路发生崩裂(Crack)的问题。
可以看到，相对于现有技术，现有技术的焊垫是独立一块面积，下面没有任何的电路。本发明的实施例则是在焊垫下方还具有静电放电电路20，也因此，节省了静电放电电路20的面积。而这样的方式，以往焊垫都是用第一金属层～第五金属层，也就是五层金属才能构成，而静电放电电路则是用第一金属层～第三金属层做走线，其中，第二金属层以及第三金属层分别作为VDD以及VSS电源走线(Power Bus)。
然而，在进行引线焊接(Wire Bonding)时，会有崩裂(Crack)的问题。而传统的技术由于下方并没有电路，即便发生崩裂(Crack)的情况，很可能仅止于会发生和下面金属层电路短路，并不会对实际电路有影响。
又，一般崩裂(Crack)的情况几乎都发生于打线时铝线断线，焊接用的钢嘴直接撞击焊垫。为了测试本发明的损坏率，发明人在集成电路封装厂进行了「钢嘴直接撞击焊垫」实验，实验方式是先进行「钢嘴直接撞击」，之后再进行打线。而「钢嘴直接撞击」的方式，焊垫会承受两次不同位置的撞击。经由实验后发现，仅有两层金属层作为焊垫的情况，崩裂(Crack)机率约5X％～6X％。改用本发明的三层金属层结构的崩裂(Crack)机率约12％～17％，又，一般封装厂进行的封装打线工艺的断线机率以400条会发生1条。故可以推算出，若进行量产时，以上述崩裂(Crack)机率17％计算，集成电路的损坏机率约为0.05，而一般可生产的损坏率的及格标准约为2％。发明人以更严苛的方式进行实验，证实了本发明的整合型焊垫确实可以承受机台的压力，且远远超过可生产的及格标准门槛。
又，发明人亦尝试过利用将顶层金属加厚的方式进行，例如把第四层金属(TopMetal，非限定第四层)加厚，不使用第五层金属。此种方式必须将原本约0.8μ的厚度的金属改为至少1.2μ，此种方式导致整体工艺的设计规则检查命令档案(Design Rule CheckCommand File)需要被重写，且由于金属层加厚，导致自动走线布局(AutomaticPlacement&Routing，APR)中，金属线之间的间隔必须拉得更开，导致集成电路耗费面积。且由于整个设计规则检查命令档案(Design Rule Check Command File)需要被重写，导致集成电路的模拟必须重来，耗时费工。
在本发明实施例的实验中，采用原始工艺数据，不针对顶层金属(Top Metal)(本发明的实施例是第五层金属)加厚，无须更动整体工艺的设计规则检查命令档案(DRCcommand file)，比起加厚的方式更能够减少耗费面积。
图4绘示为本发明一较佳实施例的整合型焊垫104的第五金属层213、第四金属层212所配置的第二导通孔(VIA)阵列221、第三导通孔(VIA)阵列222的俯视图。请参考图4以及图3，两图示差异在于，图4将原本配置第一长方形导通孔(VIA)阵列302以及第二长方形导通孔(VIA)阵列303的位置配置了正方形导通孔(VIA)阵列401，正方形导通孔(VIA)阵列401包括多个正方形导通孔。第二导通孔(VIA)阵列221则和图3相同。由于功能性相同，故在此不与赘述。
图5绘示为本发明一较佳实施例的整合型焊垫104的剖面图。请参考图5，图5与图2的差异在于，图5在静电放电电路仅使用一层金属层(第一金属层202)，此第一金属层202包含保护环(Guard Ring，未绘示)、第一电源部204、第二电源部206以及输入/输出连接部205。由于功能性相同，故在此不与赘述。由于本发明可以通过单一金属层便可以实施，故本发明不限制静电放电电路的金属层数目。
综上所述，本发明的精神在于在既有的静电放电电路上，配置多层金属层，用来作为进行引线焊接(Wire Bonding)的焊垫，藉此，节省集成电路的面积。又，进一步来说，上述金属层每一层皆沿用原始工艺的厚度，如此，除了可以支援更多的集成电路制造商外，还可以让自动布线(Automatic Placement and Routing，APR)的规则可以不变，藉此，可以进一步缩小集成电路的面积。
在较佳实施例的详细说明中所提出的具体实施例仅用以方便说明本发明的技术内容，而非将本发明狭义地限制于上述实施例，在不超出本发明的精神及权利要求范围的情况，所做的种种变化实施，皆属于本发明的范围。因此本发明的保护范围当视权利要求范围所界定的为准。
Claims (20)
1.一种整合型焊垫，配置于一集成电路，其特征在于，包括：
一静电放电电路，包括由半导体层以及至少一第一金属层构成的静电放电二极管；以及
一焊垫部，包括：
一第三金属层，配置于所述静电放电电路之上，通过一第一导通孔阵列电连接所述静电放电电路；
一第四金属层，配置于所述静电放电电路以及第三金属层之上，通过一第二导通孔阵列电连接所述第三金属层以电连接所述静电放电电路；以及
一第五金属层，配置于所述静电放电电路以及第三金属层之上，通过一第三导通孔阵列电连接所述第四金属层、第三金属层以电连接所述静电放电电路，
其中，所述第五金属层作为焊垫以进行引线焊接。
2.根据权利要求1所述的整合型焊垫，其特征在于，所述第五金属层工艺不加厚，以使得自动布线的规则可以不变，缩小集成电路的面积。
3.根据权利要求1所述的整合型焊垫，其特征在于，所述第三导通孔阵列包括：
多个第一长方形导通孔阵列，其中，每一个第一长方形导通孔阵列包含多个平行的第一长方形导通孔；
多个第二长方形导通孔阵列，每一个第二长方形导通孔阵列包含多个平行的第二长方形导通孔，其中，该第二长方形导通孔与所述第一长方形导通孔互相正交；
其中，每两个第一长方形导通孔阵列之间配置一个第二长方形导通孔阵列。
4.根据权利要求3所述的整合型焊垫，其特征在于，所述第二导通孔阵列还包括：
一正方形导通孔阵列，配置于多个所述第一长方形导通孔阵列以及多个所述第二长方形导通孔阵列之外以电连接所述第三金属层以及所述静电放电电路。
5.根据权利要求1所述的整合型焊垫，其特征在于，所述第三导通孔阵列包括：
多个第一正方形导通孔阵列，其中，每一个第一正方形导通孔阵列包含多个第一正方形导通孔；
其中，任两个所述第一正方形导通孔阵列之间有一间隙，
其中，该间隙大于两个第一正方形导通孔的面积。
6.根据权利要求5所述的整合型焊垫，其特征在于，所述第二导通孔阵列还包括：
一第二正方形导通孔阵列，配置于多个所述第一正方形导通孔阵列之外，以电连接所述第三金属层以及所述静电放电电路。
7.根据权利要求1所述的整合型焊垫，其特征在于，所述第一金属层包括：
一第一电源部，电连接所述半导体层，用以提供所述静电放电电路一第一电源电压；以及
一第一输入/输出连接部，其中，所述第三金属层以及所述第四金属层电连接该第一输入/输出连接部。
8.根据权利要求1所述的整合型焊垫，其特征在于，所述第一金属层包括：
一保护环，围绕所述静电放电电路。
9.根据权利要求1所述的整合型焊垫，其特征在于，所述静电放电电路还包括一第二金属层。
10.根据权利要求9所述的整合型焊垫，其特征在于，所述第二金属层包括：
一第二电源部，电连接所述半导体层，用以提供所述静电放电电路一第二电源电压；以及
一第二输入/输出连接部，其中，所述第三金属层以及所述第四金属层电连接该第二输入/输出连接部。
11.一种集成电路，其特征在于，包括：
一电路区块；以及
一整合型焊垫，包括：
一静电放电电路，包括由半导体层以及至少一第一金属层、一第二金属层构成的静电放电二极管；以及
一焊垫部，包括：
一第三金属层，配置于所述静电放电电路之上，通过一第一导通孔阵列电连接所述静电放电电路；
一第四金属层，配置于所述静电放电电路以及第三金属层之上，通过一第二导通孔阵列电连接所述第三金属层以电连接所述静电放电电路；以及
一第五金属层，配置于所述静电放电电路以及第三金属层之上，通过一第三导通孔阵列电连接所述第四金属层、第三金属层以电连接所述静电放电电路，
其中，该第五金属层作为焊垫以进行引线焊接。
12.根据权利要求11所述的集成电路，其特征在于，所述第五金属层工艺不加厚，以使得自动布线的规则可以不变，缩小集成电路的面积。
13.根据权利要求11所述的集成电路，其特征在于，所述第三导通孔阵列包括：
多个第一长方形导通孔阵列，其中，每一个第一长方形导通孔阵列包含多个平行的第一长方形导通孔；
多个第二长方形导通孔阵列，每一个第二长方形导通孔阵列包含多个平行的第二长方形导通孔，其中，该第二长方形导通孔与所述第一长方形导通孔互相正交；
其中，每两个第一长方形导通孔阵列之间配置一个第二长方形导通孔阵列。
14.根据权利要求13所述的集成电路，其特征在于，所述第二导通孔阵列还包括：
一正方形导通孔阵列，配置于多个所述第一长方形导通孔阵列以及多个所述第二长方形导通孔阵列之外以电连接所述第三金属层以及所述静电放电电路。
15.根据权利要求11所述的集成电路，其特征在于，所述第三导通孔阵列包括：
多个第一正方形导通孔阵列，其中，每一个第一正方形导通孔阵列包含多个第一正方形导通孔；
其中，任两个所述第一正方形导通孔阵列之间有一间隙，
其中，该间隙大于两个第一正方形导通孔的面积。
16.根据权利要求15所述的集成电路，其特征在于，所述第二导通孔阵列还包括：
一第二正方形导通孔阵列，配置于多个所述第一正方形导通孔阵列之外，以电连接所述第三金属层以及所述静电放电电路。
17.根据权利要求11所述的集成电路，其特征在于，所述第一金属层包括：
一第一电源部，电连接所述半导体层，用以提供所述静电放电电路一第一电源电压；以及
一第一输入/输出连接部，其中，所述第三金属层以及所述第四金属层电连接该第一输入/输出连接部。
18.根据权利要求11所述的集成电路，其特征在于，所述第一金属层包括：
一保护环，围绕所述静电放电电路。
19.根据权利要求11所述的集成电路，其特征在于，所述静电放电电路还包括一第二金属层。
20.根据权利要求19所述的集成电路，其特征在于，所述第二金属层包括：
一第二电源部，电连接所述半导体层，用以提供所述静电放电电路一第二电源电压；以及
一第二输入/输出连接部，其中，所述第三金属层以及所述第四金属层电连接该第二输入/输出连接部。
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2019
- 2019-10-18 CN CN201910992528.4A patent/CN112687677A/zh not_active Withdrawn
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