KR20060079010A

KR20060079010A - 정전 방전 보호 회로를 구비한 패드

Info

Publication number: KR20060079010A
Application number: KR1020040118273A
Authority: KR
Inventors: 송상수
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-31
Filing date: 2004-12-31
Publication date: 2006-07-05
Also published as: KR100605195B1

Abstract

본 발명은 정전 방전 보호 회로를 구비한 패드에 관한 것이다.

본 발명의 정전 방전 보호 회로를 구비한 패드는 반도체 소자의 다층 금속 레이어 구조를 사용한 패드에 있어서, 상기 다층 금속 레이어의 최상위에 위치한 최상위 금속 레이어; 상기 최상위 금속 레이어 하부에 위치한 소정 개수의 중간 금속 레이어; 상기 중간 금속 레이어의 하부에 위치하고 상기 상위 금속 레이어보다 소정 사이즈 만큼 작은 최하위 금속 1, 2 레이어; 및 상기 최하위 금속 1, 2 레이어가 차지하던 일부 공간에 위치하는 정전 방전 보호 회로를 포함하여 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 정전 방전 보호 회로를 구비한 패드는 다층 금속 구조의 패드 아래 부분을 ESD 보호 회로로 구성함으로써 ESD 보호 회로가 차지하는 면적을 감소시키는 장점이 있고, 전체 칩 사이즈가 감소되는 효과가 있다.

정전방전, 정전방전보호, 패드, 메탈레이어

Description

정전 방전 보호 회로를 구비한 패드{ESD protection circuit using the below size of pad}

도 1은 종래의 ESD 보호 회로 개략도.

도 2는 본 발명의 ESD 보호 회로를 구비한 패드 개략도.

도 3은 본 발명의 ESD 보호 회로를 구비한 패드.

본 발명은 정전 방전 보호 회로를 구비한 패드에 관한 것으로, 보다 자세하게는 다층 금속 구조의 패드 아래 부분을 ESD 보호 회로로 구성하여 ESD 보호 회로가 차지하는 면적을 감소시켜 전체 칩 사이즈가 감소되도록 하는 정전 방전 보호 회로를 구비한 패드에 관한 것이다.

정전 방전(Electro static discharge; ESD라 약칭함)으로 인해 매우 큰 전압이 반도체 소자로 인가될 때 소자에서는 접합 브레이크다운(junction breakdown), 유전체 브레이크다운(dielectric breakdown), 메탈 용융(금속 melting) 등의 치명 적인 파괴가 발생되고, 그것에 의해 상대적으로 작은 전압이 인가될 때 소자의 동작 수명(operating life) 감소 및 성능 저하가 야기된다. 반도체 소자들의 크기(dimension)들이 더 작아짐에 따라서, 상기 소자들은 정전 방전에 의한 손상(damage)을 더 쉽게 받기 때문에, 소자의 제조로부터 그것의 사용에 이르기까지 정전 방전 등에 의해 발생되는 과도 전압으로부터 반도체 소자를 보호하기 위한 광범하고도 다각적인 연구가 진행되고 있다.

정전 방전으로 인한 어떤 소자의 파괴 정도(degree of failure)는 그 소자의 특성 및 기능, 제조 공정, 디자인 룰(design rule), 패키지 형태(package type) 등에 따라 좌우된다. 예를 들어, CMOS 소자에서, N-도전 채널형 (conducting channel type) MOSFET(이하, 'NMOS 트랜지스터'라 함)는 P-도전 채널형 MOSFET(이하, 'PMOS 트랜지스터'라 함)에 비해 정전 방전에 의한 더 쉽게 손상을 받는다. 이는 NMOS 트랜지스터의 트리거 전압(trigger voltage) 및 홀딩 전압(holding voltage)이 다이오드(diode), PMOS 트랜지스터, NPN 및 PNP 기생 바이폴라 접합 트랜지스터(parasitic bipolar junction transistor)들의 브레이크다운 전압(breakdown voltage)들보다 낮기 때문이다.

잘 알려져 있는 바와 같이, CMOS 소자용 ESD 보호 소자로서는 다이오드가 가장 먼저 사용되었다. 특히, 다이오드는 CMOS 소자의 입력 단자에서의 과도 전압을 클램핑(clamping)하여 상기 소자의 게이트 산화막들을 보호하는 데 효과적으로 사용되었다. 그러나, 다이오드는 큰 역방향 동적 저항(reverse-biased dynamic resistance)을 갖기 때문에 CMOS 소자의 출력 단자에서의 정전 방전 등에 의한 큰 전류를 빠르게 우회(shunting)시키는 데는 비효율적이다.

따라서, 다이오드 보호 소자들 대신에, 작은 역방향 동적 저항과 스냅-백(snap-back) 특성을 갖는 기생 전계효과 트랜지스터(Parastic field effect transistor)들 및 NMOS 트랜지스터들이 사용되어 왔다. 특히, NMOS 트랜지스터는 브레이크다운 전류(breakdown current)가 매우 크기 때문에 ESD 보호 소자로서 널리 사용되어 왔다. 그러나, 이런 보호 소자들 각각은 우수한 보호 특성을 가짐에도 불구하고 다이오드 소자에 비해 칩 상에서 지나치게 큰 면적을 차지한다.

ESD 보호 회로의 경우 칩 동작에는 아무런 영향을 주지 않으며 다만 ESD 스트레스로부터 칩을 보호하는 역할을 하게 된다. 이런 이유로 종래의 기술은 실제 칩 동작에 필요하지 않는 ESD 보호 회로의 면적 감소를 위해 ESD 트랜지스터의 면역 레벨(immunity level)을 높이거나 새로운 방식의 ESD 회로를 시도하였다.

도 1은 종래의 ESD 보호 회로 개략도를 나타낸 것이다. 도 1에 도시된 바와 같이 종래의 ESD 보호 회로는 패드 다음 단에 NMOS ESD 트랜지스터, PMOS ESD 트랜지스터, 드라이버(Driver)단 순으로 구성 되어 있어 전체 칩에서 차지하는 면적이 큰 단점이 있었다.

패드 부분은 반도체 기술의 발달로 인하여 다층 구조의 금속 레이어(Metal layer)를 사용하며(최종 금속 레이어는 금속3 ~ 금속8까지 다양하게 사용됨), 웨이퍼 상태의 칩을 패키지 상태로 만들 때 패키지 핀(pin)에 연결할 수 있도록 접합선(Bonding wire)을 접합 시키는 역할을 하게 된다. 현재 보통 패드 사이즈는 80um X 80um로 칩 사이즈에서 큰 비중의 면적을 차지하고 있다.

본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 다층 금속 구조의 패드 아래 부분을 ESD 보호 회로로 구성하여 ESD 보호 회로가 차지하는 면적을 감소시켜 전체 칩 사이즈가 감소되도록 하는 정전 방전 보호 회로를 구비한 패드를 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 반도체 소자의 다층 금속 레이어 구조를 사용한 패드에 있어서, 상기 다층 금속 레이어의 최상위에 위치한 최상위 금속 레이어; 상기 최상위 금속 레이어 하부에 위치한 소정 개수의 중간 금속 레이어; 상기 중간 금속 레이어의 하부에 위치하고 상기 상위 금속 레이어보다 소정 사이즈 만큼 작은 최하위 금속 1, 2 레이어; 및 상기 최하위 금속 1, 2 레이어가 차지하던 일부 공간에 위치하는 정전 방전 보호 회로를 포함하여 이루어진 정전 방전 보호 회로를 구비한 패드에 의해 달성된다.

통상적인 ESD protection 회로 구성에는 금속1, 2의 두개 층의 레이어를 사용하게 되는데, 상기 언급한 것처럼 패드는 패키지의 핀에 연결 시켜주는 역할을 하기 때문에 최종 금속 레이어와 동일한 금속 레이어를 갖는다. 그리고, 패드 사이즈가 상기 기술한 것과 같이 큰 이유는 접합선(Bonding wire)과 연결하기 위해서 일 뿐이기 때문에 아래 금속 레이어에서는 패드 사이즈만큼 크지 않아도 충분이 신 호를 전할 수 있다.

따라서 본 발명은 패드의 아래에 위치한 금속 1, 2 레이어 공간을 이용하여 ESD 보호 회로를 구성함으로써 ESD 보호 회로가 차지하는 면적을 감소시키고 전체 칩 사이즈를 감소시키고자 하는 것이다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2는 본 발명의 ESD 보호 회로를 구비한 패드 개략도를 나타낸 것이다. 도 1과 비교하여 패드 금속 1, 2 레이어(110)의 공간을 활용하여 ESD 보호 회로(120)를 구성함으로써 면적을 적게 차지함을 알 수 있다.

도 3은 본 발명의 ESD 보호 회로를 구비한 패드를 나타낸 상세도이다. 도 3에 도시된 바와 같이 본 발명의 ESD 보호 회로(120)를 구비한 패드는 다층 금속 레이어 구조를 사용한 패드에 있어서, 상기 다층 금속 레이어의 최상위에 위치한 최상위 금속 레이어와 상기 최상위 금속 레이어 하부에 위치한 소정 개수의 중간 금속 레이어, 상기 중간 금속 레이어의 하부에 위치하고 상기 상위 금속 레이어보다 소정 사이즈 만큼 작은 최하위 금속 1, 2 레이어 및 상기 최하위 금속 1, 2 레이어가 차지하던 일부 공간에 위치하는 정전 방전 보호 회로를 포함하여 구성되며, 상기 금속 2 레이어는 상기 금속 1 레이어보다 소정 사이즈만큼 작은 것이 바람직하고, 상기 금속 1, 2 레이어를 제외한 다층 금속 레이어의 중간 금속 레이어들은 패키지의 핀에 연결시켜주는 역할을 하기 위한 최상위 금속 레이어와 동일한 사이즈 로 구성되어 있다. 상기 최상위 금속 레이어는 웨이퍼 상태의 칩을 패키지 상태로 만들 때 패키지 핀에 연결할 수 있도록 접합선(Bonding wire) 연결(130)을 제공한다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

본 발명의 정전 방전 보호 회로를 구비한 패드는 다층 금속 구조의 패드 아래 부분을 ESD 보호 회로로 구성함으로써 ESD 보호 회로가 차지하는 면적을 감소시키는 장점이 있고, 전체 칩 사이즈가 감소되는 효과가 있다.

Claims

반도체 소자의 다층 금속 레이어 구조를 사용한 패드에 있어서,

상기 다층 금속 레이어의 최상위에 위치한 최상위 금속 레이어;

상기 최상위 금속 레이어 하부에 위치한 소정 개수의 중간 금속 레이어;

상기 중간 금속 레이어의 하부에 위치하고 상기 상위 금속 레이어보다 소정 사이즈 만큼 작은 최하위 금속 1, 2 레이어; 및

상기 최하위 금속 1, 2 레이어가 차지하던 일부 공간에 위치하는 정전 방전 보호 회로

를 포함하여 구성됨을 것을 특징으로 하는 정전 방전 보호 회로를 구비한 패드.
제 1항에 있어서,

상기 금속 2 레이어는 상기 금속 1 레이어보다 소정 사이즈만큼 작은 것을 특징으로 하는 정전 방전 보호 회로를 구비한 패드.
제 1항에 있어서,

상기 다층 금속 레이어 구조를 사용한 패드의 최상위 금속 레이어는 웨이퍼 상태의 칩을 패키지 상태로 만들 때 패키지 핀에 연결할 수 있도록 접합선 연결을 제공하는 것을 특징으로 하는 정전 방전 보호 회로를 구비한 패드.