KR100639221B1 - 반도체회로용 정전기 보호소자 - Google Patents

반도체회로용 정전기 보호소자 Download PDF

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KR100639221B1 KR1020050119657A KR20050119657A KR100639221B1 KR 100639221 B1 KR100639221 B1 KR 100639221B1 KR 1020050119657 A KR1020050119657 A KR 1020050119657A KR 20050119657 A KR20050119657 A KR 20050119657A KR 100639221 B1 KR100639221 B1 KR 100639221B1
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Abstract

본 발명은 반도체회로용 정전기 보호소자를 개시한다. 개시된 본 발명에 따른 반도체회로용 정전기 보호소자는, 풀업 다이오드와 풀다운 다이오드 및 파워클램프를 포함하고, 패드를 통해 유입된 정전기로부터 내부소자를 보호하는 반도체회로용 정전기 보호소자에 있어서, 상기 풀업 다이오드는 제1도전형 기판 내에 형성된 제2도전형 웰과 상기 제2도전형 웰 표면 내에 형성되고 패드와 연결된 제1도전형 제1접합영역 및 상기 제1도전형 제1접합영역과 이격되어 제2도전형 웰 표면 내에 형성되고 전원전압공급선과 연결되는 제1도전형 제2접합영역 및 제2도전형 제1접합영역으로 구성되고, 상기 풀다운 다이오드는 제1도전형 기판 표면 내에 형성되고 패드와 연결된 제2도전형 제2접합영역과 상기 제2도전형 제2접합영역과 이격되어 기판 표면 내에 형성되고 접지선과 연결되는 제2도전형 제3접합영역 및 제1도전형 제3접합영역으로 구성되며, 상기 풀업 다이오드와 풀다운 다이오드의 순방향 동작과 기생 바이폴라 트랜지스터의 동작으로 정전기를 방전시키는 것을 특징으로 한다.

Description

반도체회로용 정전기 보호소자{Electrostatic protection device for semiconductor circuit}
도 1은 종래의 반도체회로용 정전기 보호소자의 회로도.
도 2는 다이오드를 사용하는 종래의 반도체회로용 정전기 보호소자의 회로도.
도 3은 종래의 정전기 보호소자에 사용하는 다이오드의 구조를 설명하기 위한 단면도.
도 4a 및 도 4b는 종래의 정전기 보호소자에 사용하는 다이오드의 구조를 설명하기 위한 평면도.
도 5는 순방향 동작 다이오드와 역방향 동작 다이오드 및 MOS 트랜지스터의 전류(I)-전압(V) 특성을 보여주는 그래프.
도 6은 본 발명의 실시예에 따른 반도체회로용 정전기 보호소자의 회로도.
도 7은 본 발명의 정전기 보호소자에 사용하는 다이오드의 구조를 설명하기 위한 단면도.
도 8a 및 도 8b는 본 발명의 정전기 보호소자에 사용하는 다이오드의 구조를 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 210 : 소자분리막
220 : N웰 230 : 제1 p+영역
240a : 제1 n+영역 240b : 제2 p+영역
250 : 제2 n+영역 260a : 제3 n+영역
260b : 제3 p+영역 VSS : 전원전압공급선
VCC : 접지선 PAD : 패드
PU-D, PU-D' : 풀업 다이오드 PD-D, PD-D' : 풀다운 다이오드
본 발명은 반도체회로용 정전기 보호소자에 관한 것으로, 보다 상세하게는, 핀 캐패시턴스를 낮출 수 있어서 고속동작에 유리한 다이오드를 사용하는 보호소자의 단점인 다이오드의 역방향 동작에 따른 소자의 손상 문제를 방지할 수 있는 반도체회로용 정전기 보호소자에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge: ESD)은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중에 하나이며, 이러한 정전기 방전은 반도체 칩을 취급 시 또는 시스템에 장착하는 경우 발생되어 반도체 칩을 손상시킨다. 따라서, 반도체 장치의 데이터 입출력 영역에는 정전기로부터 반도체 칩을 보호하기 위해, 필수적으로 정전기 보호장치가 구비된다. 대전된 인체나 기계에 반도체 칩이 접촉하면 인체나 기계에 대전되어 있던 정전기가 반도체 칩의 외부 핀을 통해 입출력 단자를 거쳐 반도체 장치 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류가 반도체 장치의 내부소자에 큰 손상을 가할 수 있다. 대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요 회로를 보호하기 위해 입출력 단자와 반도체 내부소자 사이에 정전기 보호장치를 구비한다.
한편, 반도체 장치의 고집적화가 진행됨에 따라 트랜지스터의 게이트 절연막 두께가 더욱 감소되고 아울러 배선의 폭도 감소되어 정전기에 의해 반도체 장치의 내부소자는 더욱 손쉽게 손상 받을 수 있다. 즉, 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 방법에 따라 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해 트랜지스터의 게이트 절연막이 파괴된다.
그러므로, 고집적화가 진행됨에 따라 정전기 보호소자도 정전기에 의한 회로의 손상(damage)을 보다 효과적으로 방지할 수 있도록 개선될 필요가 있고, 그에 대한 연구가 많이 이루어지고 있다.
도 1은 종래의 정전기 보호소자를 포함하는 반도체 장치의 회로도이다.
일반적으로, 반도체 장치용 정전기 보호소자는, 도1 에 도시된 바와 같이, 외부 신호를 수신하는 입출력패드(PAD), 상기 입출력패드(PAD)와 내부소자 사이에 위치하면서 입출력패드(PAD)로 부터 유입되는 정전기를 접지선(VSS) 또는 전원전압공급선(VCC)으로 우회시키는 메인(main) 보호소자 및 상기 전원전압공급선(VSS)으로 유입되는 정전기를 접지선(VSS)으로 우회시키는 역할을 하는 파워 클램프(Power clamp) 등으로 구성한다.
여기서, 상기 메인 보호소자로서는 일반적으로 MOS 트랜지스터가 사용되었으나, 종래의 MOS 트랜지스터는 접합영역의 면적이 크므로 핀 캐패시턴스를 증가시키는 문제가 있기 때문에, 최근에는 상기 MOS 트랜지스터 보다 전류 구동력(current drivability)이 좋고 접합영역의 면적을 작게 할 수 있는 다이오드 소자를 메인 보호소자로 적용하고 있다.
상기 다이오드 소자를 메인 보호소자로 적용하는 경우, 신호가 입출력될 때 발생하는 핀 캐패시턴스가 낮아지므로, 종래의 MOS 트랜지스터와 비교하여 신호 전달 속도가 증가되고 신호 보전성(signal integrity)이 우수하다는 장점이 있다. 이하에서는, 도 2, 도 3, 도 4a 및 도 4b를 참조하여 다이오드 소자를 메인 보호소자로 적용한 경우의 종래의 반도체 장치에 대해서 설명하도록 한다.
도 2는 다이오드 소자를 메인 보호소자로 적용한 경우의 종래의 반도체 장치의 회로도로서, 이를 참조하면, 다이오드를 메인 보호소자로 포함하는 종래의 반도체 장치는, 풀업 다이오드(PU-D)(Pull up Diode)(PU-D)와 풀다운 다이오드(PD-D)(Pull down diode)(PD-D) 및 파워 클램프로 구성되는데, 여기서, 상기 풀업 다이오드(PU-D)와 풀다운 다이오드(PD-D)의 단면 구조는 도 3과 같다.
도 3을 참조하면, 상기 풀업 다이오드(PU-D)는 P형 기판(100)의 표면 내에 형성된 N웰(120) 표면 내에 소자분리막(110)에 의해 분리되도록 형성된 제1 p+영역(130)과 제1 n+영역(140)으로 이루어지며, 여기서, 상기 제1 n+영역(140)은 전원전압공급선(VCC)에 연결되고, 제1 p+영역(130)은 패드(PAD)에 연결된다.
한편, 상기 풀다운 다이오드(PD-D)는 풀업 다이오드(PU-D)와 소자분리막 (110)에 의해 분리되도록 형성되는데, P형 기판(100)의 표면 내에 소자분리막(110)에 의해 분리되도록 형성된 제2 n+영역(150)과 제2 p+영역(160)으로 이루어지며, 여기서, 상기 제2 n+영역(150)은 패드(PAD) 연결되고, 제2 p+영역(160)은 접지선(VSS)에 연결된다.
도 4a 및 도 4b는 각각 풀업 다이오드(PU-D)와 풀다운 다이오드(PD-D)의 평면도이다.
도 4a를 참조하면, 풀업 다이오드(PU-D)에서는 기판(100) 표면 내에 형성된 N웰 내에 서로 이격하여 평행하게 형성된 수 개의 제1 p+영역(130)들이 패드(PAD)에 연결되고, 상기 제1 p+영역(130)을 둘러싸도록 형성된 소자분리막(110) 외측의 N웰 표면 내에 형성된 제1 n+영역(140)들이 전원전압공급선(VCC)에 연결된다.
도 4b를 참조하면, 풀다운 다이오드(PD-D)에서는 기판(100) 상에 서로 이격하여 평행하게 형성된 수 개의 제2 n+영역(150)들이 패드(PAD)에 연결되고, 상기 제2 n+영역(150)을 둘러싸도록 형성된 소자분리막(110) 외측의 기판 표면 내에 형성된 제2 p+영역(160)들이 접지선(VSS)에 연결된다.
그러나, 앞서 도시하고 설명안 바와 같은 구조를 갖는 다이오드를 포함하는 정전기 보호소자는, 상황에 따라 순방향(forward) 동작과 역방향(reverse) 동작을 모두 하게 되는데, 순방향 동작시에는 MOS 트랜지스터의 경우 보다 우수한 동작 특성을 나타내지만, 역방향 동작시에는 MOS 트랜지스터 보다 오히려 동작 특성이 좋지 못하다는 문제가 있다.
도 5는 순방향 동작 다이오드와 역방향 동작 다이오드 및 종래의 MOS 트랜지 스터의 전류(I)-전압(V) 특성을 보여주는 그래프로서, 이를 참조하면, 순방향 동작 다이오드의 2차 항복 전류(2nd breakdown current : It2)는 MOS 트랜지스터의 기생 바이폴라 It2 보다 상대적으로 높지만 역방향 동작 다이오드의 It2는 MOS 트랜지스터의 기생 바이폴라 It2 보다 낮게 나타난다. 상기 It2는 보호소자가 열화되는 전류값으로서 그 값이 클수록 보호소자의 특성이 우수하다고 할 수 있으므로, 역방향 동작 다이오드의 경우 종래의 MOS 트랜지스터 보다도 특성이 떨어지는 것이다. 이러한 다이오드의 역방향 동작시의 문제점을 보다 자세하게 설명하면 다음과 같다.
도 2에 도시된 바와 같은, 다이오드 소자를 메인 보호소자로 적용한 경우의 종래의 반도체 장치에서, 패드(PAD)를 통해 양(positive)의 정전기가 유입되면, 유입된 정전기가 역방향 동작을 요하는 풀다운 다이오드(PD-D)를 통해 접지선(VSS)으로 빠져나가지 못하고, 상대적으로 낮은 동작전압을 요하는 순방향의 풀업 다이오드(PU-D)와 전원전압공급선(VCC) 및 파워 클램프를 거쳐 접지선(VSS)으로 빠져나가게 된다.
그런데, 이와 같이 전류가 풀업 다이오드(PU-D)와 및 파워 클램프를 통해 흐르면, 그에 따라, 패드(PAD)의 전압 상승이 유도되고, 상기 패드(PAD)의 전압 상승이 풀다운 다이오드(PD-D)의 역방향 동작전압(약10V) 만큼 발생하면 풀다운 다이오드(PD-D)의 역방향 동작이 시작되어 작은 과도 전류에도 풀다운 다이오드(PD-D)가 파괴될 수 있어, 저정전기 방전 전압 손상(Low ESD voltage fail)이 유발될 있다.
마찬가지로, 패드(PAD)에 음(negative) 정전기가 유입되어 전원전압공급선(VCC)으로 정전기를 방전시키는 경우에도 풀업 다이오드(PU-D)의 역방향 동작이 발 생되어 저정전기 방전 전압 손상(Low ESD voltage fail)이 유발될 있다.
그러므로, 향후 고속동작 제품에서 요구하는 낮은 핀 캐패시턴스를 만족시키면서 우수한 성능을 갖는 보호소자를 만들기 위해서는 다이오드 소자의 역방향 동작이 일어나지 않도록 하는 추가적인 장치가 요구된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 핀 캐패시턴스를 낮출 수 있어서 고속동작에 유리한 다이오드를 사용하는 보호소자의 단점인 다이오드의 역방향 동작에 따른 소자의 손상 문제를 방지함으로써, 고속동작에 유리할 뿐 아니라 안정적인 동작 특성을 갖는 반도체 집적회로용 정전기 보호소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체회로용 정전기 보호소자는, 풀업 다이오드와 풀다운 다이오드 및 파워클램프를 포함하고, 패드를 통해 유입된 정전기로부터 내부소자를 보호하는 반도체회로용 정전기 보호소자에 있어서, 상기 풀업 다이오드는 제1도전형 기판 내에 형성된 제2도전형 웰과 상기 제2도전형 웰 표면 내에 형성되고 패드와 연결된 제1도전형 제1접합영역 및 상기 제1도전형 제1접합영역과 이격되어 제2도전형 웰 표면 내에 형성되고 전원전압공급선과 연결되는 제1도전형 제2접합영역 및 제2도전형 제1접합영역으로 구성되고, 상기 풀다운 다이오드는 제1도전형 기판 표면 내에 형성되고 패드와 연결된 제2도전형 제2접합영역과 상기 제2도전형 제2접합영역과 이격되어 기판 표면 내에 형성되고 접지선과 연결되는 제2도전형 제3접합영역 및 제1도전형 제3접합영역으로 구성되며, 상기 풀업 다이오드와 풀다운 다이오드의 순방향 동작과 기생 바이폴라 트랜지스터의 동작으로 정전기를 방전시키는 것을 특징으로 한다.
여기서, 상기 풀업 다이오드에서 전원전압공급선과 연결되는 제1도전형 제2접합영역 및 제2도전형 제1접합영역은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 pnp 또는 npn 구조가 되도록 한다.
상기 풀다운 다이오드에서 접지선과 연결되는 제2도전형 제3접합영역 및 제1도전형 제3접합영역은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 npn 또는 pnp 구조가 되도록 한다.
상기 파워 클램프는 MOS 트랜지스터, SCR 및 다이오드로 구성된 그룹으로부터 선택되는 어느 하나의 구조이다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면 다음과 같다.
본 발명은, 앞서 설명한 도 5에 나타난 바와 같이, MOS 트랜지스터의 기생 바이폴라 동작 전압(Vt1)이 다이오드의 역방향 동작전압(Vt1') 보다 낮고, MOS 트랜지스터의 It2값이 다이오드의 역방향 동작시의 It2값 보다 크다는 특성을 이용한다. 즉, 정전기 발생시 다이오드의 역방향 동작 대신에 MOS 트랜지스터에서와 같은 기생 바이폴라 트랜지스터 동작이 먼저 일어나도록 보호소자를 변형(modify)한다.
이 경우, 정전기가 패드로 유입되었을 때, 과도 전류는 다이오드의 순방향 동작 및 MOS 트랜지스터의 동작으로 빠져나가게 되므로 다이오드의 역방향 동작에 의한 소자의 손상은 효과적으로 방지된다.
한편, 본 발명은 실제 MOS 트랜지스터를 추가하는 것이 아니라 MOS 트랜지스터에서의 기생 바이폴라 트랜지스터 동작이 일어나도록 다이오드 소자에 변형을 가하는 것이기 때문에 핀 캐패시턴스 증가 문제는 발생하지 않는다.
자세하게, 도 6 및 도 7은 본 발명에 따른 반도체회로용 정전기 보호소자를 설명하기 위한 회로도 및 다이오드의 단면도로서, 이를 설명하면 다음과 같다.
도 6을 참조하면, 본 발명에 따른 다이오드를 메인 보호소자로 갖는 반도체회로용 정전기 보호소자는, 풀업 다이오드(PU-D')와 풀다운 다이오드(PD-D') 및 MOS 트랜지스터 구조의 파워 클램프를 포함하며, 상기 풀업 다이오드(PU-D') 및 풀다운 다이오드(PD-D') 내에 형성시킨 pnp 바이폴라 트랜지스터 및 npn 바이폴라 트랜지스터를 포함한다. 여기서, 상기 파워 클램프는 MOS 트랜지스터 구조가 아닌 SCR(Silicon controlled rectifier) 또는 다이오드 구조로도 형성할 수 있다.
이하에서는 도 7을 참조하여 상기 pnp 바이폴라 트랜지스터가 형성된 풀업 다이오드(PU-D')와 npn 바이폴라 트랜지스터가 형성된 풀다운 다이오드(PD-D')의 단면구조를 설명하도록 한다.
도 7을 참조하면, 본 발명의 풀업 다이오드(PU-D')는 P형 기판(200)의 표면 내에 형성된 N웰(220)과, 상기 N웰(220) 표면 내에 형성된 제1 p+영역(230)과, 상기 N웰(220) 표면 내에 소자분리막(210)에 의해 상기 제1 p+영역(230)과 이격되도 록 형성된 제1 n+영역(240a) 및 제2 p+영역(240b)으로 구성된다.
여기서, 상기 제1 p+영역(230)은 패드(PAD)에 연결되고, 제1 n+영역(240a) 및 제2 p+영역(240b)은 전원전압공급선(VCC)에 연결된다. 또한, 상기 풀업 다이오드(PU-D')에서 전원전압공급선(VCC)과 연결되는 제1 n+영역(240a) 및 제2 p+영역(240b)은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 pnp 또는 npn 구조가 되도록 한다. 그러므로, 상기 제1 n+영역(240a)과 제2 p+영역(240b)이 이미터(emitter)가 되고, 상기 제1 p+영역(230)이 콜렉터(collector)가 되며, N웰(220)이 베이스(base)가 되어 기생 바이폴라 트랜지스터 동작을 일으키게 된다.
한편, 본 발명의 풀다운 다이오드(PD-D')는 풀업 다이오드(PU-D')와 소자분리막(210)에 의해 분리되도록 형성되는데, P형 기판(200)의 표면 내에 형성되고 패드(PAD)와 연결된 제2 n+영역(250)과, 상기 제2 n+영역(250)과 소자분리막(210)에 의해 이격되도록 형성되고 접지선(VSS)과 연결되는 제3 n+영역(260a)과 제3 p+영역(260b)으로 구성된다.
여기서, 상기 풀다운 다이오드(PD-D')에서 접지선(VSS)과 연결되는 제3 n+영역(260a)과 제3 p+영역(260b)은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 npn 또는 pnp 구조가 되도록 한다. 그러므로, 상기 제3 n+영역(260a)과 제3 p+영역(260b)이 이미터(emitter)가 되고, 상기 제2 n+영역(250)이 콜렉터(collector)가 되며, P형 기판(200) 부분이 베이스(base)가 되어 기생 바이폴라 트랜지스터 동작을 일으키게 된다.
도 8a 및 도 8b는 각각 본 발명의 풀업 다이오드(PU-D')와 풀다운 다이오드(PD-D')의 평면도이다.
도 8a를 참조하면, 본 발명의 풀업 다이오드(PU-D')에서는 기판(200) 표면 내에 형성된 N웰 내에 서로 이격하여 평행하게 형성된 수 개의 제1 p+영역(230)들이 패드(PAD)에 연결되고, 상기 제1 p+영역(230)을 둘러싸도록 형성된 소자분리막(210) 외측의 N웰 표면 내에 pnp 구조로 형성된 제1 n+영역(240a)과 제2 p+영역(240b)들이 전원전압공급선(VCC)에 연결된다.
도 8b를 참조하면, 본 발명의 풀다운 다이오드(PD-D')에서는 기판(200) 상에 서로 이격하여 평행하게 형성된 수 개의 제2 n+영역(250)들이 패드(PAD)에 연결되고, 상기 제2 n+영역(250)을 둘러싸도록 형성된 소자분리막(210) 외측의 기판 표면 내에 npn 구조로 형성된 제3 n+영역(260a)과 제3 p+영역(260b)이 접지선(VSS)에 연결된다.
이하에서는 전술한 구조를 갖는 본 발명의 반도체회로용 정전기 보호소자의 동작 특성에 대해 설명하도록 한다.
첫째, 패드(PAD)에 양(positive) 정전기가 유입되고, 유입된 정전기를 전원전압공급선(VCC)으로 방전시키는 경우, 풀업 다이오드(PU-D')가 순방향으로 동작하여 정전기가 방전되고, 둘째, 패드(PAD)에 음(negative) 정전기가 유입되고, 유입된 정전기를 접지선(VSS)으로 방전시키는 경우, 풀다운 다이오드(PD-D')가 순방향으로 동작하여 정전기가 방전된다. 이상의 첫째와 둘째의 경우는 종래의 보호소자에서의 동작과 같은 특성을 나타낸다. 그런데, 이하의 셋째와 넷째의 경우, 즉, 풀 업 다이오드(PU-D') 또는 풀다운 다이오드(PD-D')의 역방향 동작이 유발되는 조건일 때에는, 본 발명의 보호소자는 기생 바이폴라 트랜지스터를 포함하기 때문에 종래의 보호소자와 다르게 동작하게 된다.
셋째, 패드(PAD)에 양(positive) 정전기가 유입되고, 유입된 정전기를 전원 접지선(VSS)으로 방전시키는 경우, 정전기는 역방향 동작을 요하는 풀다운 다이오드(PD-D')를 통해 접지선(VSS)으로 빠져나가지 못하고, 상대적으로 낮은 동작전압을 요하는 순방향의 풀업 다이오드(PU-D')와 전원전압공급선(VCC) 및 파워 클램프를 거쳐 접지선(VSS)으로 빠져나가게 된다. 그리고, 전류가 풀업 다이오드(PU-D')와 및 파워 클램프를 통해 흐르면서 패드(PAD)에 전압 상승이 유발되는데, 상기 전압 상승이 6∼7V 정도에 이르면 npn 기생 바이폴라 트랜지스터가 턴-온(turn-on)되어 풀다운 다이오드(PD-D')의 역방향 동작이 아닌 npn 기생 바이폴라 트랜지스터의 동작에 의해 과도 전류가 접지선(VSS)으로 빠져나가게 된다. 이는 다이오드의 역방향 동작이 유발되는 전압이 10V 정도인 반면 기생 바이폴라 트랜지스터의 동작이 유발되는 전압은 6∼7V이기 때문에 가능하다.
넷째, 패드(PAD)에 음(negative) 정전기가 유입되고, 유입된 정전기를 전원전압공급선(VCC)으로 방전시키는 경우, 상기한 셋째 경우와 같은 원리로 풀업 다이오드(PU-D')의 역방향 동작이 아닌 pnp 기생 바이폴라 트랜지스터의 동작에 의해 과도 전류가 전원전압공급선(VCC)으로 빠져나간다.
이와 같이, 본 발명은 다이오드의 순방향 동작을 일으키는 조건에서 다이오드의 순방향 동작에 의해 정전기를 방전시키고, 또한, 다이오드의 역방향 동작이 일어날 수 있는 조건에서는 다이오드 보다 더 빨리 턴-온되는 기생 바이폴라 트랜지스터에 의해 정전기를 방전시킨다. 즉, 본 발명은 저정전기 방전 전압 손상(Low ESD voltage fail)이 유발시키는 다이오드의 역방향 동작이 일어나지 않도록 하고, 다이오드의 역방향 동작 보다 It2 등의 특성이 우수한 기생 바이폴라 트랜지스터의 동작을 사용하여 정전기를 방전시킨다.
그러므로, 본 발명은 낮은 핀 캐패시턴스를 가져 소자의 고속동작에 유리한 다이오드를 사용하는 보호소자에서의 문제점이었던 다이오드의 역방향 동작에 따른 동작 특성 열화 문제 및 저정전기 방전 전압 손상(Low ESD voltage fail) 문제를 방지할 수 있다.
따라서, 본 발명의 방법을 따르면 차세대 고집적 고속제품에서 요구하는 낮은 핀 캐패시턴스 특성 및 신뢰성 특성을 만족시킬 수 있는 정전기 보호소자를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 다이오드를 사용하는 정전기 보호소자에 있어서, 다이오드의 순방향 동작 및 기생 바이폴라 트랜지스터의 동작에 의해 정전기가 방전되도록 함으로써, 다이오드의 역방향 동작에 따른 동작 특성 열화 문제 및 저 정전기 방전 전압 손상(Low ESD voltage fail) 문제를 방지할 수 있다.
따라서, 본 발명은 내부소자를 정전기 손상으로부터 보다 효과적으로 보호할 수 있고, 반도체 소자의 고집적화 및 고속화 추세에 효과적으로 대응할 수 있다.

Claims (4)

  1. 풀업 다이오드와 풀다운 다이오드 및 파워클램프를 포함하고, 패드를 통해 유입된 정전기로부터 내부소자를 보호하는 반도체회로용 정전기 보호소자에 있어서,
    상기 풀업 다이오드는 제1도전형 기판 내에 형성된 제2도전형 웰과 상기 제2도전형 웰 표면 내에 형성되고 패드와 연결된 제1도전형 제1접합영역 및 상기 제1도전형 제1접합영역과 이격되어 제2도전형 웰 표면 내에 형성되고 전원전압공급선과 연결되는 제1도전형 제2접합영역 및 제2도전형 제1접합영역으로 구성되고,
    상기 풀다운 다이오드는 제1도전형 기판 표면 내에 형성되고 패드와 연결된 제2도전형 제2접합영역과 상기 제2도전형 제2접합영역과 이격되어 기판 표면 내에 형성되고 접지선과 연결되는 제2도전형 제3접합영역 및 제1도전형 제3접합영역으로 구성되며,
    상기 풀업 다이오드와 풀다운 다이오드의 순방향 동작과 기생 바이폴라 트랜지스터의 동작으로 정전기를 방전시키는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  2. 제 1 항에 있어서, 상기 풀업 다이오드에서 전원전압공급선과 연결되는 제1도전형 제2접합영역 및 제2도전형 제1접합영역은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 pnp 또는 npn 구조가 되도록 하는 것을 특징 으로 하는 반도체회로용 정전기 보호소자.
  3. 제 1 항에 있어서, 상기 풀다운 다이오드에서 접지선과 연결되는 제2도전형 제3접합영역 및 제1도전형 제3접합영역은 상기 두 영역중 어느 하나의 영역을 다른 하나의 영역 양측에 형성하여 npn 또는 pnp 구조가 되도록 하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
  4. 제 1 항에 있어서, 상기 파워 클램프는 MOS 트랜지스터, SCR 및 다이오드로 구성된 그룹으로부터 선택되는 어느 하나의 구조인 것을 특징으로 하는 반도체회로용 정전기 보호소자.
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