JPH06236965A - 半導体装置 - Google Patents
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- JPH06236965A JPH06236965A JP6002075A JP207594A JPH06236965A JP H06236965 A JPH06236965 A JP H06236965A JP 6002075 A JP6002075 A JP 6002075A JP 207594 A JP207594 A JP 207594A JP H06236965 A JPH06236965 A JP H06236965A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 比較的小さなチップ面積を必要とするだけで
済む過電圧保護手段を具えた半導体装置を提供すること
にある。 【構成】 第１および第２電源端子１，２間に接続され
た回路素子Ｔ１，Ｔ２と外部との間に情報転送用の複数
の情報端子３を具える集積回路において、これら情報端
子に過電圧保護手段を設ける。この過電圧保護手段は第
１電源端子と情報端子との間に接続された第１保護装置
Ｄ１と、情報端子と第２電源端子との間に接続された第
２保護装置Ｄ２を具えている。この保護手段は更に第１
電源端子と第２電源端子との間に接続された第３保護装
置Ｄ３を具え、この保護装置は前記第１及び第２保護装
置より小さな逆方向降伏電圧を有し、かつ前記複数の情
報端子がこの第３保護装置を共有している。
済む過電圧保護手段を具えた半導体装置を提供すること
にある。 【構成】 第１および第２電源端子１，２間に接続され
た回路素子Ｔ１，Ｔ２と外部との間に情報転送用の複数
の情報端子３を具える集積回路において、これら情報端
子に過電圧保護手段を設ける。この過電圧保護手段は第
１電源端子と情報端子との間に接続された第１保護装置
Ｄ１と、情報端子と第２電源端子との間に接続された第
２保護装置Ｄ２を具えている。この保護手段は更に第１
電源端子と第２電源端子との間に接続された第３保護装
置Ｄ３を具え、この保護装置は前記第１及び第２保護装
置より小さな逆方向降伏電圧を有し、かつ前記複数の情
報端子がこの第３保護装置を共有している。
Description
【０００１】
【産業上の利用分野】本発明は、第１電源端子および第
２電源端子に結合された複数の回路素子と、これら回路
素子と外部環境との間の情報転送用の複数の情報端子を
具える集積回路を具えた半導体装置であって，前記情報
端子には過電圧保護手段が設けられ、この過電圧保護手
段は第１電源端子と情報端子との間に接続された第１保
護装置と、情報端子と第２電源端子との間に接続された
第２保護装置とを具えている半導体装置に関するもので
ある。
２電源端子に結合された複数の回路素子と、これら回路
素子と外部環境との間の情報転送用の複数の情報端子を
具える集積回路を具えた半導体装置であって，前記情報
端子には過電圧保護手段が設けられ、この過電圧保護手
段は第１電源端子と情報端子との間に接続された第１保
護装置と、情報端子と第２電源端子との間に接続された
第２保護装置とを具えている半導体装置に関するもので
ある。
【０００２】前記保護手段は情報端子の電位を安全レベ
ルに制限し、回路素子を情報端子における過電圧サージ
による永久損傷（破壊）から保護するものである。これ
らサージは、例えば一般にＥＳＤと呼ばれている静電放
電の結果として発生う得る。ＥＳＤはＩＣの組立中、検
査中、移送中、その他のハンドリング中において避ける
ことが困難である。ＩＣに触れることにより、或いはＩ
Ｃを搬送チューブ又は検査装置のレールにすべり降ろす
ことにより発生した静電気がＩＣを経て放電する。人体
は１０００〜１００００ボルトの静電気を容易に発生す
る。人体の抵抗がこの高電圧の破壊作用を部分的に緩和
するが、それでもこの電圧はＩＣを極めて損傷し易い。
ＩＣがレール上にすべり降りるときに発生するＥＳＤも
同様に有害である。
ルに制限し、回路素子を情報端子における過電圧サージ
による永久損傷（破壊）から保護するものである。これ
らサージは、例えば一般にＥＳＤと呼ばれている静電放
電の結果として発生う得る。ＥＳＤはＩＣの組立中、検
査中、移送中、その他のハンドリング中において避ける
ことが困難である。ＩＣに触れることにより、或いはＩ
Ｃを搬送チューブ又は検査装置のレールにすべり降ろす
ことにより発生した静電気がＩＣを経て放電する。人体
は１０００〜１００００ボルトの静電気を容易に発生す
る。人体の抵抗がこの高電圧の破壊作用を部分的に緩和
するが、それでもこの電圧はＩＣを極めて損傷し易い。
ＩＣがレール上にすべり降りるときに発生するＥＳＤも
同様に有害である。
【０００３】金属−酸化物−半導体（ＭＯＳ）ＩＣは、
その比較的薄いゲート絶縁層が中位の電圧で破壊してし
まうためにＥＳＤ損傷を特に受け易い。ＭＯＳ ＩＣよ
りも幾分ましだが、バイポーラＩＣもＥＳＤが問題にな
る。バイポーラＩＣでは、エミッタ−ベース接合が最も
ＥＳＤ損傷を受け易い。ＩＣを縮小し、実装密度を増大
すればするほど、ＥＳＤがバイポーラＩＣ及びＭＯＳ
ＩＣの双方に一層重大になる。従って、ＥＳＤ損傷を阻
止するために通常ＩＣに保護手段を組込んでいる。
その比較的薄いゲート絶縁層が中位の電圧で破壊してし
まうためにＥＳＤ損傷を特に受け易い。ＭＯＳ ＩＣよ
りも幾分ましだが、バイポーラＩＣもＥＳＤが問題にな
る。バイポーラＩＣでは、エミッタ−ベース接合が最も
ＥＳＤ損傷を受け易い。ＩＣを縮小し、実装密度を増大
すればするほど、ＥＳＤがバイポーラＩＣ及びＭＯＳ
ＩＣの双方に一層重大になる。従って、ＥＳＤ損傷を阻
止するために通常ＩＣに保護手段を組込んでいる。
【０００４】保護予段は一般に、例えばダイオード、ト
ランジスタ又はサイリスタ構造かち成る１個以上の保護
装置で構成される。これら装置は、常規動作中逆バイア
スされるが、情報端子に電圧サージが発生したとき追加
の電流通路を提供し得る少なくとも一つの整流接合を有
している点で共通である。電圧サージと関連する電荷が
前記追加の電流通路を経て完全に急速に流れ去るので、
情報端子の電圧は破壊レベルに到達しない。こうして情
報端子に結合された回路素子が前記電圧サージによる損
傷から保護される。
ランジスタ又はサイリスタ構造かち成る１個以上の保護
装置で構成される。これら装置は、常規動作中逆バイア
スされるが、情報端子に電圧サージが発生したとき追加
の電流通路を提供し得る少なくとも一つの整流接合を有
している点で共通である。電圧サージと関連する電荷が
前記追加の電流通路を経て完全に急速に流れ去るので、
情報端子の電圧は破壊レベルに到達しない。こうして情
報端子に結合された回路素子が前記電圧サージによる損
傷から保護される。
【０００５】
【従来の技術】頭書に記載した種類の半導体装置は米国
特許第３，９６７，２９５号から既知である。これに
は、２つのコンプリメンタリＭＯＳトランジスタを第１
及び第２電源端子間に接続したＣＭＯＳ集積回路を具え
た半導体装置が開示されている。動作中、第１電源端子
が高電位Ｖddに維持され、第２電源端子が低電位Ｖssに
維持される。両トランジスタのゲート電極が共通情報端
子に接続される。情報端子はＶdd又はＶssの大きさの電
気信号の形の情報を受信する。
特許第３，９６７，２９５号から既知である。これに
は、２つのコンプリメンタリＭＯＳトランジスタを第１
及び第２電源端子間に接続したＣＭＯＳ集積回路を具え
た半導体装置が開示されている。動作中、第１電源端子
が高電位Ｖddに維持され、第２電源端子が低電位Ｖssに
維持される。両トランジスタのゲート電極が共通情報端
子に接続される。情報端子はＶdd又はＶssの大きさの電
気信号の形の情報を受信する。
【０００６】既知の装置では、カソード領域を第１電源
端子に、アノード領域を情報端子に接続した第１ダイオ
ードと、カソード領域を情報端子に、アノード領域を第
２電源端子に接続した第２ダイオードとから成る保護手
段を情報端子に設けている。常規動作中、両ダイオード
はそれらの常規降伏電位より低いレベルに逆バイアスさ
れる。しかし、情報端子の電位がＶssより低くなると、
第２ダイオードが導通して第２電源端子に至る追加の電
流通路を与え、この通路を経て情報端子の電圧が放電可
能になる。同様に情報端子の電圧がＶddを越えると、第
１ダイオードが順方向バイアスされて第１電源端子に至
る追加の電流通路を与え、情報端子の電圧を安全レベル
に制限する。過酷なＥＳＤの下では、一方のダイオード
がその降伏電圧を越えたレベルに逆方向バイアスされ得
る。この場合には電流通路がこのダイオードの降伏によ
り与えられるので、ダイオードをこのような逆方向降伏
状態に耐えるものとする必要がある。
端子に、アノード領域を情報端子に接続した第１ダイオ
ードと、カソード領域を情報端子に、アノード領域を第
２電源端子に接続した第２ダイオードとから成る保護手
段を情報端子に設けている。常規動作中、両ダイオード
はそれらの常規降伏電位より低いレベルに逆バイアスさ
れる。しかし、情報端子の電位がＶssより低くなると、
第２ダイオードが導通して第２電源端子に至る追加の電
流通路を与え、この通路を経て情報端子の電圧が放電可
能になる。同様に情報端子の電圧がＶddを越えると、第
１ダイオードが順方向バイアスされて第１電源端子に至
る追加の電流通路を与え、情報端子の電圧を安全レベル
に制限する。過酷なＥＳＤの下では、一方のダイオード
がその降伏電圧を越えたレベルに逆方向バイアスされ得
る。この場合には電流通路がこのダイオードの降伏によ
り与えられるので、ダイオードをこのような逆方向降伏
状態に耐えるものとする必要がある。
【０００７】
【発明が解決しようとする課題】保護手段は、常規動作
中は無限大の抵抗値を与えるが有害電圧サージ中は短絡
回路を与えるものが理想的である。このことは、保護手
段は放電電流を流す際に極めて低いインピーダンスを有
するものとする必要があることを意味する。この条件
を、特に逆方向降伏モードにおいても満足させるため
に、既知の半導体装置の保護手段はかなり大きな表面積
を必要とする。集積回路は常にもっと小形に、もっと高
い実装密度にする傾向にあり、それにつれて保護すべき
回路素子の数が増大すると共に最大許容電圧が減少する
ので、保護手段が占める表面積が増大し、実装密度のこ
れ以上の増大が著しく制限される。従って、本発明の目
的は、比較的小さな表面積を必要とするだけですむ過電
圧保護手段を具えた半導体装置を提供することにある。
中は無限大の抵抗値を与えるが有害電圧サージ中は短絡
回路を与えるものが理想的である。このことは、保護手
段は放電電流を流す際に極めて低いインピーダンスを有
するものとする必要があることを意味する。この条件
を、特に逆方向降伏モードにおいても満足させるため
に、既知の半導体装置の保護手段はかなり大きな表面積
を必要とする。集積回路は常にもっと小形に、もっと高
い実装密度にする傾向にあり、それにつれて保護すべき
回路素子の数が増大すると共に最大許容電圧が減少する
ので、保護手段が占める表面積が増大し、実装密度のこ
れ以上の増大が著しく制限される。従って、本発明の目
的は、比較的小さな表面積を必要とするだけですむ過電
圧保護手段を具えた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、頭書に記載し
た半導体装置において、前記保護手段は更に第１電源端
子と第２電源端子との間に接続された第３保護装置を具
え、この第３保護装置は前記第１及び第２保護装置より
小さな逆方向降伏電圧を有し、且つ前記複数の情報端子
がこの第３保護装置を共有していることを特徴とする。
た半導体装置において、前記保護手段は更に第１電源端
子と第２電源端子との間に接続された第３保護装置を具
え、この第３保護装置は前記第１及び第２保護装置より
小さな逆方向降伏電圧を有し、且つ前記複数の情報端子
がこの第３保護装置を共有していることを特徴とする。
【０００９】本発明は、第３保護装置の降伏電圧を第１
及び第２保護装置の降伏電圧に関し上述のように選択す
ると、情報端子に電圧サージがある場合に第３保護装置
のみを逆方向バイアスし得るという認識に基づいて為し
たものである。この点については図面を参照して後に詳
細に説明する。他の２つの保護装置は順方向バイアスさ
れるか、全くバイアスされないかである。
及び第２保護装置の降伏電圧に関し上述のように選択す
ると、情報端子に電圧サージがある場合に第３保護装置
のみを逆方向バイアスし得るという認識に基づいて為し
たものである。この点については図面を参照して後に詳
細に説明する。他の２つの保護装置は順方向バイアスさ
れるか、全くバイアスされないかである。
【００１０】第１保護装置も第２保護装置も逆方向バイ
アスされないため、これら装置は十分小さな順方向抵抗
値を有するするようにするだけでよい。これは、これら
装置に比較的小さなチップ面積を必要とするのみで達成
しうる。
アスされないため、これら装置は十分小さな順方向抵抗
値を有するするようにするだけでよい。これは、これら
装置に比較的小さなチップ面積を必要とするのみで達成
しうる。
【００１１】第３保護装置のみが十分小さな逆方向抵抗
値を有するようにするために十分なチップ面積を必要と
する。しかし、第３保護装置は複数の情報端子に共用さ
れるので、全体として第３保護装置で占められる面積は
集積回路全体を収容するのに必要な全面積にあまり影響
を与えない。
値を有するようにするために十分なチップ面積を必要と
する。しかし、第３保護装置は複数の情報端子に共用さ
れるので、全体として第３保護装置で占められる面積は
集積回路全体を収容するのに必要な全面積にあまり影響
を与えない。
【００１２】特に多数のピン、従って多数の情報端子お
よび保護すべき回路素子を有する集積回路では、本発明
を採用すれば大きなチップ面積を節約できる。
よび保護すべき回路素子を有する集積回路では、本発明
を採用すれば大きなチップ面積を節約できる。
【００１３】本発明の特定の実施例では、第１および第
２保護装置をともにダイオードとし、第３保護装置をエ
ミッタ領域およびコレクタ領域が両電源端子間に接続さ
れたバイポーラトランジスタとする。情報端子に電圧サ
ージがあり、第３保護装置のコレクタ─ベース接合がそ
の降伏電圧を越えて逆方向バイアスされる場合には、ア
バランシェ電流が流れはじめ、これがトランジスタのベ
ース電流になる。その結果として第３保護装置が導通し
て電流通路を与え、これを経て情報端子が安全に放電し
うる。本発明によれば前記コレクタ−ベース接合の降伏
電圧は第１および第２保護装置の降伏電圧より低くなる
ように容易に設計することができる。
２保護装置をともにダイオードとし、第３保護装置をエ
ミッタ領域およびコレクタ領域が両電源端子間に接続さ
れたバイポーラトランジスタとする。情報端子に電圧サ
ージがあり、第３保護装置のコレクタ─ベース接合がそ
の降伏電圧を越えて逆方向バイアスされる場合には、ア
バランシェ電流が流れはじめ、これがトランジスタのベ
ース電流になる。その結果として第３保護装置が導通し
て電流通路を与え、これを経て情報端子が安全に放電し
うる。本発明によれば前記コレクタ−ベース接合の降伏
電圧は第１および第２保護装置の降伏電圧より低くなる
ように容易に設計することができる。
【００１４】本発明の上述した目的及び追加の目的、特
徴及び利点は、以下に図面を参照して行なう本発明の特
定の実施例の詳細な説明から一層明らかとなる。
徴及び利点は、以下に図面を参照して行なう本発明の特
定の実施例の詳細な説明から一層明らかとなる。
【００１５】
【実施例】各図は略図であって、正しい寸法比で描いて
ない点に注意されたい。特に、明瞭のために特定の寸法
を大きく拡大してある。対応する部分は全図を通し同一
の符号で示すと共に、断面図では同一導電型の領域に同
一方向の線影をつけてある。
ない点に注意されたい。特に、明瞭のために特定の寸法
を大きく拡大してある。対応する部分は全図を通し同一
の符号で示すと共に、断面図では同一導電型の領域に同
一方向の線影をつけてある。
【００１６】本発明の集積回路は外部環境と第１及び第
２電源ラインに結合された複数の回路素子との間で情報
を転送するために複数個の情報端子を具えている。図１
は前記情報端子のうちの２つと関連する集積回路の部分
を示す。前記２つの情報端子３及び３′はそれぞれコン
プリメンタリ金属−酸化物−半導体（ＭＯＳ）トランジ
スタＴ１，Ｔ２及びＴ１′，Ｔ２′の形態の２つの回路
素子と関連する（Ｔ１，Ｔ１′がＰチャネルＭＯＳトラ
ンジスタ、Ｔ２，Ｔ２′がＮチャネルＭＯＳトランジス
タである）。トランジスタＴ１，Ｔ２，Ｔ１′，Ｔ２′
は第１電源端子１と第２電源端子２との間に直列に接続
され、Ｐ−ＭＯＳＴ Ｔ１，Ｔ１′のソース電極１２，
１２′が第１電源ライン４を経て第１電源端子１に結合
され、Ｎ−ＭＯＳＴ Ｔ２，Ｔ２′のソース電極２２，
２２′が第２電源ライン５を経て第２電源端子２に結合
され、且つトランジスタＴ１，Ｔ２及びＴ１′，Ｔ２′
のドレイン電極１３，２３及び１３′，２３′が互い相
互接続されている。動作中、第１電源端子１及び第２電
源端子２がＶdd及びＶssと呼ばれている適当な電源電圧
を受信する（Ｖdd＞Ｖss）。
２電源ラインに結合された複数の回路素子との間で情報
を転送するために複数個の情報端子を具えている。図１
は前記情報端子のうちの２つと関連する集積回路の部分
を示す。前記２つの情報端子３及び３′はそれぞれコン
プリメンタリ金属−酸化物−半導体（ＭＯＳ）トランジ
スタＴ１，Ｔ２及びＴ１′，Ｔ２′の形態の２つの回路
素子と関連する（Ｔ１，Ｔ１′がＰチャネルＭＯＳトラ
ンジスタ、Ｔ２，Ｔ２′がＮチャネルＭＯＳトランジス
タである）。トランジスタＴ１，Ｔ２，Ｔ１′，Ｔ２′
は第１電源端子１と第２電源端子２との間に直列に接続
され、Ｐ−ＭＯＳＴ Ｔ１，Ｔ１′のソース電極１２，
１２′が第１電源ライン４を経て第１電源端子１に結合
され、Ｎ−ＭＯＳＴ Ｔ２，Ｔ２′のソース電極２２，
２２′が第２電源ライン５を経て第２電源端子２に結合
され、且つトランジスタＴ１，Ｔ２及びＴ１′，Ｔ２′
のドレイン電極１３，２３及び１３′，２３′が互い相
互接続されている。動作中、第１電源端子１及び第２電
源端子２がＶdd及びＶssと呼ばれている適当な電源電圧
を受信する（Ｖdd＞Ｖss）。
【００１７】トランジスタＴ１，Ｔ２及びＴ１′，Ｔ
２′と外部環境との間の情報転送のためにトランジスタ
Ｔ１，Ｔ２及びＴ１′，Ｔ２′のゲート電極１１，２１
及び１１′，２１′が相互接続され、共通情報ライン
６，６′を経て共通情報端子３，３′に結合されてい
る。本例では情報端子３，３′はトランジスタ回路Ｔ
１，Ｔ２及びＴ１′，Ｔ２′に情報を供給する入力端子
を構成する。この集積回路はその外部に入力ピンを支持
し、これら入力ピンは慣例の方法で、例えば回路のボン
ドパッドに取付けられたボンディングワイヤにより入力
端子３，３′に接続されている。
２′と外部環境との間の情報転送のためにトランジスタ
Ｔ１，Ｔ２及びＴ１′，Ｔ２′のゲート電極１１，２１
及び１１′，２１′が相互接続され、共通情報ライン
６，６′を経て共通情報端子３，３′に結合されてい
る。本例では情報端子３，３′はトランジスタ回路Ｔ
１，Ｔ２及びＴ１′，Ｔ２′に情報を供給する入力端子
を構成する。この集積回路はその外部に入力ピンを支持
し、これら入力ピンは慣例の方法で、例えば回路のボン
ドパッドに取付けられたボンディングワイヤにより入力
端子３，３′に接続されている。
【００１８】この集積回路には、トランジスタＴ１，Ｔ
２及びＴ１′，Ｔ２′を外部から入力ピンを経て入力端
子３，３′及び入力ライン６，６′に発生し得る過電圧
サージから保護するために、保護手段が設けられてい
る。本例では、この保護手段は情報端子３，３′と電源
端子１及び２との間に接続された第１半導体ダイオード
の形態の第１保護装置Ｄ１，Ｄ１′及び第２半導体ダイ
オードの形態の第２保護装置Ｄ２，Ｄ２′とともに、電
源端子１，２間に接続されたバイポーラＮＰＮトランジ
スタの形態の第３保護装置Ｄ３を具えている。この第３
保護装置は情報端子３及び３′の周囲の入力回路に共用
される。
２及びＴ１′，Ｔ２′を外部から入力ピンを経て入力端
子３，３′及び入力ライン６，６′に発生し得る過電圧
サージから保護するために、保護手段が設けられてい
る。本例では、この保護手段は情報端子３，３′と電源
端子１及び２との間に接続された第１半導体ダイオード
の形態の第１保護装置Ｄ１，Ｄ１′及び第２半導体ダイ
オードの形態の第２保護装置Ｄ２，Ｄ２′とともに、電
源端子１，２間に接続されたバイポーラＮＰＮトランジ
スタの形態の第３保護装置Ｄ３を具えている。この第３
保護装置は情報端子３及び３′の周囲の入力回路に共用
される。
【００１９】第１ダイオードＤ１，Ｄ１′は第１電源ラ
インに接続されたカソード電極３１，３１′及び情報端
子３，３′に接続されたアノード電極３２，３２′を有
している。同様に、第２ダイオードＤ２，Ｄ２′はカソ
ード電極４１，４１′が情報端子３，３′に接続され、
アノード電極４２，４２′が第２電源端子２に接続され
ている。ダイオードＤ１，Ｄ２及びＤ１′，Ｄ２′は同
じ情報端子３及び３′に接続されたトランジスタＴ１，
Ｔ２及びＴ１′，Ｔ２′のみを過電圧サージから限定的
に保護する。
インに接続されたカソード電極３１，３１′及び情報端
子３，３′に接続されたアノード電極３２，３２′を有
している。同様に、第２ダイオードＤ２，Ｄ２′はカソ
ード電極４１，４１′が情報端子３，３′に接続され、
アノード電極４２，４２′が第２電源端子２に接続され
ている。ダイオードＤ１，Ｄ２及びＤ１′，Ｄ２′は同
じ情報端子３及び３′に接続されたトランジスタＴ１，
Ｔ２及びＴ１′，Ｔ２′のみを過電圧サージから限定的
に保護する。
【００２０】入力端子３及び３′の周囲の入力回路は同
一に動作するため、端子３の周囲の回路の動作について
のみ以下に検討する。
一に動作するため、端子３の周囲の回路の動作について
のみ以下に検討する。
【００２１】常規動作中、即ち予定の電源電圧Ｖss及び
Ｖddが電源端子１，２に供給され、情報端子３がＶssと
Ｖddの間にある場合には、両ダイオードＤ１，Ｄ２は逆
方向バイアスされ、非導通である。しかし、これらダイ
オードの一方Ｄ１又はＤ２の両端間電圧がその逆方向降
伏電圧ＶBD1 ，ＶBD2 を越えると、アバランシェ降伏が
生じ、ダイオードＤ１又はＤ２が図２に曲線Ｉ1 ，Ｉ2
で示すような逆方向電流ＩR を流す。曲線Ｉ1 ，Ｉ2 の
傾きは約３０Ω程度の逆方向抵抗値に相当する。ダイオ
ードＤ１，Ｄ２の降伏電圧は代表的には２０〜３０ボル
トの範囲内である。
Ｖddが電源端子１，２に供給され、情報端子３がＶssと
Ｖddの間にある場合には、両ダイオードＤ１，Ｄ２は逆
方向バイアスされ、非導通である。しかし、これらダイ
オードの一方Ｄ１又はＤ２の両端間電圧がその逆方向降
伏電圧ＶBD1 ，ＶBD2 を越えると、アバランシェ降伏が
生じ、ダイオードＤ１又はＤ２が図２に曲線Ｉ1 ，Ｉ2
で示すような逆方向電流ＩR を流す。曲線Ｉ1 ，Ｉ2 の
傾きは約３０Ω程度の逆方向抵抗値に相当する。ダイオ
ードＤ１，Ｄ２の降伏電圧は代表的には２０〜３０ボル
トの範囲内である。
【００２２】バイポーラトランジスタＤ３は第１電源端
子１に接続されたコレクタ電極５３及び第２電源端子２
とともにそのベースにも接続されたエミッタ電極５２を
有している。図中の抵抗Ｒはこのトランジスタの内部ベ
ース抵抗値を表す。
子１に接続されたコレクタ電極５３及び第２電源端子２
とともにそのベースにも接続されたエミッタ電極５２を
有している。図中の抵抗Ｒはこのトランジスタの内部ベ
ース抵抗値を表す。
【００２３】このように逆方向に接続されたトランジス
タＤ３は常規動作中、即ち電源端子に予定の電源電圧Ｖ
ss及びＶddが供給されている場合には非導通である。装
置Ｄ３の両端間の逆方向電圧ＶR とこれを流れる逆方向
電流ＩR との関係は図２に示す曲線Ｉ3 で与えられる。
第１及び第２電源端子間の電位差がトランジスタＤ３の
コレクタ−ベース接合の降伏電圧ＶBD3 を越えると、ア
バランシェ降伏が生じ、正孔がベース５１に注入されて
ベース電流を形成し、その結果としてベース電位が増大
し、トランジスタのエミッタ−ベース接合が順方向バイ
アスされる。一般にスナップバックと言われているこの
モードでは、トランジスタＤ３は全体が導通し、トラン
ジスタ両端間の電圧はその降伏電圧ＶBD3 より低い値Ｖ
SB3 に低下する。トランジスタＤ３の降伏電圧ＶBD3 は
代表的には１０〜１５ボルトの範囲内であり、スナップ
バック電圧ＶSB3 は代表的には約８ボルトである。
タＤ３は常規動作中、即ち電源端子に予定の電源電圧Ｖ
ss及びＶddが供給されている場合には非導通である。装
置Ｄ３の両端間の逆方向電圧ＶR とこれを流れる逆方向
電流ＩR との関係は図２に示す曲線Ｉ3 で与えられる。
第１及び第２電源端子間の電位差がトランジスタＤ３の
コレクタ−ベース接合の降伏電圧ＶBD3 を越えると、ア
バランシェ降伏が生じ、正孔がベース５１に注入されて
ベース電流を形成し、その結果としてベース電位が増大
し、トランジスタのエミッタ−ベース接合が順方向バイ
アスされる。一般にスナップバックと言われているこの
モードでは、トランジスタＤ３は全体が導通し、トラン
ジスタ両端間の電圧はその降伏電圧ＶBD3 より低い値Ｖ
SB3 に低下する。トランジスタＤ３の降伏電圧ＶBD3 は
代表的には１０〜１５ボルトの範囲内であり、スナップ
バック電圧ＶSB3 は代表的には約８ボルトである。
【００２４】トランジスタＤ３の逆方向抵抗値は、スナ
ップバックモードでは、曲線Ｉ3 の対応する急勾配部分
から明らかなように、極めて低い。トランジスタＤ３の
逆方向抵抗値は代表的には約２Ωであり、従ってかなり
大きな電流に耐えるのに十分な小抵抗値である。
ップバックモードでは、曲線Ｉ3 の対応する急勾配部分
から明らかなように、極めて低い。トランジスタＤ３の
逆方向抵抗値は代表的には約２Ωであり、従ってかなり
大きな電流に耐えるのに十分な小抵抗値である。
【００２５】常規動作状態、即ち電源端子１，２に予定
の電源電圧Ｖdd，Ｖssが供給され、情報端子３が情報信
号を有している状態では、全ての保護装置Ｄ１，Ｄ２，
Ｄ３が逆方向バイアスされ、不可避の小リーク電流を別
にすれば、非導通である。この状態が存在する限り、保
護装置Ｄ１，Ｄ２，Ｄ３は情報転送に全く又は殆ど影響
を及ぼさない。しかし、例えば静電放電（ＥＳＤ）によ
る電圧サージが突然情報端子の電圧を保護すべきＭＯＳ
トランジスタＴ１，Ｔ２を損傷する値に近づけると、保
護手段が動作し、情報端子３の過大電荷を固定電位点へ
流出させて電圧上昇を非破壊レベルに制限する。
の電源電圧Ｖdd，Ｖssが供給され、情報端子３が情報信
号を有している状態では、全ての保護装置Ｄ１，Ｄ２，
Ｄ３が逆方向バイアスされ、不可避の小リーク電流を別
にすれば、非導通である。この状態が存在する限り、保
護装置Ｄ１，Ｄ２，Ｄ３は情報転送に全く又は殆ど影響
を及ぼさない。しかし、例えば静電放電（ＥＳＤ）によ
る電圧サージが突然情報端子の電圧を保護すべきＭＯＳ
トランジスタＴ１，Ｔ２を損傷する値に近づけると、保
護手段が動作し、情報端子３の過大電荷を固定電位点へ
流出させて電圧上昇を非破壊レベルに制限する。
【００２６】図３Ａ−３Ｄは、電圧サージＶ++, Ｖ--の
極性（図３Ａ及び３Ｃでは正、図３Ｂ及び３Ｄでは負）
及び過大電荷が第１電源端子１へ放電されるのか（図３
Ａ及び３Ｂ）、第２電源端子２へ放電されるのか（図３
Ｃ及び３Ｄ）に依存するこの放電電流ＩR の流れを示
す。明瞭のために、第３保護装置Ｄ３を通常のダイオー
ドＤ３として表すと共に逆方向バイアスされる保護装置
Ｄ１，Ｄ２，Ｄ３を黒くぬりつぶして示してある。
極性（図３Ａ及び３Ｃでは正、図３Ｂ及び３Ｄでは負）
及び過大電荷が第１電源端子１へ放電されるのか（図３
Ａ及び３Ｂ）、第２電源端子２へ放電されるのか（図３
Ｃ及び３Ｄ）に依存するこの放電電流ＩR の流れを示
す。明瞭のために、第３保護装置Ｄ３を通常のダイオー
ドＤ３として表すと共に逆方向バイアスされる保護装置
Ｄ１，Ｄ２，Ｄ３を黒くぬりつぶして示してある。
【００２７】保護装置の抵抗値は、放電電流ＩR に耐え
るためには約１０Ω以下にする必要がある。順方向バイ
アス時には、保護装置Ｄ１，Ｄ２，Ｄ３の全てが約1.5
Ωの抵抗値を有するので、３つの保護装置の全てがこの
要件を満足する。
るためには約１０Ω以下にする必要がある。順方向バイ
アス時には、保護装置Ｄ１，Ｄ２，Ｄ３の全てが約1.5
Ωの抵抗値を有するので、３つの保護装置の全てがこの
要件を満足する。
【００２８】他方、逆方向バイアス時には、第３保護装
置Ｄ３のみが１０Ω以下の抵抗値を有する。しかし、本
発明では第３保護装置Ｄ３の降伏電圧ＶBD3 を他の保護
装置Ｄ１，Ｄ２の降伏電圧ＶBD1 ，ＶBD2 より小さく選
択してあるため、第３保護装置Ｄ３のみが逆方向バイア
スされる。他の保護装置Ｄ１，Ｄ２は順方向バイアスさ
れるか、全くバイアスされない。従って、保護装置Ｄ
１，Ｄ２はそれらの逆方向抵抗値が１０Ωの臨界値より
大きいにもかかわらず満足に動作する。このことは、第
１及び第２保護装置１，２により占有される表面積を、
それらの逆方向抵抗値を小さくするために大きくする必
要がなくなるため、本発明保護手段が設けられた集積回
路では情報端子ごとに貴重なチップ面積の節約が得られ
ることを意味する。
置Ｄ３のみが１０Ω以下の抵抗値を有する。しかし、本
発明では第３保護装置Ｄ３の降伏電圧ＶBD3 を他の保護
装置Ｄ１，Ｄ２の降伏電圧ＶBD1 ，ＶBD2 より小さく選
択してあるため、第３保護装置Ｄ３のみが逆方向バイア
スされる。他の保護装置Ｄ１，Ｄ２は順方向バイアスさ
れるか、全くバイアスされない。従って、保護装置Ｄ
１，Ｄ２はそれらの逆方向抵抗値が１０Ωの臨界値より
大きいにもかかわらず満足に動作する。このことは、第
１及び第２保護装置１，２により占有される表面積を、
それらの逆方向抵抗値を小さくするために大きくする必
要がなくなるため、本発明保護手段が設けられた集積回
路では情報端子ごとに貴重なチップ面積の節約が得られ
ることを意味する。
【００２９】第３保護装置のみを放電電流に十分耐える
小さな逆方向抵抗値が得られるように十分大きくする。
しかし、第３保護装置は数個の情報端子に接続された全
ての又は少なくとも複数個の保護すべき回路素子に共用
されるので、集積回路に必要とされる総面積は第３保護
装置に必要とされる面積により殆ど影響されない。従っ
て、本発明によれば、特に多数の情報端子を具える集積
回路において、全体としてチップ面積をかなり節約する
ことができる。
小さな逆方向抵抗値が得られるように十分大きくする。
しかし、第３保護装置は数個の情報端子に接続された全
ての又は少なくとも複数個の保護すべき回路素子に共用
されるので、集積回路に必要とされる総面積は第３保護
装置に必要とされる面積により殆ど影響されない。従っ
て、本発明によれば、特に多数の情報端子を具える集積
回路において、全体としてチップ面積をかなり節約する
ことができる。
【００３０】図１の回路は図４Ａ〜４Ｄに示す半導体装
置に集積化することができる。この半導体装置はホウ素
が比較的に高濃度にドープされた基板１０１上にホウ素
が比較的低濃度にドープされたエピタキシャル層１０２
をエピタキシャル成長により設けて成るｐ型シリコンの
半導体本体１００を具えている。
置に集積化することができる。この半導体装置はホウ素
が比較的に高濃度にドープされた基板１０１上にホウ素
が比較的低濃度にドープされたエピタキシャル層１０２
をエピタキシャル成長により設けて成るｐ型シリコンの
半導体本体１００を具えている。
【００３１】図４Ａに示すように、ｐチャネルＭＯＳト
ランジスタＴ１は、適切なｎ型不純物（本例ではリン）
をエピタキシャル層１０２をオーババープするのに十分
なドーズに局部的に導入して形成した比較的低濃度のｎ
型半導体ウェル１０３内に設ける。このトランジスタＴ
１はホウ素が比較的高濃度にドープされたｐ型ソース領
域１１２及びｐ型ドレイン領域１１３を有する。ソース
及びドレイン領域１１２，１１３はトランジスタのチャ
ネル領域１１４を形成するｎ型ウェルの一部分で互いに
離間される。チャネル領域１１４は適当なゲート絶縁層
１０４、本例では約２００Åの厚さの酸化シリコン層で
覆われる。ｎ型多結晶シリコンのゲート電極１１をチャ
ネル領域１１４上方のゲート絶縁層１０４上に設けてソ
ース領域１１２からチャネル領域１１４を経てドレイン
領域１１３に至る可制御電流路を形成する。
ランジスタＴ１は、適切なｎ型不純物（本例ではリン）
をエピタキシャル層１０２をオーババープするのに十分
なドーズに局部的に導入して形成した比較的低濃度のｎ
型半導体ウェル１０３内に設ける。このトランジスタＴ
１はホウ素が比較的高濃度にドープされたｐ型ソース領
域１１２及びｐ型ドレイン領域１１３を有する。ソース
及びドレイン領域１１２，１１３はトランジスタのチャ
ネル領域１１４を形成するｎ型ウェルの一部分で互いに
離間される。チャネル領域１１４は適当なゲート絶縁層
１０４、本例では約２００Åの厚さの酸化シリコン層で
覆われる。ｎ型多結晶シリコンのゲート電極１１をチャ
ネル領域１１４上方のゲート絶縁層１０４上に設けてソ
ース領域１１２からチャネル領域１１４を経てドレイン
領域１１３に至る可制御電流路を形成する。
【００３２】ｎチャネルトランジスタＴ２はエピタキシ
ャル層１０２内に直接設ける。このトランジスタＴ２は
ヒ素が比較的高濃度にドープされたｎ型ソース領域１２
２及びｎ型ドレイン領域１２３を具える。ソース及びド
レイン領域１２２，１２３は、本例ではエピタキシャル
層の表面隣接部分から成るチャネル領域１２４により互
いに離間される。ゲート電極２１をチャネル領域１２４
の上方に位置させ、チャネル領域１２４から酸化シリコ
ンのゲート絶縁層１０４により絶縁する。
ャル層１０２内に直接設ける。このトランジスタＴ２は
ヒ素が比較的高濃度にドープされたｎ型ソース領域１２
２及びｎ型ドレイン領域１２３を具える。ソース及びド
レイン領域１２２，１２３は、本例ではエピタキシャル
層の表面隣接部分から成るチャネル領域１２４により互
いに離間される。ゲート電極２１をチャネル領域１２４
の上方に位置させ、チャネル領域１２４から酸化シリコ
ンのゲート絶縁層１０４により絶縁する。
【００３３】装置全体を酸化シリコン（ＴＥＯＳ）の比
較的厚い絶縁層１０５で覆い、この層の選択した部分に
開口を設け、これら開口を経て両トランジスタのソース
領域１１２，１２２及びドレイン領域１１３，１２３
を、アルミニウム又は他の金属或いは金属組成物、（耐
熱性）金属シリサイドのような金属化合物、もしくは金
属合金のような他の適当な導電材料のソース電極１２，
２２及びドレイン電極１３，２３に接触させる。両トラ
ンジスタのドレイン電極１３，２３は所望のドレイン相
互接続を与えるために互いに結合する。図面の外部で、
ソース電極１２，２２は第１及び第２電源ライン４，５
にそれぞれ接続される。ゲート電極１１，１２も同様に
図面の外部で入力ライン６に一緒に接続される。
較的厚い絶縁層１０５で覆い、この層の選択した部分に
開口を設け、これら開口を経て両トランジスタのソース
領域１１２，１２２及びドレイン領域１１３，１２３
を、アルミニウム又は他の金属或いは金属組成物、（耐
熱性）金属シリサイドのような金属化合物、もしくは金
属合金のような他の適当な導電材料のソース電極１２，
２２及びドレイン電極１３，２３に接触させる。両トラ
ンジスタのドレイン電極１３，２３は所望のドレイン相
互接続を与えるために互いに結合する。図面の外部で、
ソース電極１２，２２は第１及び第２電源ライン４，５
にそれぞれ接続される。ゲート電極１１，１２も同様に
図面の外部で入力ライン６に一緒に接続される。
【００３４】装置の全上面をリンケイ酸塩ガラス（ＰＳ
Ｇ）又はホウ素リンケイ酸塩ガラス（ＢＰＳＧ）の適切
な不活性化層で覆い、これにより装置の表面をプレーナ
化するが、この層は図の明瞭化のために図示してなく、
また装置を完成し、マウントする他の構成も図示してな
い。
Ｇ）又はホウ素リンケイ酸塩ガラス（ＢＰＳＧ）の適切
な不活性化層で覆い、これにより装置の表面をプレーナ
化するが、この層は図の明瞭化のために図示してなく、
また装置を完成し、マウントする他の構成も図示してな
い。
【００３５】第１保護装置を構成するダイオードＤ１は
図４Ｂに示す。このダイオードは比較的低濃度ドープの
ｎ型カソード領域１３１内に位置する比較的高濃度ドー
プのｐ型アノード領域１３２を具え、これら領域１３２
及び１３１はｐチャネルＭＯＳトランジスタＴ１のｐ型
ソース及びドレイン領域１１２，１１３及びｎ型ウェル
１０３と同時に形成する。アノード領域１３２及びカソ
ード領域１３１は相まってアノード領域１３２の周辺に
整流ＰＮ接合１３３を形成する。カソード領域１３１へ
の良好な電気接点を与えるために、ｎチャネルＭＯＳト
ランジスタＴ２のソース及びドレイン領域１２２及び１
２３と同一の製造工程において比較的高濃度ドープのｎ
型接点領域１３４を表面に設ける。装置を覆う絶縁層１
０５の、アノード領域１３２及び接点領域１３４の部分
に接点窓を設け、そこにアノード接点３２及びカソード
接点３１を設ける。接点３１，３２はＭＯＳトランジス
タＴ１，Ｔ２のソース及びドレイン接点１２，１３，２
２，２３と同一の製造工程で形成する。図面の外部で、
カソード接点３１を電源ライン４に、アノード接点３２
を情報ライン６にそれぞれ接続する。
図４Ｂに示す。このダイオードは比較的低濃度ドープの
ｎ型カソード領域１３１内に位置する比較的高濃度ドー
プのｐ型アノード領域１３２を具え、これら領域１３２
及び１３１はｐチャネルＭＯＳトランジスタＴ１のｐ型
ソース及びドレイン領域１１２，１１３及びｎ型ウェル
１０３と同時に形成する。アノード領域１３２及びカソ
ード領域１３１は相まってアノード領域１３２の周辺に
整流ＰＮ接合１３３を形成する。カソード領域１３１へ
の良好な電気接点を与えるために、ｎチャネルＭＯＳト
ランジスタＴ２のソース及びドレイン領域１２２及び１
２３と同一の製造工程において比較的高濃度ドープのｎ
型接点領域１３４を表面に設ける。装置を覆う絶縁層１
０５の、アノード領域１３２及び接点領域１３４の部分
に接点窓を設け、そこにアノード接点３２及びカソード
接点３１を設ける。接点３１，３２はＭＯＳトランジス
タＴ１，Ｔ２のソース及びドレイン接点１２，１３，２
２，２３と同一の製造工程で形成する。図面の外部で、
カソード接点３１を電源ライン４に、アノード接点３２
を情報ライン６にそれぞれ接続する。
【００３６】第２保護装置を構成するダイオードＤ２は
図４Ｃに示し、このダイオードはｐチャネルトランジス
タＴ１のｎ型ウェルと同時に形成される比較的低濃度ド
ープのｎ型カソード領域１４１を具える。ｐ型アノード
領域１４２はカソード領域１４１に隣接するｐ型エピタ
キシャル層１０２の一部分で形成する。カソード領域１
４１及びアノード領域１４２は相まってカソード領域１
４１の全周辺に沿って整流ＰＮ接合１４３を形成する。
適切な電気接続のために、ｎチャネルトランジスタＴ２
及びｐチャネルトランジスタＴ１のソース及びドレイン
領域と同時に形成される比較的高濃度ドープのｎ型及び
ｐ型接点領域１４４及び１４５をカソード領域１４１及
びアノード領域１４２内に設ける。被覆酸化層１０５の
接点領域１４４，１４５の位置に接点窓を設け、そこに
カソード電極４１及びアノード電極４２をトランジスタ
Ｔ１，Ｔ２のソース及びドレイン電極１２，１３，２
２，２３と同時に形成する。カソード電極４１は情報ラ
イン６に、アノード電極４２は第２電源ライン５にそれ
ぞれ図面の外部で接続する。
図４Ｃに示し、このダイオードはｐチャネルトランジス
タＴ１のｎ型ウェルと同時に形成される比較的低濃度ド
ープのｎ型カソード領域１４１を具える。ｐ型アノード
領域１４２はカソード領域１４１に隣接するｐ型エピタ
キシャル層１０２の一部分で形成する。カソード領域１
４１及びアノード領域１４２は相まってカソード領域１
４１の全周辺に沿って整流ＰＮ接合１４３を形成する。
適切な電気接続のために、ｎチャネルトランジスタＴ２
及びｐチャネルトランジスタＴ１のソース及びドレイン
領域と同時に形成される比較的高濃度ドープのｎ型及び
ｐ型接点領域１４４及び１４５をカソード領域１４１及
びアノード領域１４２内に設ける。被覆酸化層１０５の
接点領域１４４，１４５の位置に接点窓を設け、そこに
カソード電極４１及びアノード電極４２をトランジスタ
Ｔ１，Ｔ２のソース及びドレイン電極１２，１３，２
２，２３と同時に形成する。カソード電極４１は情報ラ
イン６に、アノード電極４２は第２電源ライン５にそれ
ぞれ図面の外部で接続する。
【００３７】図４Ｄは第３保護装置Ｄ３を構成するラテ
ラルＮＰＮバイポーラトランジスタを示す。このトラン
ジスタはそのベース領域１５１を形成する比較的低濃度
ドープのエピタキシャル層１０２の一部分により横方向
に離間された比較的高ドープのｎ型エミッタ領域１５２
及びコレクタ領域１５３を具える。エミッタ領域１５２
及びコレクタ領域１５３はｎチャネルＭＯＳトランジス
タＴ２のソース及びドレイン領域１２２，１２３と同一
の製造工程で形成する。エミッタ領域１５２に隣接して
ベース領域１５１に、比較的高濃度ドープのｐ型ベース
接点領域１５４を設ける。この接点領域１５４はｐチャ
ネルＭＯＳトランジスタＴ１のソース及びドレイン領域
１１２，１１３と同時に形成する。半導体本体１０１，
１０２の表面を覆う酸化層１０５のコレクタ領域１５３
の位置及びエミッタ領域１５２とベース接点領域１５４
との境界部に接点窓を設ける。これら接点窓を介して、
コレクタ電極５３及び共通エミッタ／ベース電極５１，
５２をそれぞれの領域に設ける。エミッタ／ベース接点
５１，５２とベース領域１５１との間のエピタキシャル
層１０２の部分の固有抵抗値がトランジスタＤ３のベー
ス５１及びエミッタ５２間の所要の抵抗値Ｒを形成す
る。図面の外部でコレクタ電極５３を第１電源ライン４
に接続すると共に、共通エミッタ／ベース電極５１，５
２を第２電源ライン５に結合する。従って、このトラン
ジスタＤ３の全構造が、放電電圧の影響の下で逆方向バ
イアスされたとき約２Ωの十分小さな抵抗値を有するよ
うにバイアスされる。第３保護装置の降伏電圧が他の２
つの保護装置の降伏電圧と比較して低いために（これは
特にエミッタ及びコレクタ領域１５２，１５３に与えら
れた比較的高い不純物濃度による）、第３保護装置のみ
が逆バイアスされるようにすることができる。その結果
として、第１及び第２保護装置を第３保護装置のように
バイアスされるようにする必要がなくなるので、特に多
数の情報端子を含む場合にはチップ面積の大きな節約が
得られる。
ラルＮＰＮバイポーラトランジスタを示す。このトラン
ジスタはそのベース領域１５１を形成する比較的低濃度
ドープのエピタキシャル層１０２の一部分により横方向
に離間された比較的高ドープのｎ型エミッタ領域１５２
及びコレクタ領域１５３を具える。エミッタ領域１５２
及びコレクタ領域１５３はｎチャネルＭＯＳトランジス
タＴ２のソース及びドレイン領域１２２，１２３と同一
の製造工程で形成する。エミッタ領域１５２に隣接して
ベース領域１５１に、比較的高濃度ドープのｐ型ベース
接点領域１５４を設ける。この接点領域１５４はｐチャ
ネルＭＯＳトランジスタＴ１のソース及びドレイン領域
１１２，１１３と同時に形成する。半導体本体１０１，
１０２の表面を覆う酸化層１０５のコレクタ領域１５３
の位置及びエミッタ領域１５２とベース接点領域１５４
との境界部に接点窓を設ける。これら接点窓を介して、
コレクタ電極５３及び共通エミッタ／ベース電極５１，
５２をそれぞれの領域に設ける。エミッタ／ベース接点
５１，５２とベース領域１５１との間のエピタキシャル
層１０２の部分の固有抵抗値がトランジスタＤ３のベー
ス５１及びエミッタ５２間の所要の抵抗値Ｒを形成す
る。図面の外部でコレクタ電極５３を第１電源ライン４
に接続すると共に、共通エミッタ／ベース電極５１，５
２を第２電源ライン５に結合する。従って、このトラン
ジスタＤ３の全構造が、放電電圧の影響の下で逆方向バ
イアスされたとき約２Ωの十分小さな抵抗値を有するよ
うにバイアスされる。第３保護装置の降伏電圧が他の２
つの保護装置の降伏電圧と比較して低いために（これは
特にエミッタ及びコレクタ領域１５２，１５３に与えら
れた比較的高い不純物濃度による）、第３保護装置のみ
が逆バイアスされるようにすることができる。その結果
として、第１及び第２保護装置を第３保護装置のように
バイアスされるようにする必要がなくなるので、特に多
数の情報端子を含む場合にはチップ面積の大きな節約が
得られる。
【００３８】以上本発明を一つの実施例についてのみ説
明したが、本発明はこの実施例にのみ限定されるもので
ない。多くの他の変形や変更が可能である。例えば、種
々の領域の導電型を反対導電型にしてもよく、上述した
材料の代わりに他の材料を使用してもよい。更にＭＯＳ
集積回路に加えて、本発明はバイポーラ回路又はバイポ
ーラ−ＭＯＳトランジスタ回路のような他のタイプの回
路にも極めて良好に適用し得るものである。
明したが、本発明はこの実施例にのみ限定されるもので
ない。多くの他の変形や変更が可能である。例えば、種
々の領域の導電型を反対導電型にしてもよく、上述した
材料の代わりに他の材料を使用してもよい。更にＭＯＳ
集積回路に加えて、本発明はバイポーラ回路又はバイポ
ーラ−ＭＯＳトランジスタ回路のような他のタイプの回
路にも極めて良好に適用し得るものである。
【００３９】更に、他の種類の保護装置又はいくつかの
保護装置の組合わせを用いて情報端子の電圧を非破壊レ
ベルに制限することもできる。また、情報端子を２つの
回路素子に共通に設ける必要は特にない。情報端子は一
つの素子に対し、又は３個以上の素子に共通に設けるこ
ともできる。
保護装置の組合わせを用いて情報端子の電圧を非破壊レ
ベルに制限することもできる。また、情報端子を２つの
回路素子に共通に設ける必要は特にない。情報端子は一
つの素子に対し、又は３個以上の素子に共通に設けるこ
ともできる。
【００４０】入力端子の形態の情報端子に加えて、本発
明は出力端子又は双方向情報転送用に設けられたいわゆ
るＩ／Ｏ端子に等しく適用することもできる。一般に、
本発明は、２つの電源端子間に、保護すべき情報端子に
接続された保護装置より低い降伏電圧を有する保護装置
が存在するよう設計することによりチップ面積の節約を
可能にしたものである。
明は出力端子又は双方向情報転送用に設けられたいわゆ
るＩ／Ｏ端子に等しく適用することもできる。一般に、
本発明は、２つの電源端子間に、保護すべき情報端子に
接続された保護装置より低い降伏電圧を有する保護装置
が存在するよう設計することによりチップ面積の節約を
可能にしたものである。
【図１】本発明保護装置を具えた集積装置の一部分の回
路図である。
路図である。
【図２】図１の回路内の種々の保護装置の逆方向電流−
電圧特性を示す図である。
電圧特性を示す図である。
【図３】Ａ−Ｄは種々のＥＳＤ 状態における図１の回
路の動作を示す図である。
路の動作を示す図である。
【図４】Ａ−Ｄは図１の回路を具える半導体装置の種々
の部分の断面図である。
の部分の断面図である。
１ 第１電源端子 ２ 第２電源端子 ３，３′ 情報端子 ４ 第１電源ライン ５ 第２電源ライン ６，６’ 情報ライン Ｔ１，Ｔ２；Ｔ１′，Ｔ２′ コンプリメンタリＭＯＳ
トランジスタ Ｄ１，Ｄ１′ 第１保護装置 Ｄ２，Ｄ２′ 第２保護装置 Ｄ３，Ｄ３′ 第３保護装置
トランジスタ Ｄ１，Ｄ１′ 第１保護装置 Ｄ２，Ｄ２′ 第２保護装置 Ｄ３，Ｄ３′ 第３保護装置
Claims (6)
- 【請求項１】 第１電源端子および第２電源端子に結合
された複数の回路素子と、これら回路素子と外部環境と
の間の情報転送用の複数の情報端子を具える集積回路を
具えた半導体装置であって，前記情報端子には過電圧保
護手段が設けられ、この過電圧保護手段は第１電源端子
と情報端子との間に接続された第１保護装置と、情報端
子と第２電源端子との間に接続された第２保護装置とを
具えている半導体装置において、前記保護手段は更に第
１電源端子と第２電源端子との間に接続された第３保護
装置を具え、この保護装置は前記第１及び第２保護装置
より小さな逆方向降伏電圧を有し、かつ前記複数の情報
端子がこの第３保護装置を共有していることを特徴とす
る半導体装置。 - 【請求項２】 動作中に第１電源端子が第２電源端子に
対し正の動作電圧を供給し、かつ第１保護装置が、カソ
−ド領域を第１電源端子に接続し、アノ−ド領域を情報
端子に接続した第１ダイオ−ドを具え、第２保護装置
が、カソ−ド領域を情報端子に接続し、アノ−ド領域を
第２電源端子に接続した第２ダイオ−ドを具え、第３保
護装置が、エミッタ領域およびコレクタ領域を電源端子
間に接続したバイポ−ラトランジスタを具えていること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 集積回路が反対導電型のチャネル領域で
分離されたド─プソ─ス領域およびド─プドレイン領域
を有する複数個の絶縁ゲ─ト電解効果トランジスタを具
え、かつ第３保護装置が、エミッタおよびコレクタ領域
が絶縁ゲ─ト電解効果トランジスタのソ─スおよびドレ
イン領域と同時に形成されたラテラルバイポ─ラトラン
ジスタを具えていることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 第３保護装置が、ｎ型べース領域で互い
に離間されたｎ型エミッタ領域およびｎ型コレクタ領域
を具えるバイポーラトランジスタを具え、ベース領域に
比較的高濃度ドープの接点領域が設けられ、コレクタ領
域が第１電源端子に結合され、エミッタ領域およびバー
ス接点領域に共通ベース／エミッタ電極が設けられ、こ
の電極が第２電源端子に結合されていることを特徴とす
る請求項２または３記載の半導体装置。 - 【請求項５】 第１および第２保護装置の少なくとも一
方が、アノード領域またはカソード領域の一方が電解効
果トランジスタのソースおよびドレインと同時に形成さ
れたダオードを具え、前記アノード領域およびカソード
領域の他方の領域が第３保護装置のエミッタおよびコレ
クタ領域よりも低濃度ドープであることを特徴とする請
求項３または４記載の半導体装置。 - 【請求項６】 第１および第２保護装置の少なくとも一
方が、第３保護装置のエミッタおよびコレクタ領域より
も低濃度ドープのアノード領域およびカソード領域を具
えていることを特徴とする請求項３または４記載の半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93200076:3 | 1993-01-13 | ||
| EP93200076A EP0606667A1 (en) | 1993-01-13 | 1993-01-13 | Semiconductor device with an integrated circuit provided with over voltage protection means |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236965A true JPH06236965A (ja) | 1994-08-23 |
Family
ID=8213566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002075A Pending JPH06236965A (ja) | 1993-01-13 | 1994-01-13 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0606667A1 (ja) |
| JP (1) | JPH06236965A (ja) |
| KR (1) | KR940018964A (ja) |
| TW (1) | TW280038B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
| JP2006332144A (ja) * | 2005-05-24 | 2006-12-07 | Pioneer Electronic Corp | 集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19539079A1 (de) * | 1995-10-20 | 1997-04-24 | Telefunken Microelectron | Schaltungsanordnung |
| GB2334633B (en) | 1998-02-21 | 2002-09-25 | Mitel Corp | Low leakage electrostatic discharge protection system |
| FR2782581B1 (fr) * | 1998-08-18 | 2000-09-22 | St Microelectronics Sa | Dispositif de protection contre les decharges electrostatiques |
| WO2000028594A1 (en) * | 1998-11-09 | 2000-05-18 | Koninklijke Philips Electronics N.V. | Over-voltage protection for integrated analog and digital circuits |
| CN101916760A (zh) * | 2010-05-28 | 2010-12-15 | 上海宏力半导体制造有限公司 | 一种有效避免闩锁效应的可控硅esd保护结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736271A (en) * | 1987-06-23 | 1988-04-05 | Signetics Corporation | Protection device utilizing one or more subsurface diodes and associated method of manufacture |
-
1993
- 1993-01-13 EP EP93200076A patent/EP0606667A1/en not_active Withdrawn
- 1993-10-12 TW TW082108418A patent/TW280038B/zh active
-
1994
- 1994-01-12 KR KR1019940000405A patent/KR940018964A/ko not_active Application Discontinuation
- 1994-01-13 JP JP6002075A patent/JPH06236965A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
| JP4547984B2 (ja) * | 2004-05-17 | 2010-09-22 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2006332144A (ja) * | 2005-05-24 | 2006-12-07 | Pioneer Electronic Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0606667A1 (en) | 1994-07-20 |
| KR940018964A (ko) | 1994-08-19 |
| TW280038B (ja) | 1996-07-01 |
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