KR100427781B1 - 반도체장치 - Google Patents

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KR100427781B1
KR100427781B1 KR10-2001-0046603A KR20010046603A KR100427781B1 KR 100427781 B1 KR100427781 B1 KR 100427781B1 KR 20010046603 A KR20010046603 A KR 20010046603A KR 100427781 B1 KR100427781 B1 KR 100427781B1
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Abstract

반도체장치는 신호단자, 고전위측전원단자, 저전위측전원단자, 상기 고전위측전원단자와 연결되는 제1배선, 상기 저전위측전원단자와 연결되는 제2배선, 및 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로로 구성된다. 또한 상기 반도체장치는 그 일단(一端)이 제1노드에 연결되는 제1및 제2저항소자, 상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하는 제1보호소자, 상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하는 제2보호소자, 및 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하는 제3보호소자로 구성된다.

Description

반도체장치{Semiconductor device}
본 발명은 반도체장치의 내부 소자를 정전기전류 등에 의한 파괴로부터 보호하기 위한 정전기방전(electrostatic discharge; 이하 ESD라 한다)보호회로를 갖춘 반도체장치에 관한 것이다.
일반적으로, 정전기전류 등으로 인한 파괴로부터 반도체장치를 보호하기 위한 여러 가지 방법이 제시되고 있다. 그러나, 고속신호 또는 고주파수신호를 입출력하는 신호단자의 보호에 관하여, 보호회로 또는 보호소자에 의한 단자용량의 증가와 그 보호성능과의 관계는 트레이드오프(trade-off)의 관계로 되는 경우가 많다. 따라서 용량증가의 제어와 보호성능향상의 양립이 곤란하다.
예를 들면, 일본 특허 2,715,593에서는 보호단자의 단자 캐패시터의 증가를 제어하면서 보호성능을 향상시킨 반도체집적회로(IC)(제1종래기술)를 개시하고 있다. 도 1a는 제1종래기술에 따른 반도체집적회로(IC)의 구성을 나타내는 회로도이다.
제1종래기술에 따른 반도체집적회로(IC)(70)에서, 제1다이오드(71)는 고전위측전원단자(VCC)와 입출력단자(IN/OUT) 사이에 연결된다. 제2다이오드(72)는 입출력단자(IN/OUT)와 저전위측전원단자(VEE) 사이에 연결된다. 제3다이오드(73)는 고전위측전원단자(VCC)와 저전위측전원단자(VEE) 사이에 연결된다. 내부회로(77)는 입출력단자(IN/OUT)에 연결된다. 고전위측전원단자(VCC)로부터의 전력과 저전위측전원단자(VEE)로 부터의 전력은 내부회로(77)에 공급된다. 각각의 다이오드는 회로 구동 시에 각각의 다이오드에 역바이어스가 인가되도록 구성되고, 각각의 다이오드는 인가될 수 있는 전압값 이상의 애벌란치항복전압을 갖도록 접합을 형성한다. 따라서, 각 다이오드는 회로구동 시에 부가용량으로서의 기능을 한다.
도 1b는 제1종래기술에 따른 반도체집적회로(IC)의 작용을 나타낸 회로도이다.
예를 들면, 도 1b에서 나타낸 것과 같이, 정전기방전이고전위측전원단자(VCC)에서 입출력단자(IN/OUT)로 발생할 때 세 종류의 전류경로가 있다. 제1경로(A)는 다이오드(71)를 통하여 방전이 발생하는 경로이다. 제2경로(B)는 내부회로(77)를 통하여 방전이 발생하는 경로이다. 제3경로(C)는 다이오드(72)와 다이오드(73)를 통하여 방전이 발생하는 경로이다. 따라서, 다이오드(73)의 애벌란치항복전압은 다이오드(71) 및 다이오드(72)의 애벌란치항복전압과 거의 동일하고, 다이오드(73)의 임피던스가 낮으면, ESD에 의한 써지는 경로(A)와 경로(C)에 약 반반씩 분산된다. 그 결과, 다이오드(71) 및 다이오드(72)의 크기가 반으로 되어도, 정전기써지의 내량(耐量)(resist quantity)이 확보될 수 있다. 따라서, 입출력단자의 용량성 부하는 감소된다.
"ESD Protection Using a Variable Voltage Supply Clamp"(Written by Gregg D. Croft (EOS/ESD Symposium Proceeding pp135∼140, 1994))에서는 정(正)전원(V+)단자와 부(負)전원(V-)단자 사이에 클램프소자(clamp device 또는 supply clamp)를 갖춘 집적회로(IC)(제2종래기술)를 개시하고 있다.
제2종래기술에 의하면, ESD에 의한 써지가 입출력단자에 공급되어도, 입출력단자의 보호다이오드는 애벌란치항복이 발생하지 않는다. 따라서, 보호다이오드는 ESD이벤트 내량(耐量)이 확보된 상태로 소형화할 수 있다.
도 2는 제2종래기술에 따른 집적회로(IC)(80)의 ESD보호회로의 구성을 나타낸 블록도이다.
보호다이오드들(D1, D3)은 집적회로(IC)(80)의 입출력단자들(82, 83)과 V1+단자 사이에 연결되는데, 다이오드들(D1, D3)의 각 애노드가 상기 입출력단자 측과 연결된다. 보호다이오드들(D2, D4)은 입출력단자(83, 83)와 V1- 단자 사이에 연결되는데, 다이오드들(D2, D4)의 각 캐소드가 상기 입출력단자 측과 연결된다. 사이리스터로 구성된 클램프소자(85)는 V1+단자와 V1-단자 사이에 갖추어 진다.
클램프소자(85)의 클램프전압이 보호다이오드들(D1∼D4)의 애벌란치항복전압에서 두 개 순바이어스다이오드의 전압강하에 따른 전압차에 의해 얻어지는 값보다 작게 유지되도록 하는 방식으로 ESD에 의한 써지가 입출력단자(82, 83)에 공급되더라도 보호다이오드들(D1∼D4)은 애벌란치항복을 일으키지 않고 방전될 수 있다
구체적으로 예를 들면, ESD에 의한 정써지펼스가 V1-단자에 대응하는 입출력단자(82)에 인가되는 경우에, 전류는 보호다이오드(D1)에서 V1+단자로 흐르고(순방향), 상기 전류는 V1+단자에서 클램프소자(85)로 흐르고, 또 클램프소자(85)에서 V1-단자로 흐른다. 따라서 ESD에 의한 써지는 방전된다. 전류는 보호다이오드(D2)로는 흐르지 않는다. 보호다이오드(D1)는 순방향으로 작동되기 때문에, 전압소비는 작다. 따라서 발열이 작기 때문에, 보호다이오드(D1)를 충분히 소형화 할 수 있다. 이와 유사하게 다른 다이오드들(D2∼D4)도 그 크기의 소형화가 가능하다.
프린트배선기판에 탑재되어 사용되는 실사용 상황에서, V1+단자 및 V2+단자는 단락되고, V1-단자 및 V2-단자가 단락된다. 따라서, 사이리스터의 애노드 및 애노드 게이트는 단락되고 또한 사이리스터의 캐소드 및 캐소드 게이트는 단락된다. 즉, 실사용 상황에서, 충분히 높은 클램프 전압이 유지되고, 집적회로(IC)의 통상작동전압 범위 내에서는 래치업동작(latch up operation)이 발생하지 않는다.
일본 특개평6-69429호에서 정전기 등으로 인하여 MOS트랜지스터(내부회로 보호를 위한 트랜지스터)의 게이트산화막의 파괴를 방지하는 보호장치를 갖춘 반도체회로(제3종래기술)를 개시하고 있다. 도 3a는 제3종래기술에 따른 반도체회로의 보호회로를 나타내는 회로도이고, 도 3b는 보호회로에 따른 모식적인 단면도이다.
반도체회로(90)의 입력패드(91)는 신호선(95)을 통하여 내부회로(92)와 연결된다. 제1저항(R91)은 상기 신호선(95)과 p-채널MOS트랜지스터(QA)의 드레인 사이에 연결된다. 제2저항(R92)은 신호선(95)과 n-채널MOS트랜지스터(QB)의 드레인 사이에 연결된다. 트랜지스터(QA)의 소스(source)와 게이트는 전원전압(VDD)단자에 연결된다. 트랜지스터(QB)의 소스와 게이트는 전원전압(VSS)단자와 연결된다. 소자분리용산화막(161)은 트랜지스터(QA)와 트랜지스터(QB) 사이에 형성된다. 폴리실리콘제의 저항(162, 163)은 소자분리용산화막(161) 상에 형성된다. 제1저항(R91)은 저항(162)으로 구현된다. 제2저항(R92)은 저항(163)으로 구현된다. 저항(162)의 일단(一端)은 p-형확산영역(134)에 연결된다. 저항(163)의 일단(一端)은 n-형확산영역(145)에 연결된다. 저항(162) 및 저항(163)은 신호선(95)에 각각 연결된다.
반도체회로(90)에서, 저항(R91 또는 162) 및 저항(R92 또는 163)을 통하여 트랜지스터들(QA,QB) 각각의 드레인에 초과전압이 인가된다. 그 결과, 초과전압은 게이트산화막(136, 147)에 직접 인가되지 않는다. 따라서, 게이트산화막(136, 147)의 내노이즈성(resist noise characteristics)이 향상된다. 누설전류의 발생비율이현저하게 감소하였다.
제1종래기술에서, 보호다이오드들(71, 72)은 입출력단자와 전원단자 사이에 갖추어 진다. 대형 보호다이오드(73)는 전원단자들 사이에 갖추어진다. 보호다이오드(73)는 보호다이오드들(71, 72)의 애벌란치항복전압과 거의 동일한 애벌란치항복전압을 갖는다. 상기 구성에 따르면, 입출력단자에 인가된 ESD에 의한 써지에 의해 발생되는 전류는 분산되어, 보호다이오드들(71, 72)은 ESD보호성능을 유지하면서 소형화하고 있다. 그러나, 내부회로(77)의 스트레스를 억제하기 위하여 보호다이오드들(71, 72)에도 동일한 정도의 역방향전류를 흘릴 필요가 있다. 따라서 보호다이오드들(71, 72)의 파괴방지를 위하여 보호다이오드(71, 72)의 소형화에는 한계가 있으며, 그 결과 4㎊ 이상의 기생용량이 입출력단자에 부가된다. 보호다이오드들(71, 72)을 통하여 흐르는 역방향전류를 충분히 최소화하면서 보호다이오드들(71, 72)을 소형화하기 위하여, 보호다이오드(73)의 애벌란치항복전압과 동일한 정도로 보호다이오드들(71, 72)의 애벌란치항복전압을 증가시킬 필요가 있다. 이러한 경우, 이것은 내부회로(77)의 스트레스 증가를 초래한다.
제2종래기술에서, 사이리스터로 구성된 클램프소자(85)는 전원단자들 사이에 갖추어진다. 이러한 구성으로, ESD보호성능을 유지하면서 보호다이오드들(D1∼D4)의 소형화가 가능하다. 그러나, 사이리스터가 전원단자들 사이에 갖추어지면, 사이리스터가 노이즈 등에 의해 ON 되는 경우 전원이 차단될 때까지 정상적인 작동으로 복귀될 수 없다는 문제가 있다.
제3종래기술에서, MOS트랜지스터는 내부회로를 보호하는 보호장치로 사용된다. 또한 저항소자는 보호트랜지스터의 게이트산화막의 파괴를 방지하는 보호장치로 사용된다. 그러나, 상기 단자(VDD)와 상기 단자(VSS)가 통상적으로 연결되어 있는 조건하에서 초과입력이 입력단자에 인가될 때만 상기 보호 트랜지스터가 적용되고, 설치하기 전에 보호장치와 정전기에 의해 발생되는 입력단자용량의 증가는 고려되지 않았다.
본 발명의 목적은 탑재 전 후와 상관없이 ESD에 의한 써지 등에 대한 소정의 보호성능을 갖추면서 신호단자의 부가용량의 증가를 제어할 수 있고, 또한 ESD에 의한 써지 등과 같은 스트레스가 제거된 후 전원의 차단없이 정상적인 작동으로 복귀될 수 있는 ESD보호회로를 구비한 반도체장치를 제공하는 것이다.
도 1a는 제1종래기술에 따른 반도체집적회로(IC)의 구성을 나타내는 회로도이며, 도 1b는 제1종래기술에 따른 반도체집적회로(IC)의 작동을 나타내는 회로도이다.
도 2는 제2종래기술에 따른 집적회로(IC)의 ESD보호회로의 구성을 나타내는 블록도이다.
도 3a는 제3종래기술에 따른 반도체회로의 보호회로를 나타내는 회로도이며, 도 3b는 보호회로에 대응되는 영역을 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 제1실시예에 따른 반도체장치에서 보호소자들의 연결상태를 나타내는 회로도들이다.
도 5는 n-채널MOS트랜지스터의 전압-전류 특성을 대략적으로 나타낸 그래프이다.
도 6a 및 6b는 본 발명의 제2실시예에 따른 반도체장치에서 보호소자들의 연결상태를 나타내는 회로도들이다.
도 7a 및 7b는 본 발명의 제3실시예에 따른 반도체장치에서 보호소자들의 연결상태를 나타내는 회로도들이다.
도 8a 및 도 8b는 각 다이오드들(4, 5) 구조의 실시예를 나타내는 단면도들이다.
도 9는 다이오드(5) 구조의 다른 실시예를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 ; p-채널MOS트랜지스터 2, 3 ; n-채널MOS트랜지스터
4, 5 ; 다이오드 R6, R7, R8 ; 저항
10A, 10B, 10C ; 반도체장치 11, 13 ; 단자
12, 14 ; 배선 23A, 23B, 23C ; 신호단자
20 ; 내부회로 21 ; 신호단자그룹
110 ; n-형확산영역 120, 121 ; p-형확산영역
105a, 105b 105c ; STI 114 ; 저농도영역
112 ; n형-콘택트영역 122 ; p형-콘택트영역
본 발명의 제1양태에 따르면, 반도체장치는 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 그 일단(一端)이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자; 상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때 전압-전류 특성이 부성저항영역(negative resistance region)과 유지영역(holding region)으로 나타나는 제1보호소자; 상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 및 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자를 포함한다. "Vh2(I1)+r2×I1≥Vf1+Vr3>Vr2"와 "Id2>I1"의 관계를 만족하고, 여기서, I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 통하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고, Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이며, r2는 상기 제2저항소자의 저항값이고, Vf1은 제1단자는 접지되고 제2단자에 정전압이 인가되는 경우 상기 제1보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며, Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다.
본 발명의 제2양태에 따르면, 반도체장치는 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 그 일단(一端)이 신호단자와 내부회로를 연결하는 배선 상에 존재하는 제1노드에 연결되는 제1및 제2저항소자; 상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자; 상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제2단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 및 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자를 포함한다. "Vh1(I2)+r1×I2≥Vf2+Vr3>Vr1"와 "Id1>I2"의 관계를 만족하고, 여기서 I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 통하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고, Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이며, r1은 상기 제1저항소자의 저항값이고, Vf2는 제3단자는 접지되고 제4단자에 정전압이 인가되는 경우 상기 제2보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며, Vr1은 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다.
본 발명의 제3양태에 따르면, 반도체장치는 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 그 일단이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자; 상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자; 상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제2단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자; 및 상기 신호단자와 내부회로를 연결하는 상기 배선 상에 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자를 포함한다. "Vh2(I1)+r2×I1≥Vf4+Vr3>Vr2"와 "Id2>I1" 관계를 만족하고, 여기서 I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 통하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고, Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이고, r2는 상기 제2저항소자의 저항값이고, Vf4는 제4보호소자의 캐소드가 접지되고 제4보호소자의 애노드에 정전압이 인가되는 경우 상기 제4보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며, Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다. 반도체장치는 또한 및 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드를 갖는 다이오드로 구성된 제5보호소자를 포함한다.
본 발명의 제4양태에 따르면, 반도체장치는 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 일단이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자; 상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자; 상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자; 상기 신호단자와 내부회로를 연결하는 상기 배선 상에 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자; 및 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되는 제5보호소자를 포함한다. "Vh1(I2)+r1×I2≥Vf5+Vr3>Vr1"와 "Id1>I2" 관계를 만족하고, 여기서 I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 통하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고, Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이고, r1은 상기 제1저항소자의 저항값이고, Vf5는 제5보호소자의 캐소드가 접지되고 제5보호소자의 애노드에 정전압이 인가되는 경우 상기 제5보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며, Vr1은 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다.
본 발명의 제5양태에 따르면, 반도체장치는 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 제1배선에 연결되는 제1단자 및 상기 신호단자와 상기 내부회로를 연결하는 배선 상에 존재하는 제1노드에 연결되는 제2단자를 포함하고, 상기 제2단자가 접지되었을 때 전압-전류 특성이 부성저항영역 및 유지영역으로 나타나는 제1보호소자; 상기 제1노드에 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자; 상기 신호단자와 내부회로를 연결하는 상기 배선 상에 제1노드보다는 신호단자와 가까이 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자; 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되는 제5보호소자; 및
제1노드와 제2노드 사이에 연결되는 저항소자를 포함한다. "Vh2(I1)+r3×I1≥Vf4+Vr3>Vr2"와 "Id2>I1" 관계를 만족하고, 여기서, I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 통하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고, Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이고, r3은 상기 저항소자의 저항값이고, Vf4는 제4보호소자의 캐소드가 접지되고 제4보호소자의 애노드에 정전압이 인가되는 경우 상기 제4보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며, Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다.
본 발명의 제6양태에 따르면, 신호단자; 고전위측전원단자; 저전위측전원단자; 상기 고전위측전원단자와 연결되는 제1배선; 상기 저전위측전원단자와 연결되는 제2배선; 상기 제1및 제2배선으로부터 전원이 공급되는 내부회로; 제1배선에 연결되는 제1단자 및 상기 신호단자와 상기 내부회로를 연결하는 배선 상에 존재하는 제1노드에 연결되는 제2단자를 포함하고, 상기 제2단자가 접지되었을 때 전압-전류 특성이 부성저항영역 및 유지영역으로 나타나는 제1보호소자; 상기 제1노드에 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자; 상기 신호단자와 내부회로를 연결하는 상기 배선 상에 제1노드보다는 신호단자와 가까이 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자; 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되는 제5보호소자; 및 제1노드와 제2노드 사이에 연결되는 저항소자를 포함한다. "Vh1(I2)+r3×I2≥Vf5+Vr3>Vr2"와 "Id2>I1" 관계를 만족하고, 여기서, I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 통하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고, Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이고, r3은 상기 저항소자의 저항값이고, Vf5는 제5보호소자의 캐소드가 접지되고 제5보호소자의 애노드에 정전압이 인가되는 경우 상기 제5보호소자를 통하여 전류가 흐르기 시작할 때 전압이고, Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며, Vr1은 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며, Vr3은 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미한다.
본 발명의 바람직한 실시예를 첨부 도면을 참조로 자세하게 설명할 것이다.
도 4a 및 도 4b는 본 발명의 제1실시예에 의한 반도체장치에서 보호소자의 연결상태를 나타내는 회로도으로, 도 4a 는 ESD에 의한 정써지전압(positive surge voltage)이 제1신호단자에 인가되어 저전위측전원단자로 방전되는 경우 전류경로를 나타내는 회로도이고, 도 4b는 ESD에 의한 부써지전압(negative surge voltage)이 제1신호단자에 인가되어 고전위측전원단자에 방전되는 경우 전류경로를 나타내는 회로도이다.
제1실시예에 따른 반도체장치(10A)는 p-채널MOS트랜지스터(제1보호소자)(1), n-채널MOS트랜지스터(제2보호소자)(2), n-채널MOS트랜지스터(제3보호소자)(3), 저항들(제1및 제2저항소자)(R6, R7), 고전위측전원단자(이하 Vdd단자라 한다)(11), Vdd단자에 연결되는 Vdd배선(12), 저전위측전원단자(이하 GND단자라 한다)(13), GND단자에 연결되는 GND 배선(14), 내부회로(20), 신호단자그룹(21)으로 구성된다. 신호단자그룹(21)은 예를 들면 제1신호단자(23A)를 포함한다.
저항들(R6, R7)의 각 일단은 제1접점(노드)(N1)에 연결되고, 상기 제1접점은 제1신호단자(23A) 및 내부회로(20) 사이를 연결하는 배선 상에 존재한다. MOS트랜지스터(1)의 게이트 및 소스(제1단자)는 공통으로 Vdd배선(12)에 연결된다. MOS트랜지스터(1)의 드레인(제2단자)은 저항(R6)의 다른 일단에 연결된다. MOS트랜지스터(2)의 드레인(제3단자)은 저항(R7)의 다른 일단에 연결된다. MOS트랜지스터(2)의 게이트(제4단자) 및 소스는 공통적으로 GND배선(14)에 연결된다. MOS트랜지스터(3)의 드레인(제5단자)은 Vdd배선(12)에 연결된다. MOS트랜지스터(3)의 게이트(제6단자) 및 소스는 공통으로 GND배선(14)에 연결된다.
다음으로, 전압-전류특성은 n-채널MOS트랜지스터의 게이트와 소스 및 기판이 접지되고, 정전압이 상기 드레인에 인가되는 때를 설명하려고 한다. 도 5는 n-채널MOS트랜지스터의 전압-전류 특성을 개략적으로 나타내는 그래프이다. 도 5의 수평축은 공급전압을 가리키며, 수직축은 전류를 가리킨다. 도 5에서 드러난 특성을 일반적으로 스냅백특성이라고 한다.
고전압이 상기 드레인에 인가되면, 전기방전이 소스 및 드레인 사이에서 시작된다. 그 후, 드레인 전류가 증가하면, 드레인 전압은 소정의 최대값(스냅백 개시전압(Vr))까지 증가한다. 드레인 전압이 최대치까지 증가하면, 부성저항영역 내에서 떨어지면서 감소하여, 전류가 유지개시전류(Is)로 된 때 상기 드레인 전압은 최소값(유지개시전압 Vs)에 이른다. 그 후, 드레인 전압(유지전압 Vh(Ih))은 다시 드레인 전류(유지전류 Ih)가 증가함에 따라 다시 증가한다. 또한 드레인 전압이 증가하고, 드레인 전류가 증가하면, 드레인전류가 소정 전류값(Id)이 된 때 MOS트랜지스터의 파괴가 발생한다. 자세한 설명은 생략하더라도, p-채널MOS트랜지스터의 드레인을 접지하고, p-채널MOS트랜지스터의 게이트와 소스 그리고 기판으로 공통의 정전압을 인가하면, 비슷한 스냅백 특성을 얻을 수 있다.
따라서, 제1단자는 n-채널MOS트랜지스터의 드레인이고, 제2단자는 n-채널MOS트랜지스터의 게이트와 소스 사이에 공통연결한 보호소자 및 제1단자는 p-채널MOS트랜지스터의 게이트와 소스 사이에 공통연결하고, 제2단자는 p-채널MOS트랜지스터의 드레인인 보호소자에 있어서, 스냅백 개시전압(Vr), 유지개시전류(Is), 유지개시전압(Vs), 유지전류(Ih)와 유지전압(Vh(Ih))은 부성저항개시전압, 유지개시전류, 유지개시전압, 각 보호소자의 유지영역의 전류와 전압이다. 상기 정의에 기초하여, 본 발명에서는, Vr1, Vr2, Vr3은 각각 제1, 제2, 제3보호소자의 부성저항개시전압(negative resistance starting voltage)으로 정의 되며, Is1, Is2, Is3은 각각 제1, 제2, 제3보호소자의 유지개시전류로 정의되며, Vs1, Vs2, Vs3은 각각 제1, 제2, 제3보호소자의 유지개시전압으로 정의되며, Ih1, Ih2, Ih3은각각 제1, 제2, 제3보호소자의 유지전류로 정의되며, Vh1(Ih1), Vh2(Ih2), Vh3(Ih3)은 각각 제1, 제2, 제3보호소자의 유지전압으로 정의된다.
또한, I1은 ESD에 의한 정써지전압이 상기 제1신호단자(23A)에 인가되고 GND단자(13)로 방전될 때, 제1신호단자(23A)로부터 저항(R7), n-채널MOS트랜지스터(2) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다. Id2는 n-채널MOS트랜지스터의 파괴가 전류(I1)에 의하여 발생할 때 전류값으로 정의된다. I3은 제1신호단자(23A)에서부터 저항(R6), p-채널MOS트랜지스터(1), Vdd배선(12), n-채널MOS트랜지스터(3) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다.
I2는 ESD에 의한 부써지전압이 제1신호단자(23A)에 인가되고 Vdd단자(11)로 방전될 때, Vdd단자(11)에서부터 Vdd배선(12), p-채널MOS트랜지스터(1) 및 저항(R6)을 거쳐 제1신호단자(23A)로 흐르는 전류값으로 정의된다. Id1은 p-채널MOS트랜지스터(1)의 파괴가 전류(I2)에 의해 발생할 때 전류값으로 정의된다. I4는 Vdd단자(11)에서부터 Vdd배선(12), n-채널MOS트랜지스터(3), GND배선(14), n-채널MOS트랜지스터(2) 및 저항(R7)을 거쳐 제1신호단자(23A)로 흐르는 전류값으로 정의된다.
r1, r2는 각각 저항(R6, R7)의 저항값이다.
Vh2(I1)는 전류(I1)에 의해 발생하는 n-채널MOS트랜지스터(2)의 전압강하로 정의된다. Vh1(I2)은 전류(I2)에 의해 발생하는 p-채널MOS트랜지스터(1)의 전압강하로 정의된다. Vf1은 p-채널MOS트랜지스터(1)의 게이트와 소스 및 기판이 접지되고 정전압이 드레인에 인가될 때 p-채널MOS트랜지스터(1)의 드레인에 전류가 흐르기 시작하는 순간의 전압이다. Vf2는 n-채널MOS트랜지스터(2)의 드레인이 접지되고 정전압이 n-채널MOS트랜지스터(2)의 게이트와 소스 및 기판에 공통으로 인가될 때 n-채널MOS트랜지스터(2)의 드레인에 전류가 흐르기 시작하는 순간의 전압이다.
본 실시예에서, ESD에 의한 정써지가 제1신호단자(23A)에 인가되고 GND단자(13)로 방전되는 경우에는, 설정조건이 아래 수학식(1)을 만족하도록 설정되어야 한다.
또한, ESD에 의한 부써지는 제1신호단자(23A)에 인가되고, Vdd단자(11)로 방전되는 경우에 있어서, 설정조건이 아래 수학식(2)을 만족하도록 설정되어야 한다.
본 실시예에서, 제1신호단자(23A)의 입력용량 증가를 최대로 억제하기 위하여, 제1및 제2보호소자는 각각 작은 크기의 p-채널MOS트랜지스터(1) 및 n-채널MOS트랜지스터(2)로 구성된다. 또한 저항들(R6, R7)인 제1및 제2저항소자들은 각각 상기 트랜지스터에 연결된다. 제3보호소자는 충분히 큰 크기의 n-채널MOS트랜지스터(3)로 구성된다. 각각의 보호소자의 스냅백개시전압은 앞서 설명한 수학식(1)과 수학식(2)을 만족하도록 설정한다.
상기 제1실시예와 같은 구성에서, 예를 들면, ESD에 의한 정써지전압은 제1신호단자(23A)에 인가되면, 상기 ESD에 의한 써지전압은 GND단자(13)로 방전된다. 이런 경우, 수학식(1)에서 나타낸 것과 같이, n-채널MOS트랜지스터(2)의 스냅백개시전압(Vr2)은 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 전압(Vf1)의 합보다 작기 때문에, 스냅백이 n-채널MOS트랜지스터(2)에서 발생하고, 상기 써지전류는 저항(R7)과 n-채널MOS트랜지스터(2)를 거쳐 GND단자(13)로 흐르기 시작한다. 상기 전압(Vf1)은 p-채널MOS트랜지스터(1)의 드레인 및 소스와 기판 사이의 pn-접합 순방향발생전압이다.
전류가 상기 경로로 흐르기 시작하면, 제1연결점(N1)의 전위는 n-채널MOS트랜지스터(2) 및 저항(R7)에 의해 증가한다. n-채널MOS트랜지스터(2)와 저항(R7)은 n-채널MOS트랜지스터(3)에 인가된 전압이 n-채널MOS트랜지스터(2)의 파괴를 발생시키지 않을 정도로 충분히 작은 전류로 인한 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 저항(R6), p-채널MOS트랜지스터(1) 및 n-채널MOS트랜지스터(3)를 거쳐 흐르는 전류(I3)와 같이 GND단자(13)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 대형이고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의스냅백 발생 후에, 대부분의 써지전류는 전류(I3)로 방전된다. 그 결과, n-채널MOS트랜지스터(2)로 흐르는 전류의 증가는 전류(I1)보다 많지 않고, n-채널MOS트랜지스터(2)의 파괴가 발생하지 않는다. 써지전류의 대부분인 다량전류(I3)는 p-채널MOS트랜지스터(1)로 흐른다. 그러나 전류(I3)는 p-채널MOS트랜지스터(1)의 드레인 및 소스와 기판 사이의 pn-접합을 통하여 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, p-채널MOS트랜지스터(1)의 부분에서 전력소비 및 발열량이 최소로 되기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
한편, 예를 들면, ESD에 의한 부써지전압이 제1신호단자(23A)에 공급될 때, 상기 ESD에 의한 써지전압은 Vdd단자(11)로 방전된다. 이러한 경우, 수학식(2)에서 나타낸 것과 같이, p-채널MOS트랜지스터(1)의 스냅백 개시전압(Vr1)이 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 전압(Vf2)의 합보다 작기 때문에, 먼저 스냅백이 p-채널MOS트랜지스터(1)에서 발생하고, 써지전류는 저항(R6)과 p-채널MOS트랜지스터(1)를 경유하여 제1신호단자(23A)를 통해 흐르기 시작한다. 전압(Vf2)은 p-채널MOS트랜지스터(2)의 드레인 및 소스와 기판 사이의 pn-접합 순방향발생전압이다.
전류가 이러한 경로로 흐르기 시작하면, Vdd배선(12)의 전위는 p-채널MOS트랜지스터(1) 및 저항(R6)으로 증가한다. p-채널MOS트랜지스터(1) 및 저항(R6)은 n-채널MOS트랜지스터(3)에 공급되는 전압이 p-채널MOS트랜지스터(1)의 파괴를 일으키지 않을 정도로 충분히 작은 전류(I2)로 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 n-채널MOS트랜지스터(3), n-채널MOS트랜지스터(2) 및 저항(R7)을 거쳐 흐르는 전류(I4)와 같이 제1신호단자(23A)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 대형이고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의 스냅백 발생 후에, 대부분의 써지전류는 전류(I4)로 방전된다. 그 결과, p-채널MOS트랜지스터(1)로 흐르는 전류의 증가는 전류(I2)보다 많지 않고 p-채널MOS트랜지스터(1)의 파괴는 발생하지 않는다. 써지전류의 대부분인 다량전류(I4)는 n-채널MOS트랜지스터(2)로 흐른다. 그러나 전류(I4)는 n-채널MOS트랜지스터(2)의 드레인 및 소스와 기판 사이의 pn-접합을 통하여 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, p-채널MOS트랜지스터(2)의 부분에서 전력소비 및 발열량이 작기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
또한, 써지전류의 대부분을 방전하는 경로상의 제3보호소자는 대형의 n-채널MOS트랜지스터(3)로 구성된다. n-채널MOS트랜지스터(3)의 드레인에서 그의 게이트로 흐르는 방전전류를 일으키는 ESD에 의한 써지전압이 n-채널MOS트랜지스터(3)에 인가되면, n-채널MOS트랜지스터(3) 부분의 전압강하는 n-채널MOS트랜지스터(3)의 스냅백 특성으로 충분히 최소화 될 수 있다. 또한, ESD에 의한 써지전압이 소멸하면, n-채널MOS트랜지스터(3)는 사이리스터 소자에 의해 전원의 차단 없이 비도통상태로 복귀될 수 있다.
다음으로, 본 발명의 제2실시예를 설명할 것이다.
도 6a 및 도 6b는 본 발명의 제2실시예에 의한 반도체장치에서 보호소자의 연결상태를 나타내는 회로도로, 도 6a는 ESD에 의한 정써지전압이 제1신호단자에 인가되어 저전위측전원단자에 방전되는 경우 전류경로를 나타내는 회로도이고, 도 6b는 ESD에 의한 부써지전압이 제1신호단자에 인가되어 고전위측전원단자에 방전되는 경우 전류경로를 나타내는 회로도이다.
제2실시예에 따른 반도체장치(10B)는 p-채널MOS트랜지스터(제1보호소자)(1), n-채널MOS트랜지스터(제2보호소자)(2), n-채널MOS트랜지스터(제3보호소자)(3), 다이오드(제4보호소자)(4), 다이오드(제5보호소자)(5), 저항(제1및 제2저항소자)(R6, R7), Vdd단자(11), Vdd단자에 연결되는 Vdd배선(12), GND단자(13), GND단자에 연결되는 GND 배선(14), 내부회로(20), 신호단자그룹(21)으로 구성된다. 신호단자그룹(21)은 예를 들면 제1신호단자(23B)를 포함한다.
저항(R6, R7)의 각 일단은 제1접점(노드)(N1)에 연결되고, 상기 제1접점은 제1신호단자(23B) 및 내부회로(20) 사이를 연결하는 배선 상에 존재한다. MOS트랜지스터(1)의 게이트 및 소스는 공통으로 Vdd배선(12)에 연결된다. MOS트랜지스터(1)의 드레인은 저항(R6)의 다른 일단에 연결된다. MOS트랜지스터(2)의 드레인은 저항(R7)의 다른 일단에 연결된다. MOS트랜지스터(2)의 게이트 및 소스는 공통적으로 GND배선(14)에 연결된다. MOS트랜지스터(3)의 드레인은 Vdd배선(12)에 연결된다. MOS트랜지스터(3)의 게이트 및 소스는 공통으로 GND배선(14)에 연결된다. 또한 다이오드(4)의 애노드와 다이오드(5)의 캐소드는 제1신호단자(23B)와 내부회로(20)를 연결하는 배선 상에 존재하는 제2접점(노드)(N2)에 연결된다. 다이오드(4)의 캐소드는 Vdd배선(12)에 연결되고, 다이오드(5)의 애노드는 GND배선(14)에 연결된다. 제2접점은 제1접점(N1)보다 제1신호단자(23B)에 더 가까이 위치된다.
Vr4, Vr5 각각은 다이오드(4, 5)의 애벌란치항복전압으로 정의되고, Vf4, Vf5 각각은 다이오드(4, 5)의 순방향 발생전압이다.
또한, I1은 ESD에 의한 정써지전압이 상기 제1신호단자(23B)에 인가되고 GND단자(13)로 방전될 때, 제1신호단자(23B)로부터 저항(R7), n-채널MOS트랜지스터(2) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다. I5은 제1신호단자(23B)에서부터 다이오드(4), Vdd배선(12), n-채널MOS트랜지스터(3) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다.
I2는 ESD에 의한 부써지전압이 제1신호단자(23B)에 인가되어 Vdd단자(11)로 방전될 때, Vdd단자(11)에서부터 Vdd배선(12), p-채널MOS트랜지스터(1) 및 저항(R6)을 거쳐 제1신호단자(23B)로 흐르는 전류값으로 정의되고, I6은 Vdd단자(11)로부터 Vdd배선(12), n-채널MOS트랜지스터(3) 및 GND배선(14) 및 다이오드(5)를 거쳐 제1신호단자(23B)로 흐르는 전류값으로 정의된다.
본 실시예에서, ESD에 의한 정써지가 제1신호단자(23B)에 인가되고GND단자(13)로 방전되는 경우에는, 설정조건이 아래 수학식(3)을 만족하도록 설정되어야 한다.
또한, ESD에 의한 부써지는 제1신호단자(23B)에 인가되고, Vdd단자(11)로 방전되는 경우에 있어서, 설정조건이 아래 수학식(4)을 만족하도록 설정되어야 한다.
Vr4>vf5+Vr3
Vf2>Vf5
본 실시예에서, 제1실시예의 ESD보호회로 구성에 더하여 제4및 제5보호소자로서의 다이오드들(4, 5)이 제1신호단자(23B)에 연결된다. 또한, 입력용량의 증가를 억제하기 위하여, 다이오드들(4, 5)의 크기를 가능한한 작게 최소화한다. 각각의 보호소자의 스냅백개시전압과 애벌란치항복전압은 상기 수학식(3), (3a), (3b)와 수학식(4), (4a), (4b)를 만족하도록 설정된다.
상기 제2실시예와 같은 구성에서, 예를 들면, ESD에 의한 정써지전압은 제1신호단자(23B)에 인가되면, 상기 ESD에 의한 써지전압은 GND단자(13)로 방전된다. 이런 경우, 수학식(3)에서 나타낸 것과 같이, n-채널MOS트랜지스터(2)의 스냅백개시전압(Vr2)은 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 다이오드(4)의 순방향발생전압(forward rising voltage)(Vf4)의 합보다 작기 때문에, 우선, 스냅백이 n-채널MOS트랜지스터(2)에서 발생하고, 상기 써지전류는 저항(R7)과 n-채널MOS트랜지스터(2)를 거쳐 GND단자(13)로 흐르기 시작한다.
전류가 상기 경로로 흐르기 시작하면, 제1연결점의 전위(N1)는 n-채널MOS트랜지스터(2) 및 저항(R7)에 의해 증가한다. n-채널MOS트랜지스터(2)와 저항(R7)은 n-채널MOS트랜지스터(3)에 인가된 전압이 n-채널MOS트랜지스터(2)의 파괴를 발생시키지 않을 정도로 충분히 작은 전류로 인한 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 다이오드(4) 및 n-채널MOS트랜지스터(3)를 거쳐 흐르는 전류(I5)와 같이 GND단자(13)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 대형이고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의스냅백 발생 후에, 대부분의 써지전류는 전류(I5)로 방전된다. 그 결과, n-채널MOS트랜지스터(2)로 흐르는 전류의 증가는 전류(I1)보다 많지 않아 n-채널MOS트랜지스터(2)의 파괴가 발생하지 않는다. 써지전류의 대부분인 다량전류(I5)는 다이오드(4)로 흐른다. 그러나 전류(I5)는 다이오드(4)의 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, 다이오드(4) 부분에서 전력소비 및 발열량이 최소로 되기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
본 실시예에서, ESD에 의한 정써지전압이 GND단자(13)로 방전되는 경우, 다이오드(4) 때문에 방전전류는 p-채널MOS트랜지스터(1)와 저항(R6)의 직렬 연결체에는 거의 흐르지 않는다. 따라서, p-채널MOS트랜지스터(1)가 최소화되어도, 파괴는 발생하지 않는다.
한편, 예를 들면, ESD에 의한 부써지전압이 제1신호단자(23B)에 인가될 때, 상기 ESD에 의한 써지전압은 Vdd단자(11)로 방전된다. 이러한 경우, 수학식(4)에서 나타낸 것과 같이, p-채널MOS트랜지스터(1)의 스냅백 개시전압(Vr1)이 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 다이오드의 순방향발생전압(Vf5)의 합보다 작기 때문에, 먼저 스냅백이 p-채널MOS트랜지스터(1)에서 발생하고, 써지전류는 저항(R6)과 p-채널MOS트랜지스터(1)를 거쳐 제1신호단자(23B)로 흐르기 시작한다.
전류가 이러한 경로로 흐르기 시작하면, Vdd배선(12)의 전위는 p-채널MOS트랜지스터(1) 및 저항(R6)으로 증가한다. p-채널MOS트랜지스터(1) 및 저항(R6)은 n-채널MOS트랜지스터(3)에 공급되는 전압이 p-채널MOS트랜지스터(1)의 파괴를 일으키지 않을 정도로 충분히 작은 전류(I2)로 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 n-채널MOS트랜지스터(3)와 다이오드(5)를 거쳐 흐르는 전류(I6)와 같이 제1신호단자(23B)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 대형이고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의 스냅백 발생 후에, 대부분의 써지전류는 전류(I6)로 방전된다. 그 결과, p-채널MOS트랜지스터(1)로 흐르는 전류의 증가는 전류(I2)보다 많지 않고 p-채널MOS트랜지스터(1)의 파괴는 발생하지 않는다. 써지전류의 대부분인 다량전류(I6)는 다이오드(5)로 흐른다. 그러나 전류(I6)는 다이오드(5)를 통하여 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, p-채널MOS트랜지스터(2)의 부분에서 전력소비 및 발열이 작기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
이러한 경우, 다이오드(4) 때문에 방전전류는 n-채널MOS트랜지스터(2)와 저항(R7)의 직렬 연결체에는 거의 흐르지 않는다. 따라서, n-채널MOS트랜지스터(2)가 최소화되어도, 파괴는 발생하지 않는다.
다만 n-채널MOS트랜지스터(3)는 제1실시예와 같이 작동한다.
다음으로, 제3실시예를 설명할 것이다.
도 7a 및 도 7b는 본 발명의 제3실시예에 의한 반도체장치에서 보호소자의 연결상태를 나타내는 회로도으로, 도 7a 는 ESD에 의한 정써지전압이 제1신호단자에 인가되어 저전위측전원단자에 방전되는 경우 전류경로를 나타내는 회로도이고, 도 7b는 ESD에 의한 부써지전압이 제1신호단자에 인가되어 고전위측전원단자에 방전되는 경우 전류경로를 나타내는 회로도이다.
제3실시예에 따른 반도체장치(10C)는 p-채널MOS트랜지스터(제1보호소자)(1), n-채널MOS트랜지스터(제2보호소자)(2), n-채널MOS트랜지스터(제3보호소자)(3), 다이오드(제4보호소자)(4), 다이오드(제5보호소자)(5), 저항(제3저항소자)(R8), Vdd단자(11), Vdd단자에 연결되는 Vdd배선(12), GND단자(13), GND단자에 연결되는 GND 배선(14), 내부회로(20), 신호단자그룹(21)으로 구성된다. 신호단자그룹(21)은 예를 들면 제1신호단자(23C)를 포함한다.
p-채널MOS트랜지스터(1)의 드레인과 n-채널MOS트랜지스터(2)의 드레인은 제3접점(노드)(N3)에 연결되고, 상기 제3접점은 제1신호단자(23C) 및 내부회로(20) 사이를 연결하는 배선 상에 존재한다. MOS트랜지스터(1)의 게이트 및 소스는 공통으로 Vdd배선(12)에 연결된다. MOS트랜지스터(2)의 게이트 및 소스는 공통적으로 GND배선(14)에 연결된다. MOS트랜지스터(3)의 드레인은 Vdd배선(12)에 연결된다. MOS트랜지스터(3)의 게이트 및 소스는 공통으로 GND배선(14)에 연결된다. 다이오드(4)의 애노드와 다이오드(5)의 캐소드는 제1신호단자(23C)와 내부회로(20)를 연결하는 배선 상에 존재하는 제3접점(노드)(N3)에 연결된다. 저항(R8)은 제2접점(N2)과 제3접점(N3)에 연결된다.
여기서 r3은 저항(R8)의 저항값으로 정의된다.
또한, I1은 ESD에 의한 정써지전압이 상기 제1신호단자(23C)에 인가되고 GND단자(13)로 방전될 때, 제1신호단자(23C)로부터 저항(R8), n-채널MOS트랜지스터(2) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다. I5은 제1신호단자(23C)에서부터 다이오드(4), Vdd배선(12), n-채널MOS트랜지스터(3) 및 GND배선(14)을 거쳐 GND단자(13)로 흐르는 전류값으로 정의된다.
I2는 ESD에 의한 부써지전압이 제1신호단자(23B)에 인가되어 Vdd단자(11)로 방전될 때, Vdd단자(11)에서부터 Vdd배선(12), p-채널MOS트랜지스터(1) 및 저항(R8)을 거쳐 제1신호단자(23C)로 흐르는 전류값으로 정의되고, I6은 Vdd단자(11)로부터 Vdd배선(12), n-채널MOS트랜지스터(3) 및 GND배선(14) 및 다이오드(5)를 거쳐 제1신호단자(23C)로 흐르는 전류값으로 정의된다.
본 실시예에서, ESD에 의한 정써지가 제1신호단자(23C)에 인가되고 GND단자(13)로 방전되는 경우에는, 설정조건이 아래 수학식(5)을 만족하도록 설정되어야 한다.
또한, ESD에 의한 부써지는 제1신호단자(23B)에 인가되고, Vdd단자(11)로 방전되는 경우에 있어서, 설정조건이 아래 수학식(6)을 만족하도록 설정되어야 한다.
본 실시예에서, 제1신호단자(23C)의 입력용량 증가를 최대로 억제하기 위하여, 제1및 제2보호소자는 각각 소형의 p-채널MOS트랜지스터(1) 및 n-채널MOS트랜지스터(2)로 구성된다. 또한 제3 및 제4보호소자는 각각 소형의 다이오드(4, 5)로 구성된다. 각각의 보호소자의 스냅백개시전압 또는 애벌란치항복전압은 앞서 설명한 수학식(5) 및 (5a)와 수학식(6) 및 (6a)을 만족하도록 설정된다.
상기 제3실시예와 같은 구성에서, 예를 들면, ESD에 의한 정써지전압이 제1신호단자(23C)에 인가되면, 상기 ESD에 의한 써지전압은 GND단자(13)로 방전된다. 이런 경우, 수학식(5)에서 나타낸 것과 같이, n-채널MOS트랜지스터(2)의 스냅백개시전압(Vr2)은 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 다이오드(4)의 순방향발생전압(Vf4)의 합보다 작기 때문에, 우선, 스냅백이 n-채널MOS트랜지스터(2)에서 발생하고, 상기 써지전류는 저항(R8)과 n-채널MOS트랜지스터(2)를 거쳐 GND단자(13)로 흐르기 시작한다.
전류가 상기 경로로 흐르기 시작하면, 제2연결점의 전위(N2)는 n-채널MOS트랜지스터(2) 및 저항(R8)에 의해 증가한다. n-채널MOS트랜지스터(2)와 저항(R8)은 n-채널MOS트랜지스터(3)에 인가된 전압이 n-채널MOS트랜지스터(2)의 파괴를 발생시키지 않을 정도로 충분히 작은 전류로 인한 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 다이오드(4) 및 n-채널MOS트랜지스터(3)를 거쳐 흐르는 전류(I5)와 같이 GND단자(13)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 크고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의 스냅백 발생 후에, 대부분의 써지전류는 전류(I5)로 방전된다. 그 결과, n-채널MOS트랜지스터(2)로 흐르는 전류의 증가는 전류(I1)보다 많지 않고 n-채널MOS트랜지스터(2)의 파괴는 발생하지 않는다. 써지전류의 대부분인 다량전류(I5)는 다이오드(4)로 흐른다. 그러나 전류(I5)는 다이오드(4)를 통하여 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, 다이오드(4)의 부분에서 전력소비 및 발열이 작기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
본 실시예에서, ESD에 의한 정써지전압이 GND단자(13)로 방전되는 경우, 다이오드(4) 때문에 방전전류는 저항(R8)와 p-채널MOS트랜지스터(1)를 경유하는 경로로는 거의 흐르지 않는다. 따라서, p-채널MOS트랜지스터(1)의 크기를 최소화하여도, 파괴는 발생하지 않는다.
한편, 예를 들면, ESD에 의한 부써지전압이 제1신호단자(23C)에 인가될 때, 상기 ESD에 의한 써지전압은 Vdd단자(11)로 방전된다. 이러한 경우, 수학식(6)에서 나타낸 것과 같이, p-채널MOS트랜지스터(1)의 스냅백 개시전압(Vr1)이 n-채널MOS트랜지스터(3)의 스냅백개시전압(Vr3)과 다이오드의 순방향발생전압(Vf5)의 합보다 작기 때문에, 먼저 스냅백이 p-채널MOS트랜지스터(1)에서 발생하고, 써지전류는 저항(R8)과 p-채널MOS트랜지스터(1)를 거쳐 제1신호단자(23C)로 흐르기 시작한다.
전류가 이러한 경로로 흐르기 시작하면, Vdd배선(12)의 전위는 p-채널MOS트랜지스터(1) 및 저항(R8)으로 증가한다. p-채널MOS트랜지스터(1) 및 저항(R8)은 n-채널MOS트랜지스터(3)에 공급되는 전압이 p-채널MOS트랜지스터(1)의 파괴를 일으키지 않을 정도로 충분히 작은 전류(I2)로 Vr3을 초과하도록 설정된다. 따라서, 스냅백은 n-채널MOS트랜지스터(3)에서 발생하고, 상기 써지전류는 n-채널MOS트랜지스터(3)와 다이오드(5)를 거쳐 흐르는 전류(I6)와 같이 제1신호단자(23C)를 통하여 흐르기 시작한다.
n-채널MOS트랜지스터(3)의 크기는 대형이고, n-채널MOS트랜지스터(3)는 스냅백 후에 유지전압이 충분히 낮도록 설정된다. 따라서, n-채널MOS트랜지스터(3)의 스냅백 발생 후에, 대부분의 써지전류는 전류(I6)로 방전된다. 그 결과, p-채널MOS트랜지스터(1)로 흐르는 전류의 증가는 전류(I2)보다 많지 않고 p-채널MOS트랜지스터(1)의 파괴는 발생하지 않는다. 써지전류의 대부분인 다량전류(I6)는 다이오드(5)로 흐른다. 그러나 전류(I6)는 다이오드(5)를 통하여 순방향으로 흐른다. 때문에, 큰 전위차가 발생하지 않는다. 따라서, 다이오드(5)의 부분에서 전력소비 및 발열이 작기 때문에, 그 크기를 최소로 하여도 파괴가 발생하지 않는다.
이러한 경우, 다이오드(4) 때문에 방전전류는 n-채널MOS트랜지스터(2)와 저항(R8)을 거치는 경로에는 거의 흐르지 않는다. 따라서, n-채널MOS트랜지스터(2)가 최소화되어도, 파괴는 발생하지 않는다.
다만 n-채널MOS트랜지스터(3)는 제1실시예와 같이 작동한다.
제2및 제3실시예에서 다이오드들(4, 5)의 구조에 있어서, 예를 들면 도 8a, 8b에서 나타낸 것과 같은 충분한 애벌란치항복전압의 다이오드가 적용될 수 있다.
도 8a에서 나타낸 다이오드(4)에 대하여, n-형확산영역(110)은 p-형실리콘 기판(100) 표면에 형성된다. n-형확산영역(110)은 예를 들면 통상의 CMOS트랜지스터에서 사용하는 것과 동등한 n-웰의 불순물농도 및 확산깊이를 갖는다. 또한, n-형확산영역(110)은 STI(Shallow Trench Isolation)을 갖는 절연막들(105a, 105c)에 의해 정해진 영역 내에 위치된다. p-형확산영역(120)은 n-형확산영역(110) 내에 갖추어진다. p-형확산영역(120)은 STI(105a)과 STI(105b)에 의해 정해진 영역 내에 설치된다. p-형확산영역(120) 바로 밑의 저농도영역(114)은 p-형확산영역(120)에 접하도록 설치된다. 저농도영역(114)의 n-형 불순물농도는 p-형확산영역(120)의 농도보다 낮다. p-형확산영역(120)은 배선에 연결되는 콘택트영역(contack region)과 거의 일체로 되어 있다.
또한 n-형확산영역과 배선을 연결하는 n-형콘택트영역(112)은 n-형확산영역(110) 표면에 형성된다. n-형콘택트영역(112)은 STI들(105a, 105c)에의해 지정된 영역 내에 위치된다.
n-형확산영역(110), n-형콘택트영역(112), p-형확산영역(120), n-형저농도영역(114) 각각의 불순물농도는 예를 들면, 1×1018/㎤, 1×1020/㎤, 1×1020㎤, 1×1017/㎤ 정도이다.
다이오드(5)에 대하여, 도 8b에서 나타낸 것과 같이 n-형확산영역(110)과 p-형확산영역(121)은 p-형 실리콘기판(100) 표면에 형성된다. n-형확산영역(110) 및 p-형확산영역(121)은 통상적인 CMOS트랜지스터에서 사용하는 것과 동등한 각 n-웰, p-웰의 불순물농도와 확산깊이를 갖는다. n-형확산영역(110)은 STI들(105a, 105b)에 의해 지정된 영역 내에 위치되고, p-형확산영역(121)은 STI들(105b, 105c)에 의해 지정된 영역 내에 위치된다. n-형확산영역(110)은 캐소드의 기능을 하며, p-형확산영역(121)은 애노드의 기능을 한다.
또한, n-형확산영역(110) 및 p-형확산영역(121)의 불순물농도는 예를 들면, 1×1018/㎤ 정도이다. n-형콘택트영역(112) 및 p-형콘택트영역(122)은 각 확산영역과 배선 사이에 갖추어진다.
n-형콘택트영역(112) 및 p-형콘택트영역(122)의 불순물농도는 예를 들면, 1×1020㎤ 정도이며, 각각의 확산영역의 농도보다 높다.
상기 구조가 적용되면, 통상의 CMOS트랜지스터가 생산될 때에 별도의 새로운 생산단계의 추가없이 충분한 애벌란치항복전압을 갖는 다이오드들(4, 5)을 생산할수 있다.
또한, 에피택셜막이 p-형 실리콘기판에 형성되는 방식으로 구성된 에피텍셜 기판이 사용되는 경우, 다이오드(5)의 구조는 도 9에서 나타낸 것이 될 수 있다.
이러한 경우, 불순물농도가 1×1015㎤ 정도인 p-형 실리콘 에피텍셜막(123)은 p-형실리콘기판(100) 상에 증착된다. p-형실리콘에피텍셜막(123)은 STI들(105a, 105b, 105c)에 의해 정해진다. n-형콘택트영역(112)은 STI들(105a, 105b)에 의해 정해진 영역 표면에 형성된다. 또한 p-형콘택트영역(122)은 STI들(105b, 105c)에 의해 지정된 영역 표면에 형성된다. p-형콘택트영역(122)은 배선과 연결된다. p-형확산영역(121)은 p-형콘택트영역(122) 바로 밑에 형성되어 p-콘택트영역(122)에 접하게 된다. p-형확산영역(121)은 p-형 영역(124)과 STI(105b) 아래에서 접하게 되고, p-형 영역(124)은 n-형콘택트영역(112) 바로 밑에 있다. 또한, p-형확산영역(121)은 통상의 CMOS트랜지스터에서 사용하는 p-웰과 동등한 불순물농도와 확산깊이를 갖는다.
상기와 같은 구조에 따르면, n-형콘택트영역(112)은 캐소드의 기능을 하고, p-형 영역(124)은 애노드의 기능을 한다. 따라서, 애벌란치항복전압을 유지하면서, 다이오드의 확산용량을 보다 최소화하는 것이 가능하다.
상기 실시예에 따르면, 제1, 제2, 제3, 제4, 제5보호소자의 에어리어(area)는 예를 들면, 소정의 ESD내량(耐量)(예를 들면, HBM(Human Body Model)으로 2000V이상, MM(Machine Model)로 200V이상, CDM(Charging Device Model)로 1000V이상)을유지하는 제1종래 기술에서의 보호소자와 같은 종래의 보호소자보다 1/3 이하로 줄일 수 있다. 또한 제1신호단자에 기생하는 기생용량은 1㎊이하로 억제된다. 또한, MOS트랜지스터는 보호소자로 고전위측전원단자와 저전위측전원단자 사이에 설치되기 때문에, ESD에 의한 써지와 같은 스트레스가 제거된 후 전원의 차단 없이 정상 작동으로 복귀할 수 있다.
본 발명은 상기 언급한 각각의 실시예의 설명에 한정되지 않고, 통상의 의미 내에서 다양한 변형이 가능하다. 예를 들면, 제3보호장치는 게이트와 소스(제1단자)가 공통으로 Vdd배선에 연결되고, 드레인(제2단자)이 GND 배선에 연결되는 p-채널MOS트랜지스터로 구성될 수 있다.
본 발명에 따르면, 신호단자 바로 옆에 갖추어진 정전기보호소자의 크기를 최소화하여 입력용량의 증가를 억제하면서 필요한 정전기 내량(耐量)을 확보할 수 있다. 또한, 상기 반도체장치는 ESD에 의한 써지 등과 같은 스트레스가 제거된 후, 전원차단없이 정상작동으로 복귀할 수 있다.

Claims (24)

  1. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    일단(一端)이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자;
    상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역(negative resistance region)과 유지영역(holding region)으로 나타나는 제1보호소자;
    상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 및
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나고, "Vh2(I1)+r2×I1≥Vf1+Vr3>Vr2"와"Id2>I1"의 관계를 만족하고,
    여기서, I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 경유하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고,
    Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이고,
    r2는 상기 제2저항소자의 저항값이고,
    Vf1은 제1단자는 접지되고 제2단자에 정전압이 인가되는 경우 상기 제1보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며,
    Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 제3보호소자를 포함하는 반도체장치.
  2. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    일단이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자;
    상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자;
    상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자; 및
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나고, "Vh1(I2)+r1×I2≥Vf2+Vr3>Vr1"와 "Id1>I2"의 관계를 만족하고,
    여기서, I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 경유하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고,
    Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이고,
    r1은 상기 제1저항소자의 저항값이고,
    Vf2는 제3단자는 접지되고 제4단자에 정전압이 인가되는 경우 상기 제2보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며,
    Vr1는 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 제3보호소자를 포함하는 반도체장치.
  3. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    일단이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자;
    상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자;
    상기 제2저항소자의 다른 일단과 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자;
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자;
    상기 신호단자와 내부회로를 연결하는 상기 배선에 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성되고, "Vh2(I1)+r2×I1≥Vf4+Vr3>Vr2"와 "Id2>I1"의 관계를 만족하고,
    여기서, I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 경유하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고,
    Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이고,
    r2는 상기 제2저항소자의 저항값이고,
    Vf4은 제4보호소자의 캐소드가 접지되고 제4보호소자의 애노드에 정전압이 인가되는 경우 상기 제4보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며,
    Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 제4보호소자; 및
    상기 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성된 제5보호소자를 포함하는 반도체장치.
  4. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    일단이 신호단자와 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제1및 제2저항소자;
    상기 제1배선과 연결되는 제1단자 및 상기 제1저항소자의 다른 일단과 연결되는 제2단자를 포함하며, 상기 제2단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제1보호소자;
    상기 제2저항소자의 다른 일단일단 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자;
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자;
    상기 신호단자와 내부회로를 연결하는 상기 배선에 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자; 및
    상기 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되고, "Vh1(I2)+r1×I2≥Vf5+Vr3>Vr1"와 "Id1>I2"의 관계를 만족하고,
    여기서, I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 경유하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고,
    Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이고,
    r1은 상기 제1저항소자의 저항값이고,
    Vf5는 제5보호소자의 캐소드가 접지되고 제5보호소자의 애노드에 정전압이 인가되는 경우 상기 제5보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며,
    Vr1는 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 제5보호소자를 포함하는 반도체장치.
  5. 제3항에 있어서, 상기 제2노드는 상기 제1노드보다 상기 신호단자에 더 가까이 위치되는 반도체장치.
  6. 제4항에 있어서, 상기 제2노드는 상기 제1노드보다 상기 신호단자에 더 가까이 위치되는 반도체장치.
  7. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    제1배선에 연결되는 제1단자 및 상기 신호단자와 상기 내부회로를 연결하는 배선 상에 존재하는 제1노드에 연결되는 제2단자를 포함하고, 상기 제2단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역 및 유지영역으로 나타나는 제1보호소자;
    상기 상기 제1노드에 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자;
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자;
    상기 신호단자와 내부회로를 연결하는 상기 배선상에 제1노드보다는 신호단자와 가까이 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자;
    상기 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되는 제5보호소자; 및
    제1노드와 제2노드 사이에 연결되고, "Vh2(I1)+r3×I1≥Vf4+Vr3>Vr2"와"Id2>I1"의 관계를 만족하고,
    여기서, I1은 상기 제2저항소자, 상기 제2보호소자 및 상기 제2배선을 경유하여 상기 신호단자에서 상기 저전위측전원단자로 흐르는 제1전류값이고,
    Id2는 상기 제2보호소자의 파괴가 발생하였을 때 상기 제1전류값이고,
    r3는 상기 저항소자의 저항값이고,
    Vf4은 제4보호소자의 캐소드가 접지되고 제4보호소자의 애노드에 정전압이 인가되는 경우 상기 제4보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh2(I1)는 상기 제1전류(I1)에 의해 발생되는 상기 제2보호소자의 전압강하를 의미하며,
    Vr2는 상기 제2보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 저항소자를 포함하는 반도체장치.
  8. 신호단자;
    고전위측전원단자;
    저전위측전원단자;
    상기 고전위측전원단자와 연결되는 제1배선;
    상기 저전위측전원단자와 연결되는 제2배선;
    상기 제1및 제2배선으로부터 전원이 공급되는 내부회로;
    제1배선에 연결되는 제1단자 및 상기 신호단자와 상기 내부회로를 연결하는 배선에 존재하는 제1노드에 연결되는 제2단자를 포함하고, 상기 제2단자가 접지되었을 때 전압-전류 특성이 부성저항영역 및 유지영역으로 나타나는 제1보호소자;
    상기 상기 제1노드에 연결되는 제3단자 및 상기 제2배선과 연결되는 제4단자를 포함하며, 상기 제4단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제2보호소자;
    상기 제1배선과 연결되는 제5단자 및 상기 제2배선과 연결되는 제6단자를 포함하며, MOS트랜지스터로 구성되며, 상기 제6단자가 접지 되었을 때의 전압-전류 특성이 부성저항영역과 유지영역으로 나타나는 제3보호소자;
    상기 신호단자와 내부회로를 연결하는 상기 배선상에 제1노드보다는 신호단자와 가까이 존재하는 제2노드와 연결되는 애노드 및 상기 제1배선에 연결되는 캐소드를 갖는 다이오드로 구성된 제4보호소자;
    상기 상기 제2노드와 연결되는 캐소드 및 제2배선과 연결되는 애노드 갖는 다이오드로 구성되는 제5보호소자; 및
    제1노드와 제2노드 사이에 연결되고, "Vh1(I2)+r3×I2≥Vf5+Vr3>Vr1"과 "Id1> I2"의 관계를 만족하고,
    여기서, I2는 상기 제1배선, 상기 제1보호소자 및 상기 제1저항소자를 경유하여 상기 고전위측전원단자에서 상기 신호단자로 흐르는 제2전류값이고,
    Id1은 상기 제1보호소자의 파괴가 발생하였을 때 상기 제2전류값이고,
    r3은 상기 저항소자의 저항값이고,
    Vf5는 제5보호소자의 캐소드가 접지되고 제5보호소자의 애노드에 정전압이 인가되는 경우 상기 제5보호소자를 통하여 전류가 흐르기 시작할 때 전압이고,
    Vh1(I2)은 상기 제2전류(I2)에 의해 발생되는 상기 제1보호소자의 전압강하를 의미하며,
    Vr1는 상기 제1보호소자의 부성저항영역에서 부성저항개시전압이며,
    Vr3는 상기 제3보호소자의 부성저항영역에서 부성저항개시전압을 의미하는 저항소자를 포함하는 반도체장치.
  9. 제1항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  10. 제2항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  11. 제3항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  12. 제4항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  13. 제7항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  14. 제8항에 있어서, 상기 제3보호소자는 상기 제5단자인 드레인, 상기 제6단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  15. 제1항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  16. 제2항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  17. 제3항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  18. 제4항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  19. 제7항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  20. 제8항에 있어서, 상기 제1보호소자는 상기 제1단자인 소스, 상기 제2단자인 드레인 및 상기 소스에 연결되는 게이트를 갖춘 p-채널MOS트랜지스터로 구성되고, 상기 제2보호소자는 상기 제3단자인 드레인, 상기 제4단자인 소스 및 상기 소스에 연결되는 게이트를 갖춘 n-채널MOS트랜지스터로 구성되는 반도체장치.
  21. 제3항에 있어서, 상기 다이오드의 애노드는 p-웰확산영역(p-well diffused region)으로 구성되고, 상기 다이오드의 캐소드는 n-웰확산영역(n-well diffused region)으로 구성되는 반도체장치.
  22. 제4항에 있어서, 상기 다이오드의 애노드는 p-웰확산영역으로 구성되고, 상기 다이오드의 캐소드는 n-웰확산영역으로 구성되는 반도체장치.
  23. 제7항에 있어서, 상기 다이오드의 애노드는 p-웰확산영역으로 구성되고, 상기 다이오드의 캐소드는 n-웰확산영역으로 구성되는 반도체장치.
  24. 제8항에 있어서, 상기 다이오드의 애노드는 p-웰확산영역으로 구성되고, 상기 다이오드의 캐소드는 n-웰확산영역으로 구성되는 반도체장치.
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