KR20050123033A - 고내압 소자 및 정전기 방전 보호회로용 고내압 소자 - Google Patents

고내압 소자 및 정전기 방전 보호회로용 고내압 소자 Download PDF

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KR20050123033A
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노바텍 마이크로일렉트로닉스 코포레이션
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Abstract

정전기 방전 보호회로용 고내압 소자가 제공된다. 실리콘층이 기판에 형성된다. 제1 도전형 웰 및 제2 도전형 웰이 실리콘층에 형성된다. 제2 도전형 저농도 도핑 영역이 제2 도전형 웰에 인접하게 위치한다. 제2 도전형 고농도 도핑 영역은 제2 도전형 웰의 일부 및 저농도 도핑 영역 아래에 위치한다. 게이트 구조물은 제1 도전형 웰의 일부 및 저농도 도핑 영역 상부에 배치된다. 제2 도전형 제1 도핑 영 및 제2 도전형 제2 도핑 영역은 게이트 구조물의 측벽 아래의 저농도 도핑 영역 및 제1 도전형 웰에 배치된다. 소자 분리 구조물은 저농도 도핑 영역에 배치된다. 제1 도전형 도핑 영역은 제1 도전형 웰에 배치된다.

Description

고내압 소자 및 정전기 방전 보호회로용 고내압 소자{HIGH VOLTAGE DEVICE AND HIGH VOLTAGE DEVICE FOR ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 고내압 소자 및 정전기 방전 보호회로용 고내압 소자에 관한 것이다.
높은 상대 습도(RH)에서 카펫이 깔린 마루를 걷는 사람에게는 정전기가 충분하게 축적되어 수십 내지 수백 볼트(V)의 정전기를 발생시킨다. 실제로 상대 습도가 낮을 경우에는 만 볼트 정도까지의 정전기가 생성된다. 또한, 반도체 소자들을 패키징하거나 테스트하는 설비들은 일상적으로 수백 내지 수천 볼트의 정전기를 발생시킨다. 대전된 물체(예를 들면, 인체 또는 설비)가 실리콘 웨이퍼에 접촉될 경우, 상기 웨이퍼를 통하여 정전기가 방전된다. 상기 정전기의 방전 동안 순간 전력은 웨이퍼 내의 반도체 소자들에게 손상을 입혀 불량을 유발할 수 있다. 이러한 종류의 정전기 방전은 패키징된 칩의 집적도를 저하시킨다.
정전기 방전(Electro-Static discharge; ESD)에 기인하는 가능한 손상으로부터 반도체 집적 회로 소자들을 보호하기 위하여 많은 방법들이 개발되어 왔다. ESD 보호의 가장 보편적인 형태는 특별한 패키지 내에 장치를 설치하는 것이다. 다시 말하면, 보호할 내부 회로와 각 결합 패드 사이에 특별하게 디자인된 정전기 방전 보호회로를 설치하는 것이다.
Kunz에게 허여된 미국특허 제6,624,478호에는, 도 1에 도시한 바와 같은 2개의 N형 MOS 트랜지스터들(100, 102)을 구비하는 설계가 개시되어 있다.
도 1을 참조하면, 상기 트랜지스터들(100, 102)의 게이트들은 서로 연결된다. 상기 트랜지스터들(100, 102)의 트레인들(104a, 104b)은 N형 웰들(106) 내에 형성되어 함께 연결된다. 또한, 상기 트랜지스터들(100, 102) 중의 하나는 다른 하나의 트랜지스터(102)의 기생 쌍극 트랜지스터를 스위칭하는 데 사용된다.
또한, 삼성 전자(주)의 Rhee에게 허여된 미국특허 제6,345,941호에는 도2에 도시한 바와 같은 정전기 방전 보호회로가 개시되어 있다.
도 2에 도시한 바와 같이, 상기 정전기 방전 보호회로는 MOS 트랜지스터(200) 및 제너 다이오드(202)를 구비한다. 상기 MOS 트랜지스터(200)의 문턱 전압은 내부 회로의 구동 전압 보다는 높지만 상기 내부 회로 내의 MOS트랜지스터의 드레인의 접합 항복 전압 보다는 낮다. 또한, 제너 다이오드를 사용하는 각 결합 패드 대신 복수 개의 결합 패드들이 넓은 접합 영역을 갖는 공통 다이오드를 사용한다.
또한, Horiguchi에게 허여된 미국특허 제5,932,914호에는 도 3에 도시한 바와 같은 정전기 항복 보호소자가 개시되어 있다.
도 3에 도시한 바와 같이, 상기 소자는 보호 다이오드(300), NPN 보호 쌍극 트랜지스터(302), P형 웰(304), N형 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor), 그리고 N형 매립층(308)을 구비한다. 상기 미국특허 제5,932,914호에 따르면, 보호 부품들을 구동시키는 동안 상기 N형 매립층(308)이 상기 보호 부품들로부터 방출되는 전자들을 흡수하여 내부 회로가 주입되는 전자들에 의해 손상을 입는 것을 방지한다.
또한, Kouno 등에게 허여된 미국특허 제6,365,932호에는 도 4에 도시한 바와 같은 보호 다이오드들을 내부에 포함하여 큰 항복 차동 전압 및 낮은 면저항을 갖는 전력용 MOS 트랜지스터가 개시되어 있다.
도 4에 도시한 바와 같이, 상기 전력용 MOS 트랜지스터는 상향 드레인 형태의 MOSFET에 해당된다. 상기 MOSFET는 드레인의 측면 상에 두꺼운 게이트 유전층을 구비한다. 또한, P형 도핑 영역(400) 및 깊은 N형 도핑 영역(402) 사이에 증가하는 바이패스를 위한 보호 다이오드가 형성된다.
근래 들어 고전압 신호들을 사용하기 때문에, 고내압 시스템을 위한 상보성 MOS(CMOS) 트랜지스터를 제조하는 공정들이 개발되고 있다. 이러한 형태의 트랜지스터들은 예를 들면, 디스플레이 구동 IC들, 전원 공급기기, 전원 조절기기, 통신 기기, 자동차 전자 기기 또는 산업용 조절기기 등과 같은 고내압 전력용 집적회로들 또는 영상 인터페이스 회로들에 적용된다. 고내압 시스템(예를 들면, 구동 전압이 10V 이상)에 요구되는 조건을 만족시키기 위하여, 대부분의 MOS 트랜지스터 조립 공정은 항복 전압을 향상시키도록 다음과 같은 형태를 취하고 있다.
첫째, 실리콘 기판 상에 상대적으로 낮은 고농도로 도핑된 에피택시얼 실리콘층이 형성되어 항복 전압 및 구동 전압을 향상시키도록 소자 영역의 도핑 농도를 개조한다. 둘째, MOS 트랜지스터의 소스 또는 드레인에 더 높게 도핑된 영역들이 추가되어 접합 항복 전압이 증가되고 이와 함께 구동 전압도 증가된다. 셋째, 드레인과 게이트 사이에 필드 산화막이 배치되어 드레인과 게이트 사이의 항복 전압이 향상된다.
도 5는 종래의 고내압 시스템의 대칭 NMOS 트랜지스터의 개략적인 단면도를 도시한 것이다.
도 5에 도시한 바와 같이, 고내압 N형 웰(High Voltage N-type Well; HVNW)들(500, 502)이 소스/드레인 N형 고농도 도핑 영역들(504, 506) 아래에 배치된다. 또한, 상기 N형 저농도 도핑 영역(504) 및 상기 고내압 N형 웰(500)은 함께 상기 NMOS 트랜지스터의 소스를 구성하는 반면 상기 N형 고농도 도핑 영역(506) 및 상기 고내압 N형 웰(502)은 함께 상기 NMOS 트랜지스터의 드레인을 구성한다. 상기 소스와 드레인이 대칭적으로 배치되기 때문에, 상기 소스와 드레인은 회로를 응용할 때 서로 바꾸어질 수 있다. 또한, 상기 NMOS 트랜지스터의 벌크 영역은 기본적으로 P형 웰(508) 내에 형성된다. 상기 P형 에피택시얼 실리콘층(510), 상기 P형 기판(512), 상기 P형 웰(514) 및 상기 P형 고농도 도핑 영역(516)을 통하여 벌크 포텐셜(potential)이 조절된다. 더욱이, 종래의 CMOS 제조 공정을, 예를 들면 이온 주입 공정, 열 확산 공정, 산화 공정 및 사신 식각 공정 등을 통하여 상기 NMOS 트랜지스터의 다양한 구성 부품들이 두꺼운 P형 에피택시얼 실리콘층(510)(약 3 내지 약 20㎛ 정도의 두께) 상에 조립된다. 실제로, 상기 P형 에피택시얼 실리콘층(510)은 CMOS 제조 공정 후에 두꺼운 에피택시얼 실리콘층의 잔류부분에 해당된다. 고내압 시스템의 NMOS 트랜지스터를 위하여, 상기 고내압 N형 웰과 P형 웰 사이의 높은 항복 전압을 갖는 접합이 소스/벌크 계면을 구성한다. 또한, 필드 산화물 소자 분리 구조(518)는 상기 드레인과 폴리실리콘 게이트(520) 사이에 배치된다. 따라서, 상기 NMOS 트랜지스터의 드레인 또는 게이트에 높은 구동 전압이 인가될 수 있다.
도 6은 종래의 고내압 시스템의 비대칭 NMOS 트랜지스터의 개략적인 단면도를 도시한 것이다.
도 6능 참조하면, 도 5에 도시한 구조와는 달리 필드 산화물 소자 분리 구조물(604)이 드레인(600)과 게이트(602) 사이에 배치되지만 소스(606)와 상기 게이트(602) 사이에는 필드 산화물 소자 분리 구조(604)가 배치되지 않는다. 또한, 고내압 N형 웰(608)은 소스(606) 아래에 배치되지 않는다. 상기 NMOS 트랜지스터의 소스 및 드레인은 비대칭적으로 배치되기 때문에, 상기 소스 및 드레인은 회로 설계에 있어서 서로 교호적으로 사용되지 않는다.
비록 전술한 바에 따르면 NMOS 트랜지스터에 대하여 기술하였지만, PMOS 트랜지스터도 N형/P형 도핑을 변경함으로써 이와 유사하게 형성될 수 있다. 또한, 상술한 소자들은 고내압 시스템에 적용할 경우 우수한 동작 특성을 가진다. 그러나, 이러한 소자들은 정전기 방전 보호회로에 적용할 경우 높은 항복 전압으로 인하여 내구성이 낮아진다. 더욱이, 이러한 소자들을 설치하기 위한 면적이 증가된다.
도 7은 도 5에 도시한 대칭 NMOS 트랜지스터의 전류-전압(I-V) 특성을 전송선 펄스(TLP) 시스템으로 측정한 그래프이다.
일반적으로, 상기 TLP 전류-전압(I-V) 특성은 정전기 방전 하의 소자의 동작 상태를 설명하게 된다. 상기 전류-전압 특성 곡선은 A지점에서 시작하는 전압의 증가와 함께 전류의 증가를 나타내며, 종료점인 B지점(소자의 불량)에서 최대치에 도달한다. 도 7에 도시한 바와 같이, NMOS 트랜지스터는 일정한 정전기 방전 보호 능력만을 가진다. 펄스 전류가 상기 NMOS 트랜지스터를 통과할 경우, 전압도 증가되어 높은 순잔 전력이 발생한다. 이러한 순간 전력은 소자에 돌이킬 수 없는 손상을 야기한다.
따라서, 본 발명의 일 목적은 종래의 고내압 소자에 비하여 높은 내구성을 갖는 정전기 방전 보호회로용 고내압 소자를 제공하는 것이다.
본 발명의 다른 목적은 통상의 회로 및 정전기 방전 보호회로에 적용 가능한 고내압 소자를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명에 따르면 정전기 방전 보호회로용 고내압 소자가 제공된다. 상기 고내압 소자는 제1 도전형 기판, 제1 도전형 에피택시얼 실리콘층, 제1 도전형 웰, 제2 도전형 웰, 게이트 구조물, 제2 도전형 제1 도핑 영역, 제2 도전형 제2 도핑 영역, 제1 소자 분리 구조물 그리고 제1 도전형 도핑 영역을 구비한다. 상기 제1 도전형 에피택시얼 실리콘층은 상기 제1 도전형 기판에 배치된다. 상기 제1 도전형 웰은 상기 제1 도전형 에피택시얼 실리콘층에 배치된다. 상기 제2 도전형 웰은 제2 도전형 저농도 도핑 영역과 제2 도전형 고농도 도핑 영역을 구비한다. 상기 제2 도전형 저농도 도핑 영역은 상기 제1 도전형 웰에 인접하여 위치하며, 상기 제2 도전형 고농도 도핑 영역은 상기 제1 도전형 웰의 일부 및 상기 제2 도전형 저농도 도핑 영역 하부에 위치한다. 상기 게이트 구조물은 상기 제1 도전형 웰의 일부 및 상기 제2 저농도 도핑 영역 상에 배치된다. 상기 제2 도전형 제1 도핑 영역 및 제2 도전형 제2 도핑 영역은 각기 상기 게이트 구조물의 측면 아래의 상기 제2 도전형 저농도 도핑 영역 및 상기 제1 도전형 웰에 위치한다. 상기 제1 소자 분리 구조물은 상기 제2 도전형 저농도 도핑 영역과 상기 게이트 구조물 및 상기 제2 도전형 제1 도전 영역 사이에 배치된다. 상기 제1 도전형 도핑 영역은 상기 제2 도전형 제2 도핑 영역에 인접하여 상기 제1 도전형 웰에 배치된다.
또한, 전술한 본 발명의 다른 목적을 달성하기 위하여 본 발명에 따르면 고내압 소자가 제공된다. 상기 고내압 소자는 제1 도전형 기판, 제1 도전형 에피택시얼 실리콘층, 제1 도전형 웰, 제2 도전형 웰, 게이트 구조물, 제2 도전형 제1 도핑 영역, 제2 도전형 제2 도핑 영역, 제1 소자 분리 구조물, 그리고 제1 도전형 도핑 영역을 구비한다. 상기 제1 도전형 에피택시얼 실리콘층은 상기 제1 도전형 기판에 배치된다. 상기 제1 도전형 웰은 상기 제1 도전형 에피택시얼 실리콘층에 배치된다. 상기 제2 도전형 웰은 제2 도전형 저농도 도핑 영역과 제2 도전형 고농도 도핑 영역을 포함한다. 상기 제2 도전형 저농도 도핑 영역은 상기 제1 도전형 웰에 인접하여 위치하며, 상기 제2 도전형 고농도 도핑 영역은 상기 제1 도전형 웰의 일부 및 상기 제2 도전형 저농도 도핑 영역 하부에 위치한다. 상기 게이트 구조물은 상기 제1 도전형 웰의 일부 및 상기 제2 저농도 도핑 영역 상에 배치된다. 상기 제2 도전형 제1 도핑 영역 및 제2 도전형 제2 도핑 영역은 각기 상기 게이트 구조물의 측면 아래의 상기 제2 도전형 저농도 도핑 영역 및 상기 제1 도전형 웰에 위치한다. 상기 제1 소자 분리 구조물은 상기 게이트 구조물과 상기 제2 도전형 제1 도핑 영역의 사이 및 상기 제2 도전형 저농도 도핑 영역에 배치된다. 상기 제1 도전형 도핑 영역은 상기 제2 도전형 제2 도핑 영역에 인접하여 상기 제1 도전형 웰에 배치된다.
본 발명에 따른 고내압 소자의 상기 제2 도전형 저농도 도핑 영역, 상기 제1 도전형 웰 및 상기 제2 도전형 제2 도핑 영역은 함께 하나의 기생 쌍극 트랜지스터를 구성한다. 이와 유사하게, 상기 제2 도전형 고농도 도핑 영역, 상기 제1 도전형 웰 및 상기 제2 도전형 제2 도전 영역은 함께 다른 하나의 기생 쌍극 트랜지스터를 구성한다. 따라서, 상기 제2 도전형 제1 도핑 영역으로부터 인가되는 펄스 전류가 상기 2개의 기생 쌍극 트랜지스터들을 통과한 다음 상기 제2 도전형 제2 도핑 영역을 통하여 채널을 구성한다. 다시 말하면, 본 발명에 따른 고내압 소자는 통상적인 회로이외에도 정전기 방전 보호회로 내에 사용될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 고내압 소자를 상세하게 설명한다. 첨부된 도면들에 있어서, 동일하거나 유사한 부재들에 대해서는 동일한 참조 부호를 사용한다.
하기 실시예들에 있어서, 정전기 방전 보호회로에 적용되는 고내압 소자를 기술하지만, 본 발명에 따른 고내압 소자가 이에 제한되는 것은 아니다. 본 발명에 따른 고내압 소자는 통상의 회로에도 적용 가능하다. 또한, 본 발명에 따른 고내압 소자에 있어서, 제1 도전형은 P형이며 제2 도전형은 N형을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 고내압 소자의 평면도를 도시한 것이며, 도 9는 도 8에 도시한 고내압 소자를 I-I'선을 따라 자른 단면도이다.
도 8 및 도9에 도시한 바와 같이, 본 발명에 따른 고내압 소자는 P형 기판(800), P형 에피택시얼 실리콘층(802), P형 웰(804), N형 웰(806), 게이트 구조물(808), N형 도핑 영역들(810, 812), 소자 분리 구조물(814), 그리고 P형 도핑 영역(816)을 포함한다.
또한, 상기 N형 웰(806)은 N형 저농도 도핑 영역(818) 및 N형 고농도 도핑 영역(820)을 포함하며, 상기 게이트 구조물(808)은 하부 게이트 유전층(822) 및 상부 게이트(824)를 구비한다.
상기 P형 에피택시얼 실리콘층(802)은 상기 P형 기판(800) 내에 배치된다. 상기 P형 에피택시얼 실리콘층(802)은 상기 P형 기판(800)에 비하여 낮은 도핑 농도를 가진다. 상기 P형 웰(806)은 상기 P형 에피택시얼 실리콘층(802) 내에 배치된다.
상기 N형 웰(806)은 상기 P형 에피택시얼 실리콘층(802) 내에 배치된다. 상기 N형 저농도 도핑 영역(818)은 상기 P형 웰(804)에 인접하여 위치한다. 상기 N형 고농도 도핑 영역(820)은 상기 P형 웰(804)의 일부 및 상기 N형 저농도 도핑 영역(818) 아래에 배치된다. 예를 들면, 상기 N형 저농도 도핑 영역(818)은 고내압 N형 웰(High Voltage N-type Well; HVNW)에 해당되며, 상기 N형 고농도 도핑 영역(820)은 N형 매립층(N-type Buried Layer; NBL)에 해당된다. 본 발명에 있어서, 도 8에 도시한 바와 같이 상기 N형 고농도 도핑 영역(820)의 폭(W)에 대한 특별한 제한은 없다. 상기 N형 고농도 도핑 영역(820)에 대한 특징은 상기 P형 웰(804)의 아래에 위치한다는 점이다. 대체로, 상기 N형 고농도 도핑 영역(820)의 폭(W)이 좁아질수록 상기 소자의 면적이 좁아지며 사용 가능한 표면은 증가된다.
상기 게이트 구조물(808)은 상기 P형 웰(804)의 일부 및 상기 N형 저농도 도핑 영역(818) 상에 배치된다. 상기 N형 도핑 영역들(810, 812)은 각기 상기 게이트 구조물(808)의 측면 아래의 상기 N형 저농도 도핑 영역(818) 및 상기 P형 웰(804) 내에 배치된다. 상기 N형 도핑 영역(810), 상기 N형 저농도 도핑 영역(818) 및 상기 N형 고농도 도핑 영역(820)은 함께 드레인으로 기능하는 반면, 상기 N형 도핑 영역(812)은 소스로서 기능한다. 다시 말하면, 상기 고내압 소자의 소스 및 드레인의 배치는 비대칭적이다.
상기 소자 분리 구조물(814)은 상기 N형 저농도 도핑 영역(818)의 내부 및 상기 게이트 구조물(808)과 상기 N형 도핑 영역(810) 사이에 배치되어 상기 드레인과 게이트 사이의 항복 전압(breakdown voltage)이 증가된다. 상기 소자 분리 구조물(814)은 공정에 요구되는 라인 폭에 따라, 예를 들면, 필드 산화물 또는 쉘로우 트렌치 소자 분리 구조물(STI)이 될 수 있다. 또한, 고내압 소자들이 또 다른 소자 분리 구조물(826)에 의하여 서로 분리된다.
상기 P형 도핑 영역(816)은 상기 P형 웰(804) 및 인접하는 N형 도핑 영역(812) 내에 배치된다. 상기 P형 도핑 영역(816) 및 상기 N형 도핑 영역(812)이 서로 인접하게 배치되기 때문에, 회로 구성을 이러한 두 영역들(816, 812)의 단일 동작에서의 포텐셜(potential)을 조절할 수 있다. 또한, 상기 P형 도핑 영역(812) 및 상기 P형 웰(804)은 벌크 영역으로 기능할 수 있다. 상기 벌크 영역 및 상기 P형 기판(800)이 동일한 불순물을 포함하기 때문에, 이들은 상호 결합되어 상기 벌크 포텐셜 및 상기 기판 포텐셜이 동일하게 된다.
상기 고내압 소자의 상기 N형 저농도 도핑 영역(818), 상기 P형 웰(804) 및 상기 N형 도핑 영역(812)은 NPN 기생 쌍극 트랜지스터를 형성하게 된다. 이와 유사하게, 상기 고내압 소자의 상기 N형 고농도 도핑 영역(820) 및 상기 N형 도핑 영역(812)은 또 다른 NPN 기생 쌍극 트랜지스터를 형성하게 된다. 따라서, 펄스 전류가 상기 N형 도핑 영역(810)에 인가되어 베이스-에미터 전압이 상기 기생 쌍극 트랜지스터의 문턱 전압(threshold voltage)보다 높아질 경우, 상기 기생 쌍극 트랜지스터의 에미터-콜렉터 채널이 전도성이 되고 상기 2개의 기생 쌍극 트랜지스터들을 유발하게 된다. 상기 도전성 기생 쌍극 트랜지스터들은 정전기 방전을 제공하고 상기 회로를 보호한다. 다시 말하면, 상기 N형 도핑 영역(812)에 인가되는 상기 펄스 전류는, 상기 2개의 기생 쌍극 트랜지스터들을 통과한 다음, 상기 N형 도핑 영역(812)을 통해 채널을 형성한다. 상기 N형 도핑 영역(812)은 시스템 전위(VDD) 또는 접지 전위(VSS)에 연결될 수 있다. 또한, 상기 N형 고농도 도핑 영역(820) 및 상기 P형 웰(804) 사이의 PN 접합의 항복 전압은 상기 N형 저농도 도핑 영역(818) 및 상기 P형 웰(804) 사이의 PN 접합의 항복 전압보다 낮아진다. 따라서, 상기 N형 고농도 도핑 영역(820)과 상기 P형 웰(804) 사이의 낮은 PN 접합 항복 전압이 정전기 방전 보호를 위한 항복 전압으로 이용된다.
도 10은 본 발명의 다른 실시예에 따른 고내압 소자의 단면도이다.
본 발명의 다른 실시예에 있어서, 도 10에 도시한 바와 같이, 또 다른 소자 분리 구조물(828)이 상기 P형 도핑 영역(816)과 상기 N형 도핑 영역(812) 사이에 배치된다. 이 경우, 상기 벌크 영역 내의 상기 P형 도핑 영역(816) 및 소스로 기능하는 상기 N형 도핑 영역(812)은 서로 분리된다. 따라서, 상기 두 영역들(812, 816)은 또 다른 고내압 소자에 이용되어 소자가 차지하는 전체적인 면적이 감소된다.
도 11은 본 발명에 따른 고내압 소자의 전류-전압(I-V) 특성을 전송선 펄스(TLP) 시스템으로 측정한 그래프이다.
도 11에 도시한 바와 같이, 예를 들면, 정전기 방전 동안 잽핑 전류(zapping current)가 생성되는 것과 같이 상기 펄스 전류가 증가할 경우, 상기 N형 고농도 도핑 영역(820)과 상기 P형 웰(804) 사이의 PN 접합은 낮은 접합 항복 전압으로 인하여 C지점에서 파괴된다. 그러나, 상기 N형 저농도 도핑 영역(8180, 상기 P형 웰(804) 및 상기 N형 도핑 영역(812)을 포함하는 기생 쌍극 트랜지스터와 상기 N형 고농도 도핑 영역(820), 상기 P형 웰(804) 및 상기 N형 도핑 영역(812)을 포함하는 기생 쌍극 트랜지스터가 유발된다. 따라서, 동작이 전류-전압(I-V) 곡선의 스냅백 영역(snapback region)(D-E)으로 회귀되며, E지점에서 불량을 일으킨다. 이에 따라, 본 발명에 따른 고내압 소자에 회로 보호를 위한 정전기 방전과 같이 큰 펄스 전류가 인가되더라도 상대적으로 작은 전압이 나타난다. 그러므로, 본 발명에 따른 고내압 소자는 종래의 고내압 소자에 비하여 실질적으로 큰 내구성을 갖게 된다.
요약하면, 본 발명은 적어도 다음과 같은 이점들을 가진다.
1. 본 발명에 따른 고내압 소자의 전류-전압(I-V) 특성이 개선되어 보다 높은 펄스 전류에도 내구성을 가진다. 내구성이 증가됨으로써, 본 발명에 따른 고내압 소자는 정전기 방전 보호에 대한 보호 기능을 가지거나 입력/출력 버퍼로 사용될 수 있다.
2. 서로 상이한 회로 조건들에 따라서 상이한 고내압 소자들이 공통적으로 사용되어 소자들이 차지하는 면적을 감소시킬 수 있다.
3. 본 발명에 따른 고내압 소자는 정전기 방전 보호 기능이외에도 고내압 전원 집적 회로 또는 예를 들면, 디스플레이 구동 IC, 전원 공급기기, 전원 조절기기, 통신 기기, 자동차 전자기기 또는 산업용 조절기기 등과 같은 디스플레이 인터페이스 회로의 설계에 적용될 수 있다. 또한, 본 발명에 따른 고내압 장치는 시스템 전압이 12 내지 50V 또는 그 이상이 되더라도 정상적으로 동작할 수 있다.
본 발명에 따른 고내압 소자는 전류-전압 특성이 개선되어 보다 높은 펄스 전류에도 내구성을 가지며, 이에 따라 정전기 방전 보호에 대한 보호 기능을 가지는 동시에 입력/출력 버퍼로 사용될 수 있다. 또한, 상이한 회로 조건들에 따라서 서로 다른 고내압 소자들이 공통적으로 사용될 수 있기 때문에 소자들이 차지하는 면적을 감소시킬 수 있다. 더욱이, 본 발명에 따른 고내압 소자는 정전기 방전 보호 기능이외에도 고내압 전원 집적 회로 또는 예를 들면, 디스플레이 구동 IC, 전원 공급기기, 전원 조절기기, 통신 기기, 자동차 전자기기 또는 산업용 조절기기 등과 같은 다양한 디스플레이 인터페이스 회로의 설계에 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 미국특허 제6,624,487호에 개시된 정전기 방전 보호회로용 소자의 개략적인 단면도이다.
도 2는 미국특허 제6,365,941호에 개시된 정전기 방전 보호회로용 소자의 개략적인 단면도이다.
도 3은 미국특허 제5,932,914호에 개시된 정전기 방전 보호회로용 소자의 개략적인 단면도이다.
도 4는 미국특허 제6,365,932호에 개시된 정전기 방전 보호회로용 소자의 개략적인 단면도이다.
도 5는 종래의 고내압 시스템의 대칭 NMOS 트랜지스터의 개략적인 단면도이다.
도 6은 종래의 고내압 시스템의 비대칭 NMOS 트랜지스터의 개략적인 단면도이다.
도 7은 도 5에 도시한 대칭 NMOS 트랜지스터의 전류-전압(I-V) 특성을 전송선 펄스(TLP) 시스템으로 측정한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 고내압 소자의 평면도이다.
도 9는 도 8에 도시한 고내압 소자를 I-I'선을 따라 자른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 고내압 소자의 단면도이다.
도 11은 본 발명에 따른 고내압 소자의 전류-전압(I-V) 특성을 전송선 펄스(TLP) 시스템으로 측정한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
800：P형 기판 802：P형 에피택시얼 실리콘층
804：P형 웰 806：N형 웰
808：게이트 구조물 810, 812：N형 도핑 영역들
814, 826, 828：소자 분리 구조물 816：P형 도핑 영역
818：N형 저농도 도핑 영역 820：N형 고농도 도핑 영역
822：하부 게이트 유전층 824：상부 게이트

Claims (20)

  1. 제1 도전형 기판;
    상기 제1 도전형 기판에 배치된 제1 도전형 에피택시얼 실리콘층;
    상기 제1 도전형 에피택시얼 실리콘층에 배치된 제1 도전형 웰;
    상기 제1 도전형 에피택시얼 실리콘층에 배치되고, 상기 제1 도전형 웰에 인접하여 위치하는 제2 도전형 저농도 도핑 영역과, 상기 제1 도전형 웰의 일부 및 상기 제2 도전형 저농도 도핑 영역 하부에 위치하는 제2 도전형 고농도 도핑 영역을 구비하는 제2 도전형 웰;
    상기 제1 도전형 웰의 일부 및 상기 제2 저농도 도핑 영역 상에 배치된 게이트 구조물;
    각기 상기 게이트 구조물의 측면 아래의 상기 제2 도전형 저농도 도핑 영역 및 상기 제1 도전형 웰에 위치하는 제2 도전형 제1 도핑 영역 및 제2 도전형 제2 도핑 영역;
    상기 제2 도전형 저농도 도핑 영역과 상기 게이트 구조물 및 상기 제2 도전형 제1 도전 영역 사이에 배치된 제1 소자 분리 구조물; 그리고
    상기 제2 도전형 제2 도핑 영역에 인접하여 상기 제1 도전형 웰에 배치된 제1 도전형 도핑 영역을 포함하는 정전기 방전 보호회로용 고내압 소자.
  2. 제 1 항에 있어서, 상기 제2 도전형 저농도 도핑 영역, 상기 제1 도전형 웰 및 상기 제2 도전형 제2 도핑 영역은 함께 하나의 기생 쌍극 트랜지스터를 구성하며, 상기 제2 도전형 고농도 도핑 영역, 상기 제1 도전형 웰 및 상기 제2 도전형 제2 도전 영역은 함께 다른 하나의 기생 쌍극 트랜지스터를 구성하여, 상기 제2 도전형 제1 도핑 영역으로부터 인가되는 펄스 전류가 상기 2개의 기생 쌍극 트랜지스터들을 통과한 다음 상기 제2 도전형 제2 도핑 영역을 통하여 채널을 구성하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  3. 제 2 항에 있어서, 상기 제2 도전형 고농도 도핑 영역과 상기 제1 도전형 웰 사이의 PN 접합은 상기 제2 도전형 저농도 도핑 영역과 상기 제1 도전형 웰 사이의 PN 접합 보다 작은 항복 전압을 가지며, 상기 제2 도전형 고농도 도핑 영역과 상기 제1 도전형 웰 사이의 PN 접합의 항복 전압이 상기 정전기 방전 보호회로의 항복 전합이 되는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  4. 제 1 항에 있어서, 상기 제1 도전형 도핑 영역과 상기 제2 도전형 제2 도핑 영역 사이 및 상기 제1 도전형 웰에 배치된 제2 소자 분리 구조물을 더 포함하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  5. 제 4 항에 있어서, 상기 제2 소자 분리 구조물은 필드 산화물 소자 분리 구조물 또는 쉘로우 트렌치 소자 분리 (STI) 구조물을 더 포함하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  6. 제 1 항에 있어서, 상기 제1 소자 분리 구조물은 필드 산화물 소자 분리 구조물 또는 쉘로우 트렌치 소자 분리 (STI) 구조물을 더 포함하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  7. 제 1 항에 있어서, 상기 제2 도전형 제1 도핑 영역, 상기 제2 도전형 저농도 도핑 영역 및 상기 제2 도전형 고농도 도핑 영역은 함께 소스로 기능하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  8. 제 1 항에 있어서, 상기 제2 도전형 저농도 도핑 영역은 고내압 제2 도전형 웰을 포함하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  9. 제 1 항에 있어서, 상기 제2 도전형 고농도 도핑 영역은 제2 도전형 매립층을 포함하는 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  10. 제 1 항에 있어서, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형인 것을 특징으로 하는 정전기 방전 보호회로용 고내압 소자.
  11. 제1 도전형 기판;
    상기 제1 도전형 기판에 배치된 제1 도전형 에피택시얼 실리콘층;
    상기 제1 도전형 에피택시얼 실리콘층에 배치된 제1 도전형 웰;
    상기 제1 도전형 에피택시얼 실리콘층에 배치되고, 상기 제1 도전형 웰에 인접하여 위치하는 제2 도전형 저농도 도핑 영역과, 상기 제1 도전형 웰의 일부 및 상기 제2 도전형 저농도 도핑 영역 하부에 위치하는 제2 도전형 고농도 도핑 영역을 구비하는 제2 도전형 웰;
    상기 제1 도전형 웰의 일부 및 상기 제2 저농도 도핑 영역 상에 배치된 게이트 구조물;
    각기 상기 게이트 구조물의 측면 아래의 상기 제2 도전형 저농도 도핑 영역 및 상기 제1 도전형 웰에 위치하는 제2 도전형 제1 도핑 영역 및 제2 도전형 제2 도핑 영역;
    상기 게이트 구조물과 상기 제2 도전형 제1 도핑 영역의 사이 및 상기 제2 도전형 저농도 도핑 영역에 배치된 제1 소자 분리 구조물; 그리고
    상기 제2 도전형 제2 도핑 영역에 인접하여 상기 제1 도전형 웰에 배치된 제1 도전형 도핑 영역을 포함하는 고내압 소자.
  12. 제 11 항에 있어서, 상기 제2 도전형 도핑 영역과 상기 제2 도전형 제2 도핑 영역의 사이 및 상기 제1 도전형 웰에 배치된 제2 소자 분리 구조물을 더 포함하는 것을 특징으로 하는 고내압 소자.
  13. 제 12 항에 있어서, 상기 제2 소자 분리 구조물은 필드 산화물 소자 분리 구조물 또는 쉘로우 트렌치 소자 분리(STI) 구조물을 포함하는 것을 특징으로 하는 고내압 소자.
  14. 제 11 항에 있어서, 상기 제1 소자 분리 구조물은 필드 산화물 소자 분리 구조물 또는 쉘로우 트렌치 소자 분리(STI) 구조물을 것을 특징으로 하는 고내압 소자.
  15. 제 11 항에 있어서, 상기 고내압 소자는 회로 설계에 다양하게 적용 가능한 것을 특징으로 하는 고내압 소자.
  16. 제 15 항에 있어서, 상기 고내압 소자는 표시 구동 IC, 전원 공급기기, 전원 조절기기, 통신기기, 자동차 전자기기 및 산업용 조절기기에 사용되는 것을 특징으로 하는 고내압 소자.
  17. 제 11 항에 있어서, 상기 제2 도전형 제2 도핑 영역, 상기 제2 도전형 저농도 도핑 영역 및 상기 제2 도전형 고농도 도핑 영역은 함께 드레인으로 기능하며, 상기 제2 도전형 제2 영역은 소스로 기능하는 것을 특징으로 하는 고내압 소자.
  18. 제 11 항에 있어서, 상기 제2 도전형 영역은 고내압 제2 도전형 웰을 포함하는 것을 특징으로 하는 고내압 소자.
  19. 제 11 항에 있어서, 상기 제2 도전형 고농도 도핑 영역은 제2 도전형 매립층을 포함하는 것을 특징으로 하는 고내압 소자.
  20. 제 11 항에 있어서, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형인 것을 특징으로 하는 고내압 소자.
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