TWI229933B - High voltage device for electrostatic discharge protective circuit and high voltage device - Google Patents

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TWI229933B TW093118470A TW93118470A TWI229933B TW I229933 B TWI229933 B TW I229933B TW 093118470 A TW093118470 A TW 093118470A TW 93118470 A TW93118470 A TW 93118470A TW I229933 B TWI229933 B TW I229933B
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Description

1229933 五、發明說明α) 【發明所屬之技術領域】 本發明是有關於一種半導體元件，且特別是有關於一 種用於靜電放電保護電路之高電壓元件及高電壓元件。 【先前技術】 在地毯上行走的人體，於相對濕度（RH)較高的情況下 可檢測出帶有幾百至幾千伏的靜電，而在相對濕度較低的 情況下可檢測出帶有一萬伏以上的靜電。另外，用於封裝 半導體元件或是測試半導體元件之機台，亦可檢測出幾 百，甚至幾千伏的靜電。因此，當上述的帶電體（例如： 人體或機台）接觸到晶圓時，將會向晶圓放電，而產生所 謂的靜電放電。而且，在靜電放電時的瞬間功率有可能造 成晶圓上之半導體元件失效，即使是晶圓經切割、封裝後 生產的晶片也同樣遭受靜電放電威脅。 因此，為了避免靜電放電損傷半導體積體電路元件， 各種防制靜電放電的方法便因應而生。最常見的方法之一 是利用硬體來防制此靜電放電，也就是在内部電路 (Internal Circuit)與每一焊塾（Pad)間，均設計一靜電 放電保護電路來保護其内部電路。 在美國專利第6,624,487號中，Kunz係揭露兩個N型之 金屬氧化半導體電晶體（NMOS)IOO、102(如圖1所示）。其 中電晶體1 0 0、1 0 2的閘極彼此相互連接，且此二電晶體 100、102的汲極104a、104b係形成在N型井區106中，且亦 彼此相互連接。而且，此二電晶體1 0 0、1 0 2其中之一是用 來開啟另一個電晶體1 0 2中的寄生雙載子電晶體
13714twf.ptd 第8頁 1229933 五、發明說明（2) (P a r a s i t i c B i p 〇 1 a r T r a n s i s t 〇 r )。 此外’在由三星電子公司（Samsung Electronics Co. Ltd^所發表之美國專利第6, 3 6 5, 9 4 1號中，Rhee係揭露一 種靜電放電保護電路（如圖2所示）。此靜電放電保護電路 包括 M0S 2 0 0 與一稽納二極體（Zener Diode，ZD) 2 0 2。其 中’M0S的啟始電壓高於内部電路的操作電壓，且低於用 以構成内部電路之M0S其汲極接面（Juncti〇n)崩潰電壓。 而且’多數個個別焊墊可以共用一個具有大接面區域之一 般的二極體，以取代各個焊墊所使用之稽納二極體。 另外’在由NEC公司所發表之美國專利第5, 9 3 2, 9 1 4號 中’ Horiguchi係揭露一種靜電崩潰保護元件（如圖3所 示）°此元件包括保護二極體300、NPN保護雙載子電晶體 302、P型井區304、N型金屬氧化半導體場效電晶體 (NMOSFET)306與N型埋入層308。Horiguchi指出因為在操 作保護構件時，由保護構件所產生的電子可以被N型埋入 層吸收。所以，内部電路可以避免遭受到注入電子的損 傷0 除此之外，在由D e n s 〇公司所發表之美國專利第 6, 365, 932號中，Kouno等人係揭露一種具有保護二極體之 功率金屬氧化半導體電晶體（power M0S)，且其具有較大 之朋潰電壓差與較低之片電阻。此功率Μ 0 S是一種没極在 基底上（Up-Drain)型的M0SFET，且此M0SFET於汲極側具有 厚度較厚的閘介電層。而且，P型摻雜區400與深N型摻雜 區402之間係形成一應用於突波旁通（Surge Bypassing)之
13714twf.ptd 第9頁 1229933 五、發明說明（3) 保護二極體。 另一方面，近來由於對於高電壓訊號的需求日益增 加，因此用於高電壓系統之互補式金屬氧化半導體電晶體 (C Μ 0 S)製程係因應而生。而所製作出來的電晶體係適用於 高電壓與電源積體電路或視訊介面中，其例如是顯示器驅 動1C、電源供應裔、電源管理！§(P〇wer Management)、通 訊設備（Telecommunications)、車用（Automotive)電子與 工業控制器。而且，為了符合高電壓系統（例如：大於1 〇 伏特的操作電壓）的需求，一般在進行M0S的製作時會採用 下述的設計，以提高崩潰電壓：其一，於矽基底上形成摻 雜濃度較低的磊晶（E p i t a X i a 1 )矽層，以重建元件區域之 摻質濃度，從而增加崩潰電壓與工作電壓。再者，於M 〇s 之源極或汲極中加入更多的摻雜區，以增加接面崩潰電 壓，從而增加工作電壓。另外，於沒極與閘極之間配置場 氧化層，以增加汲極與閘極之間的崩潰電壓。 圖5是繪示習知一種用於高電壓系統的對稱式NM〇s。 其中，高電壓N型井區（HVNW) 5 0 0、5 0 2係分別配置於源極/ 汲極N型濃摻雜區504、506的下方。而且，n型濃摻雜區 504與咼電壓N型井區500係構成NM0S之源極，而N型濃摻雜 區5 0 6與高電壓N型井區5 0 2係構成NM0S之汲極。由於源極 與汲極彼此對稱配置，因此在電路的應用上，源極與汲極 可以彼此交換。此外，NM0S之基體區域（Bulk Region)基 本上疋开> 成於P型井區508中。而且，基體電位是透過p型 磊晶矽層510、p型基底512、p型井區^斗與？型濃摻雜區
13714twf.ptd 第10頁 1229933 五、發明說明（4) ---- 516來控制。此外，此NM0S中的各個構件是藉由CM〇s 體製程’例如離子植入、熱擴散、氧化、微影等製程， 成在厚的P型蠢晶矽層510(厚度為3〜2 〇 中，而p型二 石夕層510是在CMOS製程後所留下來的區域。對於用於高曰曰 壓系統之NM0S來說，藉由高電壓n型井區/ p型井區之卩^接 面所具有之高崩潰電壓可以形成汲極/基體接面。此/卜， 更包括場氧化隔離結構518配置在汲極與多晶矽閘極52〇之 間，因此，可以在此NM0S的汲極或閘極上操作高電壓。 另外，圖6是繪示習知一種用於高電壓系統的非對稱 式N Μ 0 S。相較於圖5，其在沒極6 〇 〇與閘極6 〇 2之間配置有 場氧化隔離結構6 0 4，而在源極6 〇 6與閘極6 〇 2之間未配置 有場氧化隔離結構6 0 4，而且在源極6 〇 6下方亦未配置有言 電壓Ν型井區6 0 8。由於此NM0S之源極與汲極為不對稱之= 置，因此在電路設計上源極與汲極不可以交換。 雖然上述只提及NM0S，但藉由將當中ν型、ρ型的摻質 型態彼此交換’亦可得到具有相似結構的ρ Μ 〇 s。此外，將 上述這些元件應用於高電壓系統中皆具有良好的操作。不 過，當將上述這些元件應用於靜電放電保護電路中時，由 於這些元件具有較高的崩潰電壓，因此其耐受度 (Robustness)較差，而且元件所需的面積也較大。 圖7是繪示圖5之對稱式之用於高電壓系統的題⑽，其 藉由傳輸線觸波產生器（Transmission Line Pulsing System，TLP System)量測所得之卜ν特性的關係圖。其 中，TLP I-V特性通常是用以說明元件於靜電放電狀態下
1229933 五、發明說明（5) 之工作狀態，且I - V特性係指由A點增加，並於B點結束（元 件失效）之電流與電壓的關係。由圖7可知，此NMOS並無很 好之靜電放電防護的功效。因此，當脈衝電流通過時，由 於電壓會提高，因此會產生較高的瞬間功率，而此瞬間功 率將可能導致元件遭受損傷。 【發明内容】 有鑑於此，本發明的目的就是在提供一種用於靜電放 電保護電路之高電壓元件，以解決習知用於靜電放電保護 電路之元件，其耐受度不佳的問題。 本發明的另一目的是提供一種高電壓元件，此高電壓 元件除了可於一般電路設計中使用之外，亦可應用於靜電 放電保護電路中。 為了達成上述及其他之目的，本發明提出一種用於靜 電放電保護電路之高電壓元件，此用於靜電放電保護電路 之高電壓元件係由第一型基底、第一型磊晶矽層、第一型 井區、第二型井區、閘極堆疊結構、第二型第一摻雜區、 第二型第二摻雜區、第一隔離結構、第一型摻雜區所構 成。其中，第一型磊晶矽層係配置在第一型基底中；第一 型井區係配置在第一型磊晶矽層中；第二型井區係配置在 第一型磊晶矽層中，且第二型井區係由一第二型淡摻雜區 與一第二型濃摻雜區所構成，其中第二型淡摻雜區與第一 型井區鄰接，而第二型濃摻雜區係位於部分的第一型井區 與第二型淡摻雜區的下方；閘極堆疊結構係配置在第一型 井區與第二型淡摻雜區的部分表面上；第二型第一摻雜區
13714twf.ptd 第12頁 1229933 第第 之在 側置 兩配 構係 結構 疊結 堆離 極隔 閘一 在第 置； 配中 別區 分井 係型 區一 雜第 摻與 二區 6)第雜V # 5 一一淡 ㈣第型 L'與二 五 雜二 摻第 一與 第且 型， 二中 第區 與井 構型 結一 疊第 堆在 極置 閘配 於係 位區 且雜 ，摻 中型 區一 雜第 摻·， 淡間 型之 二區 件 元 壓 電 高 種一 供 提 。更 接明 鄰發 區本 κβ 摻外 二此 第 型 件 元 壓 高 此 型摻 二二 第第 、型 區二 井第 型、 一區 第雜 、摻 層一 砍第 晶型 磊二 型第 1 ’ 第構 、結 底疊 基堆 型極 一閘 第、 由區 係井 中係 其區 。井 成型 構一 所第 區； 雜中 摻底 型基 一型 第一 、第 構在 結置 離配 隔係 一 層 第砍 、 晶 區磊 雜型 第與 在區 置雜 配摻 係淡 區型 井二 型第 二一 第由 ; 係 中區 層井 碎型 晶二 磊第 型且 一 , 第中 一在層摻 第置矽濃 ，配晶型 磊二 型第 而雜淡 ，摻型 接淡二 鄰型第 區二與 井第區 型與井 一區型 第井一 與型第 區一在 雜第置 摻的配 淡分係 型部構 二於結 第位疊 中係堆 其區極 ，雜閘 成摻； 構濃方 所型下 區一一的 雜第區 摻與 二區 第雜 型摻 二淡 第型 與二 區第 雜之 摻側 一兩 第構 型結 二疊 第堆 •，極 上閘 面在 表置 分配 β— it口另 的分 區係 雜區 摻雜 ·，推 淡間二 的之第 區區型 井雜二 型摻第 二一與 第第且 在型， 置二中 配第區 係與井 構構型 結結一 離疊第 隔堆在 一極置 第閘配 ;於係 中位區 區且雜 井，摻 型中型 一區一 第雜第 與 件 元 壓 電 高 之 路 護 保 ^B 放 於 用 之 明 發 。本 接於 鄰由 區 雜 第摻 型濃 二型 第二 與第 區而 井， 型體 一 晶 第電 、子 區載 摻生 淡寄 型一 二成 第構 其係 ，間 件之 元區 壓雜 電摻 高二
13714twf.ptd 第13頁 1229933
雜區、第一型井區蛊 生雙載子電晶體。/因Ϊ二型第二摻雜區之間係構成另一寄 衝電流，可以藉由并_，由第一型第一摻雜區所流入之脈 雜區導出。換言之，—寄生雙載子電晶體從第二型第二摻 路設計中使用之外，t發明之高電壓元件除了可於一般電 為讓本發明之μ'、可應用於靜電放電保護電路中。 顯易懂和其他目"徵、和優點能更明 說明如下。 較佳實施例，並配合所附圖式，作詳細 【實施方式】 明之ίίίϊϊϊΐ用雖僅以靜電放電保護電路說明本發
缚，本發明之ϊΐΐ 然非用以限定本發明之應用範 此外，依昭本發明70件亦可應用於一般的電路設計中。 所謂第-型、ϋ 較佳實施例所述的高電壓元件，其中 尸叮明弟型為Ρ型，且第二型為Ν型。 上視ί8-是立繪圖示本發明一較佳實施例之一種高電壓元件之 所得圖立圖9是繪示圖8之高電壓元件其由1-1，剖S 所侍之剖面不意圖。
明同時參照圖8與圖g，本發明之高電壓元件係由ρ型 〇〇、Ρ型磊晶矽層8〇2、Ρ型井區804、Ν型井區806、 疊結構808、摻雜區810、812、隔離結構814、Ρ 雜區8 16所構成。而且，Ν型井區8〇6係由Ν型淡摻雜區 。Ν型》辰摻雜區8 2 〇所構成，而閘極堆疊結構8 0 8係由下 層之閘介電層8 2 2與上層之閘極8 2 4所構成。 其中’Ρ型磊晶矽層802係配置在ρ型基底goo中，且此
1229933
P型蟲晶石夕層8 0 2的摻質濃度係小於p型基底8〇〇的摻質濃 度。此外，P型井區8 0 4係配置在P型磊晶矽層8〇2中。、 另外，N型井區8 0 6係配置在p型磊晶矽層8 〇 2中，且N 型淡摻雜區818與P型井區8 0 4鄰接，而N型濃摻雜區82〇係 位於部分的P型井區8 0 4與N型淡摻雜區818的下方。豆中， N型淡摻雜區818例如是高電壓N型井區（High v〇ltag、e N-Type Well ，HVNW)，而!^型濃摻雜區82()例如是N型埋入 層（N-Type Buried Layer，NBL)。特別是，此!^型濃摻雜 區8 2 0的寬度f (如圖8所示）並無特別之限制，苴。需部分 配置於P型井區8〇4下方即可。而且，N型濃摻雜區82(；的寬 度W越小，係表示元件所需之面積越小，即可達到節省面 積的功效。 此外，閘極堆疊結構8 0 8係配置在p型井區8 〇 4與n型淡 摻雜區8 1 8的部分表面上。另外，N型摻雜區8丨〇與8丨2係分 別配置在閘極堆疊結構8 〇 8兩側之N型淡摻雜區8丨8與p型井 區804中。特別是，上述的n型摻雜區81〇、N型淡摻雜區 818與N型濃摻雜區820係共同作為汲極，而n型摻雜區812 係作為源極。換言之，本發明之高壓元件其源極與汲極為 非對稱之配置。
此外，隔離結構8 1 4係配置在N型淡摻雜區8 1 8中，且 位於閘極堆疊結構8 0 8與N型摻雜區81〇之間，以提高汲極 與閘極之間的崩潰電壓。其中’隔離結構8丨4例如是場氧 化（？41(1(^丨(1〇隔離結構或淺溝渠隔離結構（31^11(^ Trench IS0lati0n，STI)，其端視不同製程線寬的需求而
13714twf.ptd 第15頁 1229933 五、發明說明（9) 定。此外’不同的高電壓元件之間其彼此亦以隔 8 2 6隔絕。 丹 另外’ P型摻雜區8丨6係配置在p型井區8〇4中，且與n 型摻雜區^12鄰接。而且，由於P型摻雜區816與N型摻雜區 8 1 2^彼此靠近’因此在電路設計上，可以使該二區域的電 位藉由一次操控而完成。此外，p型摻雜區816與p型井區 8 04係共同作為一基體區域，且由於此基體區域與p型基底 8 0 0具有相同的摻質形成，因此彼此會相互耦接，從而基 體電位會等於基底電位。 值得注意的是，上述之高電壓元件其N型淡摻雜區 818、P型井區8 0 4與N型摻雜區812之間係構成一NPN寄生雙 載子電晶體’而N型濃摻雜區820、P型井區8〇4與1^型摻雜 區812之間係構成另一NPN寄生雙載子電晶體。因此/當一 脈衝電流自N型摻雜區8 1 0流入，並且使寄生雙載子電I體 之基極-射極電壓大於臨界電壓時，寄生雙載子電晶體@之 射極-集極之間會導通，即此二寄生雙載子電晶體$被啟 動’從而達到靜電放電的防護功效。換言之，由N型摻雜 區8 1 0流入的脈衝電流會流經此二寄生雙載子電晶體，並 從N型摻雜區812導出。可進一步連接至系統電壓線VDD或 接地電壓線VSS。而且’上述之N型濃摻雜區82〇盥p型井區 8 0 4之間的PN接面（Junction)崩潰電壓，係小於/型淡摻雜 區818與P型井區804之間的PN接面崩潰電壓。因此，對於 靜電放電防護而言’係以N型濃摻雜區82〇與p型井區8〇4 間之較低的PN接面崩潰電壓作為靜電放電防護的崩°潰電
13714twf.ptd 第16頁 1229933 五、發明說明（ίο) 壓。 除此之外，在另一較佳實施例中，更包括於P型摻雜 區816與N型摻雜區812之間配置另一隔離結構828(如圖10 所示）。此時，基體區域的P型掺雜區8 1 6與作為源極的N型 摻雜區8 1 2彼此分離，因此該二區域可供其他之高電壓元 件使用，從而可以縮小整體元件設計所需之面積。 以下係說明以傳輸線觸波產生器量測本發明之高電壓 元件所得之I _ V特性的關係圖。請參照圖1 1 ，當脈衝電流 增加時，例如是靜電放電轟擊（Z a p p i n g )發生時，N型濃摻 雜區820與P型井區804之間的PN接面由於接面崩潰電壓較 低，因此會先崩潰（C點）。然後，N型淡摻雜區8 1 8、P型井 區8 0 4與N型摻雜區8 1 2，以及N型濃摻雜區8 2 0、P型井區 8 0 4、N型摻雜區8 1 2所構成之二寄生雙載子電晶體會開 啟，而使I-V曲線進入突回（Snapback)區域（D-E之間），並 且於E點失效。由圖1 1可知，本發明之高電壓元件，相較 習知之高電壓元件，在靜電放電防護上即使承受較高的脈 衝電流，其對應的電壓值仍相對較小，因此本發明之高電 壓元件具有較佳的耐受度。 綜上所述，本發明至少具有下面的優點： 1 .本發明之高電壓元件，由於具有較佳之I - V特性， 因此可以承受較高的脈衝電流，即具有較高的耐受度，故 可作為靜電放電防護之用及I / 0緩衝器。 2.本發明之用於靜電放電保護電路之高電壓元件可依 照不同的電路需求，使不同的高電壓元件共用相同的區
13714twf.ptd 第17頁 1229933 五、發明說明（π) 域，因此可以達到節省面積之功效。 3 .在上述實施例中，雖僅以靜電放電保護電路說明本 發明之高電壓元件的應用，然非用以限定本發明之應用範 疇。本發明之高電壓元件，亦適用於高電壓與電源積體電 路或視訊介面等電路設計。其例如是顯示器驅動I C、電源 供應器、電源管理器、通訊設備、車用電子與工業控制器 等。而且，在系統電壓介於12〜50伏特、或是更高的電壓 下仍具有良好的操作。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
13714twf.ptd 第18頁 1229933 圖式簡單說明 ---- 電仵^ 美國專利第6，6 2 4，4 8 7號中所揭露之用於靜電放 电你邊電路之元件的剖面示意圖。 電保H是美國專利第6,3 6 5, 9 4 1號中所揭露之用於靜電放 电1示邊電路之元件的剖面示意圖。 電保美^國-專|利第5,9 3 2,9 1 4號中所揭露之用於靜電放 更寬路之兀件的剖面示意圖。 電保i電\美^國H第Υ，3 6 5，9 3 2 f虎中所揭露之用於靜電放 又电路之兀件的剖面示意圖。 於ί電壓系統的對稱式NM0S。 圖7是4於冋電壓>系統的非對稱SNM0S。 傳輸線觸波產生琴量=巧於高電壓系統的NMOS，其藉由 圖8是依照本發明之一較佳實關係圖。 之上视示意圖。 ¥乂住貫施例的一種高電壓元件 圖9是圖8之高電壓元件由丨―丨，立丨 圖。 1干田1 1剖面所得之剖面示意 圖1 〇是依照本發明之另一鲂祛誉# 件之剖面示音圖。 权佳實施例的一種高電壓元 圖ll是本發明之高電壓元件，复 器量剩所得之Η特性的關係圖V、4由傳輸線觸波產生 【圖式標記說明】
1 〇 0 、1 0 2 、2 0 0 、3 0 6 :金屬》化坐播 A ma、mb、6〇〇 4極氧化+導體（場效）電晶體 2 0 2、3 0 0 :二極體
第19頁 1229933 圖式簡單說明 3 0 2 : NPN保護雙載子電晶體 304 、500 、502 、508 、514 > 608 、804 >806 ：井區 3 0 8 :埋入層 400 、402 、504 、506 、516 、810 、812 、816 、818 、 8 2 0 :摻雜區 5 1 0、8 0 2 :磊晶矽層 5 1 2、8 0 0 :基底 518 、 604 、 814 、 826 、 828 :隔離結構 5 2 0、6 0 2、8 2 4 :閘極 606 源極 808 閘極堆疊結構 822 閘介電層
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Claims (1)

1229933 六、申請專利範圍 1. 一種用於靜電放電保護電路之高電壓元件，包括： 一第一型基底； 一第一型磊晶矽層，配置在該第一型基底中； 一第一型井區，配置在該第一型磊晶矽層中； 一第二型井區，配置在該第一型磊晶矽層中，且該第 二型井區係由一第二型淡摻雜區與一第二型濃摻雜區所構 成，其中該第二型淡摻雜區與該第一型井區鄰接，而該第 二型濃摻雜區係位於部分該第一型井區與該第二型淡摻雜 區的下方， 一閘極堆疊結構，配置在該第一型井區與該第二型淡 摻雜區的部分表面上； 一第二型第一摻雜區與一第二型第二摻雜區，分別配 置在該閘極堆疊結構兩側之該第二型淡摻雜區與該第一型 井區中； 一第一隔離結構，配置在該第二型淡摻雜區中，且位 於該閘極堆疊結構與該第二型第一摻雜區之間；以及 一第一型摻雜區，配置在該第一型井區中，且與該第 二型第二摻雜區鄰接。 2 .如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第二型淡摻雜區、該第一型井區 與該第二型第二摻雜區之間係構成一寄生雙載子電晶體， 且該第二型濃摻雜區、該第一型井區與該第二型第二摻雜 區之間係構成另一寄生雙載子電晶體，以使由該第二型第 一摻雜區所流入之脈衝電流，藉由該二寄生雙載子電晶體
13714twf.ptd 第21頁 1229933 六、申請專利範圍 從該第二型第二摻雜區導出。 3. 如申請專利範圍第2項所述之用於靜電放電保護電 路之高電壓元件，其中該第二型濃摻雜區與該第一型井區 之間的P N接面（J u n c t i ο η )崩潰電壓，小於該第二型淡摻雜 區與該第一型井區之間的ΡΝ接面崩潰電壓，而且該第二型 濃摻雜區與該第一型井區之間的ΡΝ接面崩潰電壓為靜電放 電保護電路裝置的崩潰電壓。 4. 如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，更包括一第二隔離結構，配置在該第一 型井區中，且位於該第一型摻雜區與該第二型第二掺雜區 之間。 5 .如申請專利範圍第4項所述之用於靜電放電保護電 路之高電壓元件，其中該第二隔離結構包括一場氧化 (Field Oxide)隔離結構或一淺溝渠隔離結構（Shal low Trench Isolation ，STI) o 6 .如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第一隔離結構包括一場氧化隔離 結構或一淺溝渠隔離結構。 7.如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第二型第一摻雜區、該第二型淡 摻雜區與該第二型濃摻雜區係共同作為一汲極，且該第二 型第二摻雜區係作為一源極。 8 ·如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第二型淡摻雜區包括一高電壓第
13714twf.ptd 第22頁 1229933 六、申請專利範圍 二型井區。 9 .如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第二型濃摻雜區包括一第二型埋 入層（Buried Layer，BL) ° 1 Ο .如申請專利範圍第1項所述之用於靜電放電保護電 路之高電壓元件，其中該第一型為P型，且該第二型為N 型 〇 11. 一種高電壓元件，包括： 一第一型基底； 一第一型磊晶矽層，配置在該第一型基底中； 一第一型井區，配置在該第一型磊晶矽層中； 一第二型井區，配置在該第一型磊晶矽層中，且該第 二型井區係由一第二型淡摻雜區與一第二型濃摻雜區所構 成，其中該第二型淡摻雜區與該第一型井區鄰接，而該第 二型濃摻雜區係位於部分該第一型井區與該第二型淡摻雜 區的下方； 一閘極堆疊結構，配置在該第一型井區與該第二型淡 摻雜區的部分表面上； 一第二型第一摻雜區與一第二型第二摻雜區，分別配 置在該閘極堆疊結構兩側之該第二型淡摻雜區與該第一型 井區中； 一第一隔離結構，配置在該第二型淡摻雜區中，且位 於該閘極堆疊結構與該第二型第一摻雜區之間；以及 一第一型摻雜區，配置在該第一型井區中，且與該第
13714twf.ptd 第23頁 1229933 六、申請專利範圍 二型第二摻雜區鄰接。 1 2.如申請專利範圍第1 1項所述之高電壓元件，更包 括一第二隔離結構，配置在該第一型井區中，且位於該第 一型摻雜區與該第二型第二掺雜區之間。 1 3.如申請專利範圍第1 2項所述之高電壓元件，其中 該第二隔離結構包括一場氧化隔離結構或一淺溝渠隔離結 1 4.如申請專利範圍第1 1項所述之高電壓元件，其中 該第一隔離結構包括一場氧化隔離結構或一淺溝渠隔離結 構 1 5 .如申請專利範圍第1 1項所述之高電壓元件，其中 該高電壓元件係於電路設計中使用。 1 6.如申請專利範圍第1 5項所述之高電壓元件，其中 該高電壓元件係於顯示器驅動I C、電源供應器、電源管理 器（Power Management)、通訊設備 (Telecommunications)、車用（Automotive)電子與工業控 制器中使用。 1 7.如申請專利範圍第1 1項所述之高電壓元件，其中 該第二型第一摻雜區、該第二型淡摻雜區與該第二型濃摻 雜區係共同作為一汲極，且該第二型第二摻雜區係作為一 源極。 1 8.如申請專利範圍第1 1項所述之高電壓元件，其中 該第二型淡摻雜區包括一高電壓第二型井區。 1 9.如申請專利範圍第1 1項所述之高電壓元件，其中
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