KR20160008366A - 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치 - Google Patents

정전기 방전 보호 소자 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 발명의 일 실시예에 다른 정전기 방전 보호 소자는, 제1 도전형 반도체 기판; 상기 반도체 기판상에 형성된 게이트; 상기 게이트 하부의 제1 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 드레인이 형성되는 제1 웰; 상기 게이트 하부의 제2 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 소오스가 형성되는 제2 웰; 및 상기 제1 웰 및 상기 제2 웰의 하단에 형성되며, 제2 도전형에 해당하는 딥웰(deep well)을 포함하는 것을 특징으로 한다.

Description

정전기 방전 보호 소자 및 이를 포함하는 반도체 장치{electrostatic discharge protection device and semiconductor device including the same}
본 발명은 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치에 관한 것으로서, 상세하게는 정전기 방전 보호 소자의 내성을 증가시킨 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 소자란 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 설치되는 소자를 말한다. 대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 정전기 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. 또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 정전기 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수 있다.
본 발명은 내성을 향상한 ESD 보호소자 및 이를 포함하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 정전기 방전 보호 소자는, 제1 도전형 반도체 기판, 상기 반도체 기판상에 형성된 게이트, 상기 게이트 하부의 제1 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 드레인이 형성되는 제1 웰, 상기 게이트 하부의 제2 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 소오스가 형성되는 제2 웰 및 상기 제1 웰 및 상기 제2 웰의 하단에 형성되며, 제2 도전형에 해당하는 딥웰(deep well)을 포함할 수 있다.
바람직하게는, 상기 제1 웰 및 제2 웰은 각각 제2 도전형에 해당할 수 있다.
바람직하게는, 상기 제1 도전형은 N형 및 P형 중 어느 하나이고, 상기 제2 도전형은 N형 및 P형 중 다른 하나인 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 드레인의 불순물 도핑농도는 상기 제1 웰의 불순물 도핑농도보다 큰 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 소오스의 불순물 도핑농도는 상기 제2 웰의 불순물 도핑농도보다 큰 것을 특징으로 할 수 있다.
바람직하게는, 상기 반도체 기판 내에 형성되며,제2 도전형에 해당하는 제2 드레인을 더 포함하는 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 드레인 및 상기 제2 드레인이 전원전압패드 및 입출력패드 중 적어도 하나 이상에 전기적으로 연결된 것을 특징으로 할 수 있다.
바람직하게는, 제2 도전형에 해당하는 제3 웰을 더 포함하고, 상기 제3 웰은, 적어도 일부의 영역에 상기 제2 드레인이 형성되며, 상기 제2 드레인의 불순물 도핑농도는 상기 제3 웰의 불순물 도핑농도보다 큰 것을 특징으로 할 수 있다.
바람직하게는, 상기 반도체 기판 내에 형성되며, 제1 도전형에 해당하는 제2 소오스를 더 포함하는 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 소오스 및 상기 제2 소오스가 접지전압패드에 전기적으로 연결된 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 도전형에 해당하는 제4 웰을 더 포함하고, 상기 제4 웰은, 적어도 일부의 영역에 상기 제2 소오스가 형성되며, 상기 제2 소오스의 불순물 도핑 농도는 상기 제4 웰의 불순물 도핑농도보다 큰 것을 특징으로 할 수 있다.
바람직하게는, 상기 기판내에 형성되고, 상기 제1 드레인 및 상기 제1 소오스를 전극으로 포함하는 제1 기생 트랜지스터를 더 포함하고, 상기 기판내에 형성되고, 상기 제1 소오스 및 상기 딥웰을 전극으로 포함하는 제2 기생 트랜지스터를 더 포함하며, 상기 제1 드레인과 상기 제1 소오스 사이는 제1 간격을 가지며, 상기 제1 간격에 기반하여, 제1 기생 트랜지스터의 제1 트리거링 전압이 설정되고, 상기 제1 소오스와 상기 딥웰의 사이는 제2 간격을 가지며, 상기 제2 간격에 기반하여, 제2 기생 트랜지스터의 제2 트리거링 전압이 설정되고, 상기 제1 트리거링 전압과 제2 트리거링 전압이 동일한 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 정전기 방전 보호 회로 및 내부 회로를 포함하고, 상기 정전기 방전 보호회로는, 제1 도전형 반도체 기판;
상기 반도체 기판상에 형성된 게이트, 상기 반도체 기판 내의 상기 게이트 하부의 제1 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 드레인이 형성되는 제1 웰, 상기 반도체 기판 내의 상기 게이트 하부의 제2 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 소오스가 형성되는 제2 웰 및 상기 제1 웰 및 상기 제2 웰의 하단에 형성되며, 제2 도전형에 해당하는 딥웰(deep well)을 포함할 수 있다.
바람직하게는, 상기 제1 도전형은 N형 및 P형 중 어느 하나이고, 상기 제2 도전형은 N형 및 P형 중 다른 하나인 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 드레인은 전원전압 패드에 연결되고, 상기 제1 소오스는 접지전압 패드에 연결되는 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 드레인은 입출력 패드에 연결되고, 상기 제1 소오스는 접지전압 패드에 연결되는 것을 특징으로 할 수 있다.
바람직하게는, 접지전압 패드, 전원전압 패드 및 입출력 패드를 포함하는 패드부를 더 포함하며, 상기 패드부는, 상기 내부 회로와 전기적으로 연결되고, 상기 패드부에 정전기가 인가되었을 때, 상기 패드부와 상기 ESD 보호회로가 전기적으로 연결되어, 상기 정전기의 전류 방전 경로를 형성하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 내부 회로 및 ESD 보호회로를 포함하고, 상기 ESD 보호소자는, 제1 도전형의 반도체 기판 내에 형성되는 제2 도전형의 제1 드레인, 제2 도전형의 제1 소오스 및 제2도전형의 제1 웰을 각각의 전극으로 하는 제1 ESD 보호 트랜지스터 및 상기 제1 소오스, 제1 도전형의 제2 웰 및 제2 도전형의 딥웰을 각각의 전극으로 하는 제2 ESD 보호 트랜지스터를 구비하는 것을 특징으로 할 수 있다.
바람직하게는, 상기 제1 ESD 보호 트랜지스터의 제1 트리거링 전압과 상기 제2 ESD 보호 트랜지스터의 제2 트리거링 전압이 동일한 것을 특징으로 할 수 있다.
바람직하게는, 정전기 전류는, 상기 제1 ESD 보호 트랜지스터의 상기 제1 드레인을 제1 전극 및 상기 제1 소오스를 제2 전극으로 포함하는 제1 경로 및 상기 제2 ESD 보호 트랜지스터의 상기 제2 도전형의 딥웰을 제3 전극 및 상기 제1 소오스을 제4 전극으로 포함하는 제2 경로로 흐르는 것을 특징으로 할 수 있다.
본 발명의 기술적 사상에 따른 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치에 따르면, 딥웰 구조를 적용함으로써, 새로운 전류 방전 경로(Discharge Path)를 활용하여, 과도 전류를 분산시켜 ESD 보호소자의 레이 아웃(Layout) 면적을 늘리지 않고, ESD 보호소자의 내성을 높일 수 있다.
또한, 본 발명의 기술적 사상에 따른 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치에 따르면, ESD 보호소자의 구성을 최소화하여 비용절감 및 회로의 집적화에 유리할 수 있다.
도1 은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 블록도이다.
도2 는 본 발명의 일 실시예에 따른 반도체 장치의 ESD 보호소자(13_a)를 구체적으로 나타낸 블록도이다.
도3 은 본 발명의 일 실시예에 따른 ESD 보호소자의 단면을 도시한 도면이다.
도4 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자의 단면을 도시한 도면이다.
도5 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자의 단면을 도시한 도면이다.
도6 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자의 단면을 도시한 도면이다.
도7 은 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자의 단면을 도시한 도면이다.
도8 및 도9 은 ESD 보호소자가 적용된 반도체 내부 회로를 나타낸 도면이다.
도10 는 본 발명의 ESD 보호소자를 적용하였을 때와 종래의 ESD 보호소자의 특징을 비교한 그래프를 나타낸 도면이다.
도11 은 본 발명의 일 실시예에 따른 ESD 보호소자의 공정 방법을 나타낸 순서도를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도13 은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도14 는 본 발명의 실시예들에 따른 적어도 하나 이상의 ESD 보호소자를 구성요소로 하는 ESD 보호회로를 포함하는 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도이다.
도 15는 본 발명의 실시예들에 따른 적어도 하나 이상의 ESD 보호소자를 구성요소로 하는 ESD 보호회로를 포함하는 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도1 은 본 발명의 일 실시예에 따른 반도체 장치(10)를 나타낸 블록도이다.
도1 을 참조하면, 반도체 장치(10)는 패드부(11), 내부 회로(12) 및 ESD 보호회로(13)을 포함한다. ESD 보호회로(13)는 정전기 방전 보호회로를 지칭하는 것으로, 정전기 방전은 ESD(Elecrostactic Discharge)로 지칭한다. ESD 보호회로(13)는 적어도 하나 이상의 ESD 보호 소자(13_a)를 포함할 수 있다. ESD 보호 소자는 내부에 적어도 하나 이상의 기생 트랜지스터를 포함할 수 있다. 패드부(11)는 외부로부터 입력되거나, 외부로 출력되는 신호가 인가되는 입출력 패드, 전원전압이 인가되는 전원전압패드, 접지전압에 연결되는 접지전압패드를 포함할 수 있다. 패드부(11)가 포함하는 상기 패드는 내부회로(12)와 ESD 보호회로(13)에 전기적으로 연결될 수 있다. 반도체 장치(10)는 다양한 기능을 수행하는 장치일 수 있으며, 일예로서 반도체 장치(10)는 메모리 장치일 수 있다. 반도체 장치(10)가 메모리 장치인 경우, 내부 회로(12)는 메모리 동작을 제어하는 메모리 컨트롤러(미도시)일 수 있다. 또는, 내부 회로(12)는 메모리(미도시)의 주변 회로를 포함하며, 메모리 컨트롤러(미도시)의 제어 신호를 수신하여 메모리 제어 동작을 수행할 수 있다. 또는, 내부 회로(12)는 데이터를 저장하는 셀들을 포함하는 메모리일 수 있다.
ESD 보호회로(13)는 외부에서 정전기가 유입됨에 따라 선택적으로 온(On) 될 수 있다. ESD 보호회로(13)는 패드부(11)와 전기적으로 연결될 수 있으며, 적어도 하나 이상의 ESD 보호소자(13_a)를 포함할 수 있다. 본원발명의 실시예에 따른 ESD 보호소자는 구성의 특성상 국부적인 전류 집중 효과를 방지하여, 내성을 강화할 수 있다. 따라서, ESD 동작을 할 경우, ESD 보호회로(13)는 패드부(11)과 전기적으로 연결되어, 다수의 과도 전류 경로(Path)를 형성하고, 기존보다 많은 양의 과도 전류를 방전할 수 있도록 할 수 있다. ESD 보호소자에 대한 자세한 구성은 후술하도록 한다.
도2 는 본 발명의 일 실시예에 따른 반도체 장치(10)의 ESD 보호소자(13_a)를 구체적으로 나타낸 블록도이다.
도2 를 참조하면, 패드부(11)는 제1 패드(11a) 및 제2 패드(11b)로 포함될 수 있으며, 제1 패드(11a)는 전원전압패드 또는 입출력패드일 수 있다. 제2 패드(11b)는 접지전압패드에 해당될 수 있다. ESD 보호회로(13)는 적어도 하나 이상의 ESD 보호소자(13_a)으로 포함될 수 있으며, 도2 에서는 하나의 ESD 보호소자(13_a)로 구성된 ESD 보호회로(13)에 해당된다. ESD 보호소자(100)내에는 제1 ESD 보호 트랜지스터(130) 및 제2 ESD 보호 트랜지스터(132)가 형성될 수 있으며, 제1 ESD 보호 트랜지스터(130) 및 제2 ESD 보호 트랜지스터(132)는 기생 BJT (Bipolar Junction Transitor) 에 해당할 수 있다.
제1 패드(11a)에 정전기가 인가되면, 이로 인한 정전기 전류는 제1 ESD 보호 트랜지스터(130) 및 제2 ESD 보호 트랜지스터(132)에 흐를 수 있다. 제1 ESD 보호 트랜지스터(130) 및 제2 ESD 보호 트랜지스터(132)는 동일한 트리거링 전압을 가져, 동시에 턴온되어, 동시에 정전기 전류를 흐르게 할 수 있다. 제2 ESD 보호 트랜지스터(132)는 본 발명의 일 실시예에 따라, 후술할 딥웰(Deep Well) 구조에 의하여 형성될 수 있다.
도3 은 본 발명의 일 실시예에 따른 ESD 보호소자(100)의 단면을 도시한 도면이다.
도3 를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호소자(100)는 P형 영역(121)상에 N타입의 딥웰(Deep Well, 140)이 형성되고 딥웰(140) 상단의 일부 영역에 N웰(142) 및 P웰(144)이 형성된다. 도면상 P웰(144)에 도시되지 않았지만, P타입 불순물을 주입하여 P웰(144)를 형성하게 된다. 기판(120) 표면 상부에 게이트(102)가 형성되고, 게이트(102) 하부의 양측, 일 실시예로 좌측의 N웰(142) 내의 일부 영역에 N+의 드레인(104)과 우측의 P웰(144) 내의 일부 영역에 N+의 소오스(106)이 형성된다. 각 영역은 P형 영역< P웰/N웰 < P+/N+의 불순물 도핑 농도 구배를 가질 수 있다. 그리고 드레인(104)은 입출력패드 및 전원전압패드 중 적어도 하나 이상에 연결될 수 있으며, 소오스(106)는 접지전원패드에 연결될 수 있다.
즉, 본 실시예에 따른 ESD 보호소자의 P웰(144)은 게이트(102) 하부의 적어도 일부의 영역과 소오스(106)을 둘러싸며 기판(120)내에 형성되고, 딥웰(140)은 N웰(142)과 P웰(144)의 하단에 위치하여 반도체 기판(120)내에 형성되는 구조를 가진다. 상기의 구조를 가지는 본 실시예의 ESD 보호소자는 입출력 패드 또는 전원전압 패드를 통해 드레인(104)으로 포지티브 정전기가 인가되면 수평 방향의 기생 BJT(Bipolar Junction Transitor, 130)와 수직 방향의 기생 BJT(132)를 형성할 수 있다. 여기서, 수평 방향의 기생 BJT(130)는 게이트(102) 아래에 생성될 수 있으며,드레인(104) 및 소오스(106)을 전극으로 포함하도록 생성될 수 있다. 수직 방향의 기생 BJT(132)는 소오스(106) 아래에 생성될 수 있으며, 소오스(106)와 딥웰(140)의 일부를 전극으로 포함하도록 생성될 수 있다. 따라서 수평 방향과 수직 방향의 기생 BJT(130, 132)는 npn BJT로 동작한다. 다만, 이는 일 실시예로, 상기 BJT가 생기는 영역은 한 곳에 한정된다 볼 수 없으며, 실시예에 따라 위치가 달라질 수 있다.
본 발명의 일 실시예로써, 반도체 기판(120)내 N 타입 불순물을 주입하여, N 웰(142)을 형성하고, N웰(142)의 일부 영역에 추가로 N타입 불순물을 주입하여 드레인(104)를 형성한다., 드레인(104)의 도핑농도보다 N웰(142)의 도핑농도를 낮게할 수 있다. 더 나아가, N웰(142)의 하부로 갈수록 도핑농도를 점차적으로 낮게할 수 있을 것이다. 이를 통하여, N웰(142)이 형성된 면적을 통하여, 다수의 정전기 전류의 경로(Path)를 생성할 수 있다. 이는, 드레인(104)의 측벽 부분은 드레인(104)의 하부면에 비해 상대적으로 면적이 좁고 또한 곡면이기에 국부적인 전류 집중 효과가 가중되는 단점을 보완할 수 있다. 즉, N웰(142)은 측벽 부분(c)과 하부면(d)이 면적이 넓고, 곡면이 아니므로 ESD 방지소자(100)에 흐르는 과도 전류를 분산되어 흐르게 할 수 있다. 따라서, 과도 전류가 분산되어 흐르게 할 수 있어, 전류의 집중에 의한 열 발생 현상(Joule heating)을 방지하여, ESD 방지소자(100)의 특성이 열화되는 것을 막을 수 있어, ESD 방지소자(100)의 내성을 강화시킬 수 있게 된다.
또한, N 웰(142)와 딥웰(140)은 맞닿아서 형성될 수 있고, 더 나아가 일체형 구조로 형성될 수 있다. 따라서, N웰(142)을 통해 흐르는 과도 전류가 딥웰(140)을 통하여 흐를 수 있게된다. 즉, 새로운 전류의 경로(path)가 만들어져 전류의 집중을 방지할 수 있게 된다. 또한, 딥웰(140)을 통하여 ESD 방지소자(100) 내의 기생 BJT의 동작 바이어스점을 설정해줌으로써, 홀딩 전압(holding voltage)를 높여줌으로써, 기생 BJT가 계속적으로 동작하여, 과도 전류가 원활하게 흐르게 할 수 있다.
본 발명에서는, ESD 방지소자의 적어도 두 개 이상의 기생 BJT들이 동시에 동작할 수 있도록 각각의 기생 BJT들이 동일하거나 유사한 트리거링 전압을 가질 수 있도록 드레인(104)과 소오스(106) 사이의 거리(a)와 딥웰(140)과 소오스(106) 사이의 거리(b)를 조절하여 형성할 수 있다. 이때, 드레인(104)과 소오스(106) 사이의 거리(a)는 동작전압에서의 문제, 펀치 쓰루(Punch Through) 등이 없도록 하는 수준에서 결정될 수 있다. 즉, 드레인(104)과 소오스(106) 사이의 거리(a)는 상기 문제가 발생하지 않는 특정값 이상에서 결정 되어지며, 딥웰(140)과 소오스(106) 사이의 거리(b)도 마찬가지이다. 본 발명의 일 실시예로, 드레인(104)과 소오스(106) 사이의 거리(a)와 동일 또는 특정 오차 범위 내에서 유사하게 딥웰(140)과 소오스(106) 사이의 거리(b)를 설정하여 수평 방향 기생 BJT(130)과 수직 방향 기생 BJT(132)의 트리거링 전압을 동일 또는 유사하게 설정할 수 있다. 이를 통하여, ESD 동작시에, 수평 방향 기생 BJT(130)와 수직 방향 기생 BJT(132)가 동시에 과도 전류를 흘려보내는 동작을 할 수 있어, 순간적으로 ESD 방지소자(100)가 견디어낼 수 있는 과도 전류의 크기가 커지게 할 수 있는 특징이 있다.
이하 본 발명의 일 실시예에 따른 ESD 정전기 방전 보호 소자의 동작을 설명한다. 드레인(104)로 양(positive)의 정전기가 인가되면 일 실시예로 N+의 드레인(104)와 P웰(144) 사이에 애벌런치 브레이크 다운(Avalanche Breakdown)이 일어나 P웰(144)의 전위가 높아지며, 이로 인해 수평 방향 및 수직 방향의 기생 BJT(130, 132)의 에미터와 베이스에 순방향 바이어스가 인가되어 수평 방향 및 수직 방향의 기생 BJT(130, 132)가 턴온 된다. 여기서 기생 BJT(130, 132)가 턴온될 때 드레인(104)에 인가된 정전기 전압을 트리거링 전압(Vt1)이라 한다. 이때, 본 발명의 일 실시예로 상술하였던 ESD 보호소자(100) 구조를 가지고, 수평 방향 기생 BJT(130)와 수직 방향 기생 BJT(132)의 트리거링 전압(Vt1)에 동시에 턴온이 되어 동작할 수 있다. 따라서, 정전기에 의한 과도 전류는 턴온된 수평 방향 및 수직 방향의 기생 BJT(130, 132)를 통하여 접지전원패드에 연결된 소오스(106)로 흘러나가게 되어 드레인(104)에 인가된 정전기는 방전되게 된다. 일 실시예로, 수평 방향의 기생 BJT(130)에서는 드레인(104)을 제1 전극으로, 소오스(106)를 제2 전극으로 하여, 제1 전극 및 제2 전극을 포함하는 제1 경로로 정전기 전류가 흐를 수 있다. 또한, 수직 방향의 기생 BJT(132)에서는 딥웰(140)을 제3 전극으로, 소오스(106)를 제4 전극으로 하여, 제3 전극 및 제4 전극을 포함하는 제2 경로로 정전기 전류가 흐를 수 있다.
본 발명의 일 실시예로, P웰(144)의 불순물 도핑 농도를 P형 영역(121)보다 높여, N+ 드레인(104)과 P웰(144)간 애벌런치 브레이크 다운이 더 빨리 발생하도록 함으로써, 결과적으로 트리거링 전압(Vt1)을 낮출 수 있게 할 수 있다. 따라서, 결과적으로 낮은 트리거링 전압(Vt1)으로 수평 방향 기생BJT(130)과 수직 방향 기생 BJT(132)를 동시에 턴온하여 동작할 수 있도록 할 수 있다. 이는, 발명의 일 실시예로써, 이에 한정하지 않고, 앞에서 언급한 구성에서 N타입은 P타입으로 P타입은 N타입으로 구성할 수 있다.
도4 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자(200)의 단면을 도시한 도면이다.
도4 를 참고하면, ESD 보호소자는 P형 영역(221) 상에 N타입의 딥웰(Deep Well, 240)이 형성되고 딥웰(240) 상단에 제1 N웰(242) 및 P웰(244)이 형성된다. 반도체 기판(220) 표면에 게이트(202)가 형성되고, 제1 N웰(242)의 일부 영역에 제2 N웰(241)이 더 형성된다. 게이트(102)의 일측에는제2 N웰(241)의 일부 영역에 N+의 드레인(104)이 형성되고, 타측에는 P웰(244)의 일부 영역에 N+의 소오스(206)가 형성된다.각 영역은 P형 기판< P웰 /제1 N웰 < 제 2 N웰 < P+/N+의 불순물 도핑 농도 구배를 가질 수 있다. 다만, 상기 농도 구배는 일 실시예로써 다른 농도 구배를 가질 수 있다. 그리고 드레인(204)은 입출력패드 및 전원전압패드 중 적어도 하나 이상에 연결될 수 있으며, 소오스(206)는 접지전원패드에 연결될 수 있다.
상기의 구조를 가지는 본 실시예의 ESD 보호소자(200)는 입출력패드 또는 전원전압패드를 통해 드레인(204)으로 포지티브 정전기가 인가되면 수평 방향의 기생 BJT(Bipolar Junction Transitor, 230)와 수직 방향의 기생 BJT(232)가 형성될 수 있다. 여기서, 수평 방향의 기생 BJT(130)는 게이트(202) 아래에 생성될 수 있어며,드레인(204) 및 소오스(206)을 전극으로 포함하도록 생성될 수 있다. 수직 방향의 기생 BJT(232)는 소오스(206) 아래에 생성될 수 있으며, 소오스(206)와 딥웰(240)의 일부를 전극으로 포함하도록 생성될 수 있다. 따라서 수평 방향과 수직 방향의 기생 BJT(230, 232)는 npn BJT로 동작한다. 이때, 제2 N웰(141)의 구조를 더 포함함으로써, 수평 방향의 기생 BJT(230)의 동작전압(operating voltage)을 종래보다 더 크게 설정할 수 있다. 본 발명의 일 실시예로, 제2 N웰(241)을 더 포함함으로써, 수평 방향 기생 BJT(230)의 동작전압을 수직 방향 기생 BJT(232)보다 더 크게 설정하여, 수평 방향 기생 BJT(230)에 흐르는 과도 전류를 줄임으로써, 수직 방향 기생 BJT(232)의 홀딩 전압(holding voltage)을 높일 수 있다. 홀딩 전압(holding voltage)을 높이므로써, 수직 방향 기생 BJT(232)가 일정하게 턴온되어 과도 전류를 흐르게 하는 동작을 수행할 수 있도록 한다. 또한, 제1 의 N웰(242) 의 구조를 이용하여 도2 에서 언급하였듯이, 과도 전류가 흐를 수 있는 면적을 넓혀, 전류의 집중을 막아, 열 발생으로 인한 소자 열화를 방지할 수 있는 효과가 있다. 이는, 발명의 일 실시예로써, P웰(244)의 일부 영역에 제2 P웰(미도시)을 형성할 수 있으며, 이를 통하여, 수직 방향 기생 BJT(232)의 동작 전압을 종래보다 더 크게 설정하여, 수평 방향 기생 BJT(230)와 같이 일정 크기 이상이 되는 정전기가 발생한 경우에만, 기생 BJT(230, 232)를 턴온되게 할 수 있다. 이에 한정하지 않고, 앞에서 언급한 구성에서 N타입은 P타입으로 P타입은 N타입으로 구성할 수 있다.
도5 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자(300)의 단면을 도시한 도면이다.
상기 서술한 도3 구성에서 P형 영역 (321)상에 N 타입의 딥웰(340)이 형성되고, 그 상단에 제2 N웰(346)이 형성되고, 제2 N웰(346)의 일부 영역에 N+의 제2 드레인(308)이 형성되는 구조를 더 포함할 수 있다. 상기의 구조를 가지는 본 실시예의 ESD 보호소자는 입출력패드 또는 전원전압패드와 전기적으로 제1 드레인(304) 또는 제2 드레인(308)에 연결될 수 있으며, 제1 드레인(304) 또는 제2 드레인(308)에 포지티브 정전기가 인가되면 수평 방향의 제1 기생 BJT(Bipolar Junction Transitor, 330), 수직 방향의 기생 BJT(332) 및 제2 수평 방향의 기생 BJT(334)를 형성할 수 있다. 여기서, 제1수평 방향의 기생 BJT(330)는 게이트(302) 아래에 생성되는 기생 BJT, 수직 방향의 기생 BJT(332)는 소오스(306) 아래에 생성되는 기생 BJT이며, 제2 수평 방향의 기생 BJT(334)는 제2 드레인(308)과 소오스(306) 사이에 생성될 수 있다. 따라서 수평 방향과 수직 방향의 기생 BJT(330, 332, 334)는 npn BJT로 동작한다. 다만, 이는 일 실시예로, 상기 BJT가 생기는 영역은 한 곳에 한정된다 볼 수 없으며, 실시예에 따라 위치가 달라질 수 있다.
정전기 전류의 흐름과 관련하여, 일 실시예로, 수평 방향의 제1 기생 BJT(330)에서는 제1 전극에 해당하는 제1 드레인(304) 과 제2 전극에 해당하는 소오스(306)로 이루어진 제1 경로로 정전기 전류가 흐를 수 있다. 또한, 수직 방향의 기생 BJT(332)에서는 딥웰(340)에서 형성된 제3 전극과 소오스(306)에서 형성된 제4 전극으로 이루어진 제2 경로로 정전기 전류가 흐를 수 있다. 수평 방향의 제2 기생 BJT(334)에서는 제2 드레인(308)에서 형성된 제5 전극과 소오스(306)에서 형성된 제6 전극으로 이루어진 제3 경로로 정전기 전류가 흐를 수 있다. 도3 에 나타난 실시예보다 정전기 전류가 흐르는 경로가 더 많이 형성됨으로써, ESD 보호소자(300)의 내성을 강하게 할 수 있다.
본 발명의 일 실시예로써, 제2 드레인(308)을 N 웰(346)에 둘러싸이도록 형성하고, 제2 드레인(308)의 도핑농도보다 제2 N웰(346)의 도핑농도를 낮게할 수 있다. 더 나아가, 제2 N웰(346)의 하부로 갈수록 도핑농도를 점차적으로 낮게할 수 있을 것이다. 이를 통하여, 제2 N웰(346)의 전체적인 면적을 통한 과도 전류의 경로(Path)를 설정할 수 있는바, 제2 드레인(308)의 측벽 부분은 제2 드레인(308)의 하부면에 비해 상대적으로 면적이 좁고 또한 곡면이기에 국부적인 전류 집중 효과가 가중되는 단점을 보완할 수 있다. 즉, 제2 N웰(346)은 측벽 부분과 하부면이 면적이 넓고, 곡면이 아니므로 ESD 방지소자(300)에 흐르는 과도 전류를 분산되어 흐르게 할 수 있다. 따라서, 과도 전류가 분산되어 흐르게 할 수 있어, 전류의 집중에 의한 열 발생 현상(Joule heating)을 방지하여, ESD 방지소자(300)의 특성이 열화되는 것을 막을 수 있어, ESD 방지소자(300)의 내성을 강화시킬 수 있게 된다. 또한, 제2 드레인(308)과 제2 N웰(346)의 구조를 더 포함함으로써, 일 실시예로 적어도 하나 이상의 기생 BJT들을 형성하여, 그 결과 과도 전류를 더 많이 흐르게 할 수 있는 효과를 얻을 수 있다. 이는, 발명의 일 실시예로써, 이에 한정하지 않고, 앞에서 언급한 구성에서 N타입은 P타입으로 P타입은 N타입으로 구성할 수 있다. 다른 구성에 대하여는 도2 에서 언급한 바 생략한다.
도6 는 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자(400)의 단면을 도시한 도면이다.
도6 를 참조하면, 상기 서술한 도3 구성에서 P웰(444)의 일부 영역에 P+의 제2 소오스(410)를 형성되는 구조를 더 포함할 수 있다. 제2 소오스(410)는 소오스(406)과 함께 ESD 동작시에 접지전압패드에 전기적으로 연결될 수 있다. 제2 소오스(410)의 구성은 ESD 동작시의 과도 전류의 유출을 방지할 수 있어, 외부 소자에 과도 전류에 의한 영향을 줄일 수 있다. 또한, 과도 전류의 흐름에 대한 경로를 더 생성할 수 있도록 함으로써, ESD 보호소자(400)가 견딜 수 있는 과도 전류의 양을 증가할 수 있다. 이는, 발명의 일 실시예로써, 이에 한정하지 않고, 앞에서 언급한 구성에서 N타입은 P타입으로 P타입은 N타입으로 구성할 수 있다. 다른 구성은 도2에 기재한 내용과 동일한바 자세한 서술은 생략한다.
도7 은 본 발명의 또 다른 일 실시예에 따른 ESD 보호소자(500)의 단면을 도시한 도면이다.
도7 을 참조하면, 상기 도5 및 도6에 언급한 구성이 ESD 보호소자(500)에 적용된 실시예를 나타낸다. 상기 서술한 도3 구성에서 P형 영역 (521)상에 N 타입의 딥웰(540)이 형성되고, 그 상단에 제2 N웰(546)이 형성되고, 제2 N웰(546)의 일부 영역에 N+의 제2 드레인(508)이 형성되는 구조를 더 포함할 수 있다.또한, P웰(544)의 일부 영역에 P+의 제2 소오스(510)를 형성되는 구조를 더 포함할 수 있다. 이를 통하여, 정전기 전류의 경로 역할을 하는 다수 기생 BJT(530, 532, 534)가 형성되어, ESD 보호소자(500)의 내성을 향상시킬 수 있다.
도8 및 도9 은 ESD 보호소자가 적용된 반도체 내부 회로(600)를 나타낸 도면이다.
도8 은 일 실시예로써, 입출력 패드(630)는 내부 회로(610)와 제1 ESD 보호소자(640), 제2 ESD 보호소자(641)에 전기적으로 연결될 있다. 또한, 제3 ESD 보호소자(642)는 전원전압패드(601) 및 접지전압패드(602)에 전기적으로 연결될 수 있다. 입출력 패드(630)에는 반도체 장치에 인가되는 입력 신호 또는 출력 신호가 인가될 수 있다. 다만, 입력 신호 또는 출력 신호 외에 정전기가 인가된 경우, 내부 회로(610)으로 정전기 전류가 흐르지 않고, 제1 ESD 보호소자(640) 및 제2 ESD 보호소자(641)내에 형성된 트랜지스터가 턴온되어 정전기 전류가 흐를 수 있다. 더 나아가, 전원전압패드(601)에 정전기가 인가된 경우, 제3 ESD 보호소자(642)내에 형성된 트랜지스터가 턴온되어 정전기 전류가 흐를 수 있다.
도9 는 일 실시예로써, 입력 패드(650)는 내부 회로(610)와 제1 ESD 보호소자(640), 제2 ESD 보호소자(641)에 전기적으로 연결될 있다. 또한, 제3 ESD 보호소자(642)는 전원전압패드(601) 및 접지전압패드(602)에 전기적으로 연결될 수 있다. 입력 패드(650)에는 반도체 장치에 인가되는 입력 신호가 인가될 수 있다. 다만, 입력 신호 외에 정전기가 인가된 경우, 내부 회로(610)으로 정전기 전류가 흐르지 않고, 제1 ESD 보호소자(640) 및 제2 ESD 보호소자(641)내에 형성된 트랜지스터가 턴온되어 정전기 전류가 흐를 수 있다. 더 나아가, 전원전압패드(601)에 정전기가 인가된 경우, 제3 ESD 보호소자(242)내에 형성된 트랜지스터가 턴온되어 정전기 전류가 흐를 수 있다.
일 실시예. 도8 및 도9 의 ESD 보호소자들(640~642)는 상기 언급한 구성을 가지며, 회로의 정상 동작(Normal Operation) 동안에 오프 상태로 있어 반도체 내부 회로의 동작에 영향을 주지 않지만, 입출력 패드 및 전원전압 패드에 정전기가 발생하면 ESD 동작 모드로 들어가 정전기 방전 경로, 즉 과도 전류의 경로를 제공하여 반도체 내부 회로를 정전기의 과도 전류로부터 보호하는 기능을 수행한다. 또한, ESD 보호소자는 MOS 트랜지스터, 다이오드 또는 SCR(Silicon Controlled Rectifier) 등일 수 있다.
도10 는 본 발명의 ESD 보호소자를 적용하였을 때와 종래의 ESD 보호소자의 특징을 비교한 그래프를 나타낸 도면이다.
도10 를 참조하면, 기존의 ESD 보호소자는 ESD 보호소자내의 기생 BJT의 트리거링 전압을 낮추기 위한 구성을 가지고 있다. 따라서 기존의 ESD 보호소자의 구조인 (a), (c)는 10~20V 사이에 트리거링 전압(Vt1)을 형성한다. 이에 비해, 본 발명은 트리거링 전압을 낮추기 위한 구성이 아닌바, 트리거링 전압(Vt2)는 20~30V 사이에 형성된다. 다만, ESD 보호소자가 견딜 수 있는 과도 전류의 양의 측면에서는, 기존의 ESD 보호소자인 (a), (c)의 구조를 기준으로 비교하여 볼때, 본 발명의 ESD 보호소자인 (b), (d)의 구조는 각각 흐를 수 있는 최대 과도 전류량이 더 큰 것을 확인할 수 있다. 이는 본 발명의 ESD 보호소자는 전류 집중 현상을 방지하여, 열 발생으로 인한 소자의 열화를 막고, 과도 전류의 경로를 다수 확보하여 많은 양의 과도 전류를 견딜 수 있는 특징을 가지는 것을 보여준다.
도11 은 본 발명의 일 실시예에 따른 ESD 보호소자의 공정 방법을 나타낸 순서도를 나타낸다.
P형 반도체 기판 내에 N형 딥웰을 형성하는 단계(S100)를 거칠 수 있다. P 형 반도체 기판 내에 N 형 불순물을 주입하여 P 형 반도체 기판 내의 일부 영역에 N형 딥웰을 형성할 수 있다. N형 딥웰이 형성된 후 N형 딥웰 상부의 제1 측에 N형 불순물을 주입하여, N웰을 형성하는 단계(S200)을 거칠 수 있다. N웰은 N형 딥웰에 맞대어 형성될 수 있으며, N웰은 아랫 방향으로 갈수록 도핑 농도가 작아질 수 있다. N웰을 제1 측에 형성한 후, N형 딥웰 상부의 제2 측에 P형 불순물을 주입하여 P웰을 형성하는 단계(S300)을 거칠 수 있다. 제2 측은 제1 측의 반대 방향일 수 있으며, P웰은 아랫 방향으로 갈수록 도핑 농도가 작아질 수 있다. 그 후에, N웰의 일부 영역에 N+ 불순물을 주입하여, 드레인을 형성(S400)하고, P웰의 일부 영역에 N+ 불순물을 주입하여 소오스를 형성(S500)할 수 있다, N+는 상기 N웰의 도핑 농도보다 높을 수 있으며, P+는 상기 P웰의 도핑 농도보다 높을 수 있다. 이후 게이트를 형성하는 단계(S600)을 거칠 수 있다. 본 발명의 일 실시예로 소오스와 드레인을 형성할 때는 소스와 드레인 사이를 제1 간격으로 할 수 있으며, 딥웰과 소스 사이를 제2 간격으로 할 수 있다. ESD 보호소자 내의 적어도 두개 이상의 트랜지스터의 트리거링 전압을 동일하게 될 수 있도록 제1 간격 및 제2 간격을 조절할 수 있다. 이를 통해, 각각의 트랜지스터는 동일한 트리거링 전압에 의하여 동시에 턴온됨으로써, 정전기 전류를 흐르게 할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드(700)를 나타내는 개략도이다.
도 12 를 참조하면, 메모리 카드(700)는 제어기(710)와 메모리(720)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(710)에서 명령을 내리면, 메모리(720)는 데이터를 기록하거나 독출할 수 있다.
제어기(710) 및 메모리(720)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 제어기(710) 및 메모리(720)에 포함된 집적 회로들은, 상기 서술한 도 2 내지 도6 의 ESD 보호소자가 포함된 제1 및 제2 ESD보호회로(711, 721)를 포함할 수 있다. 제어기(710) 또는 메모리 카드(720)에는 하나 이상의 패드들이 배치될 수 있으며, ESD보호회로는 상기 패드들을 통하여 유입되는 정전기를 방전시킬 수 있다.
메모리 카드(700)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도13 은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템(800)을 나타내는 개략도이다. 도13 을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 메모리 장치(820), 스토리지 장치(830), 파워 서플라이(840) 및 입출력 장치(850)를 포함할 수 있다. 한편, 도13 에는 도시되지 않았지만, 컴퓨팅 시스템(800)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(800)에 포함된 프로세서(810), 메모리 장치(820), 스토리지 장치(830), 파워 서플라이(540) 및 입출력 장치(850)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(810), 메모리 장치(820), 스토리지 장치(830), 파워 서플라이(840) 및 입출력 장치(850)에 포함된 집적 회로들은, 상기 서술한 도 2 내지 도6 의 ESD 보호소자가 포함된 ESD보호회로(821)를 포함할 수 있고, 하나 이상의 패드들이 배치될 수 있으며, ESD보호회로는 상기 패드들을 통하여 유입되는 정전기를 방전시킬 수 있다.
프로세서(810)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(810)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(810)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(860)를 통하여 메모리 장치(820), 스토리지 장치(830) 및 입출력 장치(850)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(810)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(820)는 컴퓨팅 시스템(800)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(820)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(4300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(850)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(840)는 컴퓨팅 시스템(800)의 동작에 필요한 동작 전압을 공급할 수 있다.
도14 는 본 발명의 실시예들에 따른 적어도 하나 이상의 ESD 보호소자를 구성요소로 하는 ESD 보호회로를 포함하는 반도체 패키지가 응용된 SSD 장치(900)를 개략적으로 보여주는 단면도이다.
도14 를 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(900)는 메모리 패키지(910), SSD 컨트롤러 패키지(920), DRAM(Dynamic Random Access Memory, 5300) 및 메인 보드(940)을 포함할 수 있다.
메모리 패키지(910), SSD 컨트롤러 패키지(920), DRAM(930) 등은 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 상기 메모리 패키지(910)는 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러 패키지(920)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(910)가 실장될 수 있다. 한편, 메모리 패키지(910)가 멀티 채널로 구성된 경우에는 메모리 패키지(910)가 4개 미만으로 감소될 수도 있다.
상기 메모리 패키지(910)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 적어도 하나 이상의 ESD 보호소자로 구성된 ESD 보호회로를 포함할 수 있다.
SSD 컨트롤러 패키지(920)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(910) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러 패키지(920)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
상기 SSD 컨트롤러 패키지(920)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 적어도 하나 이상의 ESD 보호소자로 구성된 ESD 보호회로를 포함할 수 있고, 하나 이상의 패드들이 배치될 수 있으며, ESD보호회로는 상기 패드들을 통하여 유입되는 정전기를 방전시킬 수 있다.
메인 보드(940)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(940)는, 예를 들면, 상면 및 하면을 갖는 코어 보드와, 상면 및 하면 상에 각각 형성된 수지층을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(940) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(940)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(950)가 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 적어도 하나 이상의 ESD 보호소자를 구성요소로 하는 ESD 보호회로를 포함하는 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 15 는 본 발명의 실시예들에 따른 적어도 하나 이상의 ESD 보호소자를 구성요소로 하는 ESD 보호회로를 포함하는 반도체 패키지가 모바일 폰(1000)에 적용되는 예를 보여주고 있다. 그밖에, 상기 반도체 패키지는 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체 기판;
    상기 반도체 기판상에 형성된 게이트;
    상기 게이트 하부의 제1 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 드레인이 형성되는 제1 웰;
    상기 게이트 하부의 제2 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 소오스가 형성되는 제2 웰; 및
    상기 제1 웰 및 상기 제2 웰의 하단에 형성되며, 제2 도전형에 해당하는 딥웰(deep well)을 포함하는 정전기 방전 보호 소자.
  2. 제1 항에 있어서,
    상기 제1 웰 및 제2 웰은 각각 제2 도전형에 해당하는 것을 특징으로 하는 정전기 방전 보호 소자.
  3. 제1 항에 있어서,
    상기 제1 드레인의 불순물 도핑농도는 상기 제1 웰의 불순물 도핑농도보다 큰 것을 특징으로 하는 정전기 방전 보호 소자.
    상기 제1 소오스의 불순물 도핑농도는 상기 제2 웰의 불순물 도핑농도보다 큰 것을 특징으로 하는 정전기 방전 보호 소자.
  4. 제1 항에 있어서,
    상기 반도체 기판 내에 형성되며,제2 도전형에 해당하는 제2 드레인을 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  5. 제4 항에 있어서,
    제2 도전형에 해당하는 제3 웰을 더 포함하고,
    상기 제3 웰은, 적어도 일부의 영역에 상기 제2 드레인이 형성되며, 상기 제2 드레인의 불순물 도핑농도는 상기 제3 웰의 불순물 도핑농도보다 큰 것을 특징으로 하는 정전기 방전 보호 소자.
  6. 제1 항에 있어서,
    상기 반도체 기판 내에 형성되며, 제1 도전형에 해당하는 제2 소오스를 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  7. 제6 항에 있어서,
    제1 도전형에 해당하는 제4 웰을 더 포함하고,
    상기 제4 웰은, 적어도 일부의 영역에 상기 제2 소오스가 형성되며, 상기 제2 소오스의 불순물 도핑 농도는 상기 제4 웰의 불순물 도핑농도보다 큰 것을 특징으로 하는 정전기 방전 보호 소자.
  8. 제1 항에 있어서,
    상기 기판내에 형성되고, 상기 제1 드레인 및 상기 제1 소오스를 전극으로 포함하는 제1 기생 트랜지스터를 더 포함하고,
    상기 기판내에 형성되고, 상기 제1 소오스 및 상기 딥웰을 전극으로 포함하는 제2 기생 트랜지스터를 더 포함하며,
    상기 제1 드레인과 상기 제1 소오스 사이는 제1 간격을 가지며,
    상기 제1 간격에 기반하여, 제1 기생 트랜지스터의 제1 트리거링 전압이 설정되고,
    상기 제1 소오스와 상기 딥웰의 사이는 제2 간격을 가지며,
    상기 제2 간격에 기반하여, 제2 기생 트랜지스터의 제2 트리거링 전압이 설정되고,
    상기 제1 트리거링 전압과 제2 트리거링 전압이 동일한 것을 특징으로 하는 정전기 방전 보호 소자
  9. 정전기 방전 보호 회로 및 내부 회로를 포함하는 반도체 장치에 있어서,
    상기 정전기 방전 보호회로는,
    제1 도전형 반도체 기판;
    상기 반도체 기판상에 형성된 게이트;
    상기 반도체 기판 내의 상기 게이트 하부의 제1 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 드레인이 형성되는 제1 웰;
    상기 반도체 기판 내의 상기 게이트 하부의 제2 측에 위치하며, 적어도 일부 영역에 제2 도전형에 해당하는 제1 소오스가 형성되는 제2 웰; 및
    상기 제1 웰 및 상기 제2 웰의 하단에 형성되며, 제2 도전형에 해당하는 딥웰(deep well)을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    접지전압 패드, 전원전압 패드 및 입출력 패드를 포함하는 패드부를 더 포함하며,
    상기 패드부는, 상기 내부 회로와 전기적으로 연결되고,
    상기 패드부에 정전기가 인가되었을 때, 상기 패드부와 상기 ESD 보호회로가 전기적으로 연결되어, 상기 정전기의 전류 방전 경로를 형성하는 것을 특징으로 하는 반도체 장치.
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