JP3880943B2 - 静電気放電保護素子及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 85
- 238000009792 diffusion process Methods 0.000 claims description 1089
- 239000000758 substrate Substances 0.000 claims description 158
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 230000009466 transformation Effects 0.000 description 8
- 230000001960 triggered effect Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 230000006378 damage Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000003685 thermal hair damage Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 210000001520 comb Anatomy 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Thyristors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置（以下、ＬＳＩとする）の静電気放電保護素子に関し、特にＬＳＩチップの中に形成されて、ＬＳＩ中の各回路素子を静電気放電から保護する際にＳＣＲ型動作を用いた静電気放電保護素子に関する。
【０００２】
【従来の技術】
ＬＳＩが、複雑、高密度になってくると、その製造工程中、組み立て工程中等では、静電気放電（ＥＳＤ : Electrostatic Discharge）で、破壊し易くなる。その対策として、ＬＳＩチップの中に、静電気を効率的に且つ安全な経路で放電させて回路素子を保護する、オンチップの静電気放電保護素子（以下、ＥＳＤ保護素子とする）が用いられてきた。
【０００３】
当初は、人体帯電モデル（ＨＢＭ：Human Body Model）に代表されるような、外部物体からＬＳＩに電荷が流入することによる破壊メカニズムを想定してＬＳＩの静電気耐量を評価する試験がおこなわれてきたが、実際のＬＳＩの不良の詳細な解析から、静電気放電によるＬＳＩの破壊メカニズムはＬＳＩに蓄積された、或いは静電誘導された電荷が外部金属物体へ放電する現象、つまりデバイス帯電モデル（ＣＤＭ：Charged Device Model）により説明されており、それに対応する試験によってＥＳＤ保護素子の静電気耐量が評価され、指標とされるようになってきた。
【０００４】
ＨＢＭとＣＤＭとで放電の電流波形は非常に大きく異なり、例えば、ＨＢＭでは電流波形の立ち上がりが２〜１０ナノ秒（以下、ｎｓとする）と設定されているのに対し、ＣＤＭでは立ち上がりが数百ピコ秒（以下、ｐｓとする）で、継続時間も１ｎｓ程度の極短時間になっている。即ち、ＥＳＤ保護素子は、非常に広い周波数帯域の放電に対応しなければならないという条件を課されている。
【０００５】
従来、例えばＣＭＯＳＬＳＩのＥＳＤ保護回路には、保護抵抗器及びダイオードが用いられたが、こうした抵抗器及びダイオードは、より低抵抗で電圧クランプ性能の良い、ＭＯＳＦＥＴのスナップバック現象を利用するものや、寄生ＮＰＮバイポーラ接合トランジスタ（以下、ＮＰＮＴｒとする）又は寄生ＰＮＰバイポーラ接合トランジスタ（以下、ＰＮＰＴｒとする）、サイリスタ、又はシリコン制御整流器（Silicon Controlled Rectifier）のようなデバイスに、次第に取って代わられた。
【０００６】
特に、ＣＭＯＳＬＳＩの場合、素子の微細化の進行に伴ってゲート酸化膜が非常に薄くなってきており、ゲート酸化膜の破壊耐電圧も低下しているので、静電気放電に対して極めて鋭敏になっている。つまり、ＥＳＤ保護素子が、低インピーダンスになり始める電圧（トリガ電圧）と、ゲート酸化膜の耐圧の差が小さくなってきているので、多量の放電電流が流れると、ゲート酸化膜に許容以上の圧が印加されて、破壊に至る危険性が高くなってきているということも指摘されている。つまり、ＥＳＤ保護素子に対しては、低いトリガ電圧が要求されているのである。
【０００７】
一方、ＬＳＩの高性能化が進み、ＬＳＩには、高速動作が要求されている。一般的に、高速動作を要求される回路の入力回路は、小さいＲＣ遅延を必要としている。そして、静電気放電または過電圧に対する保護回路を付加すると、寄生容量の増大を招く。
【０００８】
高速動作を要求される回路は、寄生容量の増大を抑制する（付加容量を低くする）必要がある。また、高速動作を可能にするためには、周知の製品で一般に広く用いられている、大きな保護抵抗を用いることはできない。すなわち、高速回路動作の性能を保障するために、保護回路に対する制約が非常に大きい。さらに、製造コストの観点からも、保護素子のチップ占有面積を小さくすることが要求されている。
【０００９】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、シリコン制御整流器（以下、ＳＣＲと略記する）が、広く用いられてきた。
【００１０】
特許文献１には、ＣＭＯＳ集積回路のプロセスで、寄生素子としてのＳＣＲを、ＣＭＯＳ集積回路のＥＳＤ保護素子に用いる事が開示されている。
【００１１】
この特許文献１を元に、ＳＣＲの動作に関して、説明する。図１５（ｃ）に示すように、特許文献１に記載のＳＣＲは、Ｐ型半導体基板１０４４の表面に形成されたＮウエル１０３２と、この中に形成されたＳＣＲのアノードとなるＰ＋型拡散領域１０４８と、Ｎ＋型拡散領域とを有している。入力パッドは，Ｎウエル中のP+型拡散領域、N+型拡散領域に接続される。グラウンドパッドは、カソードに接続されている。
【００１２】
ＳＣＲに接続される、入力パッドに正の電流サージが加わると、１ナノ秒程度の時間で、瞬間的に、Ｎウエルの電位が上昇する。電圧が、Ｎウエル−基板間の耐電圧（通常はその値は、４０〜５０Ｖ）を超えたときに、ＰＮ接合部分が、アバランシェブレイクダウンを起こし、基板や、Ｎウエルに電流が流れ始める。
【００１３】
すなわち、基板電流によって、カソードである、Ｎ＋型拡散領域と、Ｐ型半導体基板と、Ｎ＋型拡散領域とからなる横形ＮＰＮＴｒの、Ｎ＋拡散層領域のＰＮ接合下面付近のＰ型基板の領域の電位（ベース電位）が上昇して、ＮＰＮＴｒが導通する。
【００１４】
同様に、Ｎウエル内に流れた電流によって、ＰＮＰＴｒのベースである、Ｎウェル中のＰ＋Ｎ＋型拡散領域付近の電位（ベース電位）が低下し、Ｐ型拡散層、Ｎウェル、Ｐ型半導体基板らなる縦形ＰＮＰＴｒが導通する。
【００１５】
結局、ＮＰＮＴｒとＰＮＰＴｒは互いに、コレクタ電流を強め合うように、正のフィードバックが動作し、いわゆるＳＣＲ動作の低抵抗状態に入り（ラッチアップという）、電流を流し内部回路を保護することが可能となる。
【００１６】
当初発明されたＳＣＲでは、その保護動作の開始の誘引となるのは、Ｎウエル−基板間の耐電圧を超えた入力信号が入ったときであり、通常はその値は、４０〜５０Ｖと非常に高い。すなわち、ＣＭＯＳ回路では、保護される素子の耐電圧を越えている場合が多く、使用が困難であった。そこで、さまざまな方法で、ＳＣＲを動作させる（トリガする）方式が提案されている。たとえば、特許文献２では、ＭＯＳトランジスタをもちいて、基板やＮウエルに電流を流す方式に関する記載がある。この種のＳＣＲは、低電圧トリガＳＣＲ（ＬＶＳＣＲ）と呼ばれている。
【００１７】
ＳＣＲの特性を図示した図に示すように、低電圧トリガＳＣＲのトリガ電圧は、そのトリガ素子のＭＯＳトランジスタがスナップバックする（寄生バイポーラ動作が始まって、低インピーダンスになる）電圧にまで、低くできている。
【００１８】
ＬＶＳＣＲＳＣＲの保持電圧は、１〜３Ｖ程度である。通常のＭＯＳ型保護素子の保持電圧、４〜６Ｖに比較して低い。また、単位容量で比較すると、ダイナミック抵抗も、他保護素子に比較して、はるかに小さく、その値は、幅５０μｍの通常よく用いられているＳＣＲで、１Ω程度と極めて低い。従って、サージ電流流入時の被保護素子に加わる電圧（クランプ電圧）を低く抑えることができるという特徴を持つ。その結果、入力保護として用いる場合も、保護抵抗を低くすることができるという利点がある。
【００１９】
また、低いクランプ電圧は、消費電力（保護動作時の発熱量）を押さえることができる。ＳＣＲの構造上、素子内部での発熱が、基板内部に広がっているので、温度上昇が、ＭＯＳ型保護素子のように、局所的ではなく、サージ電流流入時に発熱で、自分自身が破壊する可能性も、低いという報告もある。
【００２０】
しかしながら、低電圧トリガＳＣＲでは、特許文献３または、非特許文献１の287頁〜295頁に指摘されているように、ＣＤＭモデルでの破壊のような非常に短時間で放電が完了する場合には、電圧のオーバーシュートが大きく、保護性能を低下させているという指摘が多い。
【００２１】
これは、ＳＣＲがターンオンする前に、トリガ素子であるＮＭＯＳトランジスタがアバランシェ接合降伏状態にさらされる。この際に、ＳＣＲデバイスによるラッチを開始するのに十分な電流が、ＮＭＯＳに流れなければならない。
【００２２】
しかし、ＳＣＲが低抵抗になるまでには，数百ｐｓから数ｎｓ程度の遷移時間がかかる。この遷移時間は、バイポーラＴｒのベース幅やキャリア分布等のパラメータによる。この時に、サージ電流の立ち上がり時間に比較して、その遷移時間が長いと，ＳＣＲがサージ電流を流す能力が十分ではなく、トリガ素子が、ほとんどの電流放電を負担する。しかしながら、トリガ素子は、十分な放電能力を備えていない（インピーダンスが高い）ので、電圧が、オーバーシュートしてしまうことが原因である。
【００２３】
この問題点に関する対策として、基板電流供給位置を再考した素子構造が、非特許文献２の22頁〜31頁に記載されている。
【００２４】
この方法では、図３（ａ）に示すように、ＳＣＲのカソードを、トリガ用の拡散領域を分割した間に置いている。この位置だとＳＣＲ（２）のベースに最も接近させておけるので、効率的に電流を供給できるとの説明がなされている。
【００２５】
ＳＣＲの一般的な課題として、システムレベルでのノイズで、ＳＣＲがラッチアップしてしまう危険性が指摘されている。文献などには、トリガ電流を非常に高くする、高トリガ電流ＳＣＲなどの記載がある。
【００２６】
しかし、ＳＣＲのトリガ電流の大小は、その電流が、アノードやカソードの周囲の電位をどの程度上昇させやすいかという意味なので、トリガ素子の配置などのレイアウトや、トリガ素子近傍の抵抗分布で主に決まってしまう。
【００２７】
一方、実際のシステムレベルのノイズは、さまざまであり、予見できない面もある。が、たとえば、基板に電流が、隣接するＩＯバッファから注入される場合など、あきらかに、トリガ素子が発生させる電流とは経路が異なることを考えても、トリガ電流の大小と、ノイズに対するイミュニティーとは、直接の関係はないといえる。
【００２８】
すなわち、ＳＣＲのトリガ電流を高く設定するという方式のなかで、ＳＣＲのラッチしやすさを、制御している方式ではない方法には、重大な危険性がある。
【００２９】
したがって、もっとも安全な方法は、保持電圧を電源電圧以上に高く設定することである。ＳＣＲの保持電圧は、そのターンオンした領域を外挿すれば、２つのダイオードのＶＦに相当する、１Ｖ程度の電圧になるが、素子の電位は、電流経路の抵抗と、その電流値の積で決まるので、ＳＣＲのラッチ状態を保持できる保持電流を高くすることで、その保持電流での電圧（保持電圧）が所望の値に設定できることになる。
【００３０】
ＳＣＲの等価回路を見ればわかるように、ＳＣＲの構造内部でできている抵抗素子で考えると、基板抵抗や、Ｎウエルの抵抗を小さくするような構造とすることで、保持電流を高くできることがわかる。したがって、バイポーラ素子の特性や、両者の結合状態が決まっていれば（アノード、カソードとＮウエルエッジの配置が決まっていれば）、Ｎウエル抵抗、基板抵抗と、ＳＣＲの保持電圧などの特性の関係が明確に把握して、所望の性能を得るという考えもありうる。
【００３１】
たとえば、シリコン基板の抵抗を非常に低くできるＰｏｎＰ＋基板を用いる場合は、ＥＳＤ保護素子であるＳＣＲでも、たとえば、ＳＣＲのアノード−カソード間距離を長くするなどの方法で、保持電圧の調整が比較的容易である。
【００３２】
これは、基板抵抗が、カソード下部のＰウエルと、Ｐ＋基板間の距離に関係するパラメータでのみ決まっていて、そのほかの要因に対する依存性が小さい。したがって、ＳＣＲの構造を変えることで、基板抵抗の設定が高抵抗基板に比較して、容易であることに起因する。
【００３３】
しかしながら、高抵抗シリコン基板では、ＳＣＲのアノード、カソード周辺の電位は、かなり複雑な状況になってしまう。断面図をみれば明らかなように、横型バイポーラ素子の基板抵抗は、電流が集中する、カソードのＮ＋拡散層のＮウエル側エッジからみると、Ｎ＋拡散層下面のＰウエルや、ＳＴＩ（素子分離領域）を経て、グラウンド電極であるＰ＋拡散層に至るまでの抵抗である。
【００３４】
たとえば、グラウンド電位に接続されているＰ＋拡散層に電流が流れ込む場合には、電流は、通常はカソード側に偏るために、通常の単位面積あたりの抵抗値から単純に抵抗値計算できるわけではない。さらに、素子分離領域の長さが短いので、この抵抗値も、長い距離から求めた、通常用いられる値を用いることは、大きな誤差を含むといえる。さらにまた、基板抵抗では、通常は、ＳＣＲ周囲にラッチアップ防止などのためにＰ＋ガードリングを位置しているということもあり、これらの抵抗を精度よく計算しておくことは容易ではない。
【００３５】
このように、基板抵抗は、電流の、基板深さ方向の不純物濃度分布などを考慮した、２次元的な観点からの考慮が必要であるという点を考慮しなければならない。
【００３６】
また、プロセスや、製造の観点からは、ＳＴＩ深さのばらつきが大きいために、素子分離下部分の抵抗値がウエハ面内でばらつくことがあり、素子設計のマージンを大きくとる必要があるという問題点がある。
【００３７】
さらには、工場間での半導体製造状態の差が生じている可能性もあり、素子の拡散層の配置などの設計レイアウトパターンを、変更する必要がある。この場合には、半導体製造の拡散層形成工程以降に使用される、すべてのレティクルに、修正を施さねばならない必要性が生じることがある。その修正費用の発生や、特性が合わない場合のリワーク費用を考えると、大きな障害となる。
【００３８】
これらの問題を回避するために、外部抵抗を用いてＳＣＲの特性を調整する、特許文献１の従来技術の説明や、特許文献４などにも抵抗素子を用いた保持電圧調整方法などに説明されている方式では、ＳＣＲが構造内部に持っている、基板抵抗、ウエル抵抗を、外部抵抗での特性調整が可能な程度に低くしておく必要がある。
【００３９】
しかし、高抵抗基板での、基板抵抗値は、拡散層の大きさや、その設計上の制約により、通常のレイアウト方法（従来例）では低くできない場合が多い。たとえば、ＳＣＲのカソードのＮ＋拡散層下部分の抵抗値や、素子分離領域などの抵抗値、Ｐ＋拡散層から、ＳＴＩ底面までの抵抗値などを推定して計算すると、ＳＣＲ１μｍあたり、５００Ω程度以下にするのは実際的ではない。
【００４０】
この点に関しては、非特許文献３"の1A.3.1に、対策が提案されている。
【００４１】
その文献によると、基板抵抗や、Ｎウエル抵抗を低く設定するために、図に示すように、アノード・カソードを細かく分割して電流を両側面から取り出すようにして、抵抗値を低くする方法が提案されている。ＳＣＲ周辺のＰ＋拡散層は、ポリシリ抵抗１〜１０Ωを介して、グラウンド電位に接続されており、この抵抗値を調整することで、保持電流を調整できるとしている。ＳＣＲのトリガは、このＰ＋拡散層に接続されたＮ型ＭＯＳトランジスタから供給されている。
【００４２】
【特許文献１】
米国特許５０１２３１７号
【特許文献２】
米国特許第５４６５１８９号
【特許文献３】
特開２００１−０８５５３４号公報
【特許文献４】
米国特許５７４７８３４号
【非特許文献１】
"Breakdown and latent damage of ultra-thin gate oxides under ESD stress conditions", Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 2000(pp287〜pp295)
【非特許文献２】
GGSCRs：GGNMOS triggered Silicon Controlled Rectifiers for ESD Protection in Deep Submicron CMOS Process", Electrical Overstress/Electro static Discharge Symposium Proceedings 2001(pp22〜pp31)
【非特許文献３】
"High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation", Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002(1A.3.1)
【００４３】
【発明が解決しようとする課題】
しかしながら、前述の保持電流制御ＳＣＲであるｇｇＳＣＲでは、カソード分割が１箇所であったが、ＨＨＩ−ＳＣＲでは、基板抵抗を低くするために、多数に分割されている。
【００４４】
ＳＣＲの特性は、基板抵抗、ウエル抵抗のほかにも、アノード−Ｎウエル間距離、カソード−Ｎウエル間距離に依存する。したがって、拡散層を多数に分割することは、拡散層形状が、露光や、加工時に、角部分が丸まってしまい、その形状は、制御しにくいという問題が生じてしまう。
【００４５】
ダイナミック抵抗は、電極間の電流径路の抵抗値なので、その間隔が実効的に広くなることは、当然、ダイナミック抵抗も高くなることを意味する。そのほか、ＳＣＲの動作速度や、保持電圧などの特性は、カソード−Ｎウエル間距離に依存する割合が多いので、カソード分割の問題点が大きい。
したがって、本発明の目的は、トリガ電圧を低くする、トリガを高速に行うなどの、トリガ性能を高くするには、トリガ素子の放電経路の抵抗値を下げることや、ＳＣＲ内部の多数の位置で、トリガ電流を供給するＳＣＲを提供する事にある。
さらに、前述したように、多数分割する場合の問題点を指摘し、その対策として、図に示すように、カソードを、くし状に分割して、その間に、トリガ用Ｐ＋拡散層を挿入する構造のＳＣＲを提供する。また、ＳＣＲを細かく分割して、その間にＰ＋拡散層を挿入して、トリガ電流を供給するＳＣＲも提供する。さらに、上記ＳＣＲに加えて、これらの発明を、保持電流制御ＳＣＲに適用することも、本発明の目的である。
【００４６】
また、基板抵抗や、ウエル抵抗が低くできないという課題もあるが、これは、ＳＣＲの破壊電流は、コンタクトの数に依存し、コンタクトを多数は位置する必要があるので、それが、アノードやカソードの面積を決めているという側面がある。また、基板抵抗は、Ｎ＋拡散層下部分と基板抵抗制御用Ｐ＋拡散層との間の抵抗値なので、Ｎウエル内のアノードや、Ｎウエルコンタクトの配置を、くし型にして、Ｎウエル抵抗を下げる方式のように、さまざまな角度から、これを見直して、基板抵抗、ウエル抵抗を低くするための方法も、本発明の目的である。
【００４７】
【課題を解決するための手段】
そのため、本発明による第１のＥＳＤ保護素子は、表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ導電型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第１Ｎウェルと，第１Ｐウェルの中に配置された第２Ｎ拡散領域並びにいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，第１Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、第２Ｎ拡散領域は第１Ｐ拡散領域と第１Ｎウェルとの間にそれぞれと対向させて配置し、第１Ｎウェルと第１Ｐウェル領域との境界であって第２Ｎ拡散領域と対向する第１境界辺は第１Ｎウェル側に切れ込む第１凹部を有し、第２Ｐ拡散領域は第１Ｎ拡散領域と第１境界辺との間に配置し、第３Ｐ拡散領域は第２Ｎ拡散領域と第１境界辺との間で且つ少なくとも一部が第１凹部の中に入り込むように配置し、第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。
【００４８】
又、本発明による第２のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板と、
前記Ｐ型半導体層に形成されたＰ導電型の第２Ｐウェルと、
前記Ｐ型半導体層に形成され前記第２Ｐウェルと少なくとも第２境界辺で接するＮ導電型の第２Ｎウェルと、
前記第２Ｎウェルの中に配置されたＮ導電型の第１Ｎ拡散領域と、
前記第２Ｎウェルの中の前記第１Ｎ拡散領域と前記第２境界辺との間に配置されたＰ導電型の第２Ｐ拡散領域と、
前記第２境界辺は第２Ｐウェルが第２Ｎウェル領域内に入り込む複数の凹部を有する境界辺であって、それぞれ前記凹部に対応して凹部に一部が入り込むように前記第２Ｐウェルの中に設けられた複数のＰ導電型の第３Ｐ拡散領域と、
前記第２境界辺に設けられた前記複数の凹部のそれぞれの縁との間で前記第２Ｐウェルを挟むように前記第２Ｐウェルに接して前記Ｐ型半導体層に形成され、それぞれ前記第２境界辺に平行な第１の直線上に配置された複数のＰ導電型の第１Ｐ拡散領域と、
前記複数の凹部の縁とそれぞれ対応する前記第１Ｐ拡散領域とにそれぞれ挟まれて前記第 ２Ｐウェルの中に形成され、前記第１の直線と平行な第２の直線上に配置された複数のＮ導電型の第２Ｎ拡散領域とを備え、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域が、第２Ｎ拡散領域の第２Ｎウェルと対向する境界に沿って延在する直線と接する場合を含む重なり部を更に有するのが望ましい。
【００４９】
又、本発明による第３のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の複数の第３Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，各第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、
複数の第３Ｎウェルを第１の直線上に互いに離間して配置し、
第２Ｎ拡散領域を、第３Ｎウェルと第１Ｐ拡散領域との間で複数の第３Ｎウェルのいずれとも離間し且つ対向させて前記第１の直線と平行に配置し、
第１Ｎ拡散領域及び第２Ｐ拡散領域を、それぞれの第３Ｎウェルの中で第２Ｐ拡散領域が第２Ｎ拡散領域に近くなるように第１の直線の方向と直交する方向に並べて配置し、第３Ｐ拡散領域を複数の第３Ｎウェルの間に配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域を、第２Ｐ拡散領域と同時に横断する第１の直線方向の直線が存在するように配置するのが好ましい。
【００５０】
又、本発明による第４のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第２Ｎ拡散領域の中に設けられた第１Ｐウェル領域を露出させる複数の第１空白部と，該第１空白部の中に配置された第３Ｐ拡散領域とを備え、
第４Ｎウェルを第１Ｐ拡散領域と第２Ｎ拡散領域との間にそれぞれと対向させ且つ互いに離間させて配置し、
第１Ｎ拡散領域と第２Ｐ拡散領域を、第１Ｎ拡散領域が第１Ｐ拡散領域側に近く、第２Ｐ拡散領域が第２Ｎ拡散領域側に近くなるように並べて配置し、
第１空白部を、第２Ｎ拡散領域と第１Ｐウェル領域との境界であって第４Ｎウェルと対向する第３境界辺に沿って離間させて配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第２Ｎ拡散領域に接続するコンタクト孔を、第１空白部の第３境界辺側の境界を通る第３境界辺と直交する方向の直線に関して第３境界辺側と反対側の領域に形成するのが好ましい。
【００５１】
又、本発明による第５のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第３Ｐウェル領域と，いずれもＮ導電型の第３Ｎ拡散領域及び第４Ｎ拡散領域と，ゲート領域と，第３Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，第３Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第３Ｐウェル領域とＰ型半導体層領域の境界である第４境界辺を跨いで配置された第２Ｎ拡散領域とを備え、
第４Ｎウェルは、第１Ｐ拡散領域と第２Ｎ拡散領域との間でそれぞれと互い対向させ且つ対向する各境界の方向が第４境界辺と平行になるように配置し、
第１Ｎ拡散領域と第２Ｐ拡散領域は、第１Ｎ拡散領域が第１Ｐ拡散領域側に近く第２Ｐ拡散領域が第２Ｎ拡散領域側に近くなるように並べて配置し、
第２Ｎ拡散領域は当該第２Ｎ拡散領域と第３Ｐウェル領域の境界であって第４Ｎウェルに対向する第３境界辺の反対側の境界に、Ｐ型半導体層領域に達する凸部と、第３Ｐウェル領域に達する凹部をそれぞれ複数有し、
第３Ｐ拡散領域は各凹部の第３Ｐウェル領域部に配置し、第３Ｎ拡散領域は第２Ｎ拡散領域の第３境界辺の反対側の境界と対向させて配置し、ゲート領域は第３Ｎ拡散領域の第２Ｎ拡散領域と対向する境界の反対側の境界に接触させて配置し、第４Ｎ拡散領域はゲート領域を介して第３Ｎ拡散領域と対向させ且つゲート領域に接するように配置し、第２Ｎ拡散領域と対向する第３Ｎ拡散領域の境界は凹部を通って第３Ｐ拡散領域に直接的に接する凸部を有し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域とゲート領域に設けられたゲート電極をいずれも低電位側電源に接続し、第２Ｐ拡散領域及び第４Ｐ拡散領域をいずれも所望の外部接続電極に接続した構成を有することを特徴とする。このとき、第３Ｎ拡散領域及び第４Ｎ拡散領域がゲート領域とそれぞれ接する境界は、第４境界辺の方向に沿った直線状であってよい。
【００５２】
【００５３】
又、本発明による第６のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第７Ｎウェルの中に配置された第４Ｐ拡散領域とを備え、
第６Ｎウェルは第１Ｐ拡散領域と第２Ｎ拡散領域の間にそれぞれと対向させて配置し、第１Ｎ拡散領域は第１Ｐ拡散領域と第２Ｐ拡散領域との間にそれぞれと対向させて配置し、第２Ｎ拡散領域は第７Ｎウェルと重なるＮ−Ｎ重なり部を有すると共に該Ｎ−Ｎ重なり部を第４Ｐ拡散領域と対向させて配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第４Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有し、
第２Ｎ拡散領域は第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が第７Ｐウェルと重なるＮ−Ｎ重なり部となっており、
第４Ｐ拡散領域は、第１凹凸辺と対向して配置され、且つ第１凹凸辺と対向する第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、第２Ｎ拡散領域と第４Ｐ拡散領域を第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置したことを特徴とする。
【００５４】
又、本発明による第７のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第７Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
第６Ｎウェルを第１Ｐ拡散領域と第２Ｎ拡散領域の間に配置し、
第１Ｎ拡散領域を第１Ｐ拡散領域と第２Ｐ拡散領域との間にそれぞれと対向させて配置し、
第２Ｎ拡散領域は、第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が第７Ｎウェルと重なるＮ−Ｎ重なり部となっており、
第４Ｐ拡散領域を第１凹凸辺と対向させて配置し、
第１凹凸辺と対向する第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、
第２Ｎ拡散領域と第４Ｐ拡散領域を、第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
第３Ｐ拡散領域を、第１凹凸辺の各凹部の第１Ｐウェル領域の中に配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続され第１出力端及び第２出力端を有する第２トリガ素子の第１出力端に接続し、第４Ｐ拡散領域を第２出力端に接続した構成を有することを特徴とする。又、各第３Ｐ拡散領域間を接続する接続配線を有してもよい。
【００５５】
又、本発明による第８のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第８Ｎウェル及び第９Ｎウェルと，第１Ｐウェル領域の中に配置されたＮ導電型の第２Ｎ拡散領域と，第８Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第９Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
第２Ｎ拡散領域を第８Ｎウェルと第９Ｎウェルとの間に配置し、
第８Ｎウェルと対向する第２Ｎ拡散領域の境界が直線状の直線辺であって、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、更に該第１凹凸辺の凸部が第９Ｎウェルと重なるＮ−Ｎ重なり部となっており、
第１Ｎ拡散領域と第２Ｐ拡散領域は互いに対向する境界が凹凸形状を有すると共に一方の凸部が他方の凹部に入り込んで咬合し、
第２Ｐ拡散領域を第１Ｎ拡散領域と第２Ｎ拡散領域との間に互いに離間させて配置し、第４Ｐ拡散領域を第１凹凸辺と対向させて配置し、第１凹凸辺と対向する第４Ｐ拡散領域の境界は櫛歯状の凹凸を有する第２凹凸辺であり、
第２Ｎ拡散領域と第４Ｐ拡散領域を、第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域を低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第４Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。
【００５６】
又、本発明による第９のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第１０Ｎウェル及び複数の第３Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域、第３Ｐ拡散領域及び第５Ｐ拡散領域並びにいずれもＮ導電型の第２Ｎ拡散領域及び第５Ｎ拡散領域と，第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第１０Ｎウェルの中に配置されたＰ導電型の第６Ｐ拡散領域及びＮ導電型の第６Ｎ拡散領域を備え、
複数の第３Ｎウェルを直線状に配置し、
互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、複数の第３Ｎウェルの配置方向をＹ方向としたとき、
第１０Ｎウェルは第３Ｎウェルの間に配置し、第２Ｎ拡散領域は第３Ｎウェルと第１Ｐ拡散領域との間で且つ第３ＮウェルとＸ方向に離間させ且つそれぞれと対向させて配置し、第５Ｎ拡散領域は第１０Ｎウェルと第１Ｐ拡散領域との間で且つ第１０ＮウェルとＸ方向に離間させ且つそれぞれと対向させて配置し、第１Ｎ拡散領域及び第２Ｐ拡散領域は各第３Ｎウェルの中で第２Ｐ拡散領域を第２Ｎ拡散領域側にしてＸ方向に並べて配置し、第６Ｎ拡散領域及び第６Ｐ拡散領域は第１０Ｎウェルの中で第６Ｐ拡散領域を第５Ｎ拡散領域側にしてＸ方向に並べて配置し、第３Ｐ拡散領域は各第３Ｎウェルと第１０Ｎウェルとの間にそれぞれ配置し、第５Ｐ拡散領域は第３ＮウェルをＹ方向に挟んで第３Ｐ拡散領域と反対側に配置し、
第１Ｎ拡散領域と第６Ｎ拡散領域を高電位側電源に接続し、第１Ｐ拡散領域及び第２Ｎ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域及び第６Ｐ拡散領域を所望の外部接続電極に接続し、第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続し、第５Ｎ拡散領域を第５Ｐ拡散領域と接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域及び第５Ｐ拡散領域を、Ｙ方向の同一直線上に配置するのが好ましい。又、第３Ｐ拡散領域を、各第３Ｐ拡散領域のＸ方向の端部を通る直線をＹ方向に延在させたとき、一方の端部を通る直線が第１０Ｎウェルを横断し、他方の端部を通る直線が各第５Ｎ拡散領域を横断するように配置するのが好ましい。更に、第５Ｐ拡散領域は、第５Ｐ拡散領域のＸ方向の端部を通る直線をＹ方向に延在させたとき、一方の端部を通る直線が第３Ｎウェルを横断し、他方の端部を通る直線が各第２Ｎ拡散領域を横断するように配置するのが望ましい。又、第１Ｐ拡散領域を、Ｘ方向に対向する第２Ｎ拡散領域或いは第５Ｎ拡散領域のＹ方向の中央部に配置することもできる。
【００５７】
又、第１トリガ素子は、ゲート電極を低電位側電源配線に接続し、ソースドレイン路の一端を外部接続電極に接続し、他端を当該第１トリガ素子の出力端とするＮチャネル型電界効果トランジスタとすることができる。
【００５８】
或いは、第１トリガ素子は、ｍ個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを外部接続電極に接続し、最終段のカソードを当該第１トリガ素子の出力端とする第１ダイオード列であってもよい。
【００５９】
又、第２トリガ素子は、（ｍ＋１）個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを外部接続電極に接続し、最終段のカソードとｍ段目のカソードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする第２ダイオード列とすることができる。
【００６０】
或いは、第２トリガ素子は、ＮＭＯＳとＰＮ接合ダイオードを有し、ＮＭＯＳのゲート電極を低電位側電源配線に接続すると共にソースドレイン路を外部接続電極とＰＮ接合ダイオードのアノードの間に接続し、ＰＮ接合ダイオードのカソードとアノードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする構成とすることもできる。
【００６１】
又、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を直接的に接触させて配置してもよい。
【００６２】
逆に、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を互いに離間して配置することもできる。
【００６３】
又、半導体基板は、比抵抗が１０Ω・ｃｍ以下のＰ型基板の表面にＰ導電型エピタキシャル層を所定の厚さ堆積したものとすることができる。
【００６４】
又、本発明のＬＳＩは、上記したＥＳＤ保護素子のいずれかを有することを特徴とする。
【００６５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００６６】
本発明のＥＳＤ保護素子は、保護動作時にＳＣＲ動作を生じるＳＣＲ型ＥＳＤ保護素子であって、特にＳＣＲ動作を生じさせるためにトリガ電流を供給する型のＳＣＲで、トリガ電流の供給部位の配置、供給方法を工夫することで、ＳＣＲ動作の開始にトリガ電流をより効率的に作用させ、ＳＣＲ動作の開始を高速化すると共に電圧のオーバーシュートを抑制している。
【００６７】
図１は、本発明のＥＳＤ保護素子の第１の実施形態の平面外形形状を示す模式的な平面図である。又、図２は図１の断面を示す図で、（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１線と，Ａ２−Ａ２線での断面を模式的に示す断面図であり、（ｃ）はこのＥＳＤ保護素子の動作を説明するために（ａ）の図に等価的なトランジスタ及び抵抗素子を追記した図である。尚、図２の断面図では、煩瑣を避けて分かり易くするため、本発明の本質的な構成要素でないコンタクト孔の記載は省略してある。又、以下の説明において同じ参照符号のウェル、ウェル領域、拡散領域の導電型は、同じ導電型とする。
【００６８】
図１及び図２を参照すると、本実施形態のＥＳＤ保護素子１は、半導体基板であるＰ＋シリコン基板（以下、単にＰ＋基板とする）３０の表面に所定の厚さ堆積されたＰ導電型の半導体層であるＰ型シリコンエピタキシャル層（以下、単にＰ型エピタキシャル層とする）３１に形成されている。具体的には、Ｐ導電型の第１Ｐウェル領域１０１と，周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたＮ導電型の第１Ｎウェル２０１と，第１Ｐウェル領域１０１の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域１２１ａ，１２１ｂ及び第３Ｐ拡散領域１２５並びにＮ導電型の第２Ｎ拡散領域２２３と，第１Ｎウェル２０１の中に配置されたＰ導電型の第２Ｐ拡散領域１２３及びＮ導電型の第１Ｎ拡散領域２２１を備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ、第３Ｐ拡散領域１２５、第１Ｎ拡散領域２２１及び第２Ｎ拡散領域２２３の外形形状は矩形状であり、第１Ｎウェル２０１及び第２Ｐ拡散領域１２３の外形形状はいずれも略矩形状である。
【００６９】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１Ｐ拡散領域１２１ａ，１２１ｂが配置されている方向をＹ方向としたとき、第２Ｎ拡散領域２２３は、第１Ｎウェル２０１と第１Ｐ拡散領域１２１ａ，１２１ｂとの間にそれぞれと離間し且つＸ方向に対向させて配置してある。このとき、第１Ｐ拡散領域１２１ａ，１２１ｂは、第２Ｎ拡散領域２２３のＹ方向の境界の両端部とそれぞれ対向させて配置してある。又、第１Ｎウェル２０１と第１Ｐウェル領域１０１との境界であって第２Ｎ拡散領域２２３と対向する第１境界辺２１は、当該第１Ｎウェル２０１の中に切れ込むＸ方向の第１凹部８０を有している。尚、第１Ｎウェル２０１の他の境界は全て直線状である。又、第１Ｎウェル２０１の中に配置された第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第１境界辺２１との間にいずれとも離間し且つ対向させて配置してあり、第２Ｐ拡散領域１２３と第２Ｎウェル２０２との境界であって第１境界辺２１と対向する境界は第１境界辺２１と平行で、第１凹部８０に沿った第２凹部８１を有している。又、第１境界辺２１と対向する第２Ｐ拡散領域１２３の境界と第１境界辺２１との平行部の間隔は一定になっている。尚、第２Ｐ拡散領域１２３においても第１Ｎ拡散領域２２１と対向する境界を含む他の境界は全て直線状である。
【００７０】
第３Ｐ拡散領域１２５は、第２Ｎ拡散領域２２３と第１境界辺２１との間で、いずれとも離間すると共に少なくともその一部が第１凹部８０の中に入り込み且つ互い対向する境界が平行になるように配置してある。図１では、第３Ｐ拡散領域１２５は略全体が第１凹部８０の中に入っており、且つ第２Ｐ拡散領域１２３と第３Ｐ拡散領域１２５とを同時に横断するＹ方向の直線Ｐ１が存在する位置になっている。又、第１Ｎ拡散領域２２１、第２Ｐ拡散領域１２３及び第２Ｎ拡散領域２２３の各Ｙ方向のサイズは、略等しくなっている。
【００７１】
上記構成及び配置で、第１Ｎ拡散領域２２１はこのＥＳＤ保護素子１が搭載されたＬＳＩの図示されていない高電位側電源配線（以下、ＶＤＤ配線とする）に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ及び第２Ｎ拡散領域２２３はいずれもこのＥＳＤ保護素子１が搭載されたＬＳＩの図示されていない低電位側電源配線（以下、ＧＮＤ配線とする）に接続し、第２Ｐ拡散領域１２３は被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５は図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、各拡散領域における配線の接続はそれぞれの領域において小さいコンタクト孔１２２，１２４，１２６，２２２，２２４等をそれぞれ多数設けこれらを介して接続するマルチコンタクト方式による。尚、以下では他の実施形態も含めてコンタクト孔の図示、説明は適宜省略するが、各拡散領域への配線の接続は同様の方式によるものとする。
【００７２】
次に、本実施形態のＥＳＤ保護素子１を接続した外部接続電極にサージ電流が印加されたときの、ＥＳＤ保護素子１の保護動作について説明する。本実施形態のＥＳＤ保護素子１は、上記配置により、第２Ｐ拡散領域１２３，第１Ｎウェル２０１及びＰ＋基板３０で構成される縦型ＰＮＰＴｒ６１と、第２Ｎ拡散領域２２３，Ｐ＋基板３０及び第１Ｎウェル２０１で構成される横型ＮＰＮＴｒ６３とが互いに入れ子の状態に接続、構成されていることになる。従って、Ｐ＋基板３０を介して第２Ｎ拡散領域２２３に電流が流れると、これが横型ＮＰＮＴｒ６３のベース電流となって横型ＮＰＮＴｒ６３がオンしコレクタ電流が流れる。横型ＮＰＮＴｒ６３のコレクタ電流が流れると第１Ｎウェル２０１の電位を押し下げるので第２Ｐ拡散領域１２３と第１Ｎウェル２０１のＰＮ接合が順バイアスされて、縦型ＰＮＰＴｒ６１のベース電流が流れ始め、縦型ＰＮＰＴｒ６１がオンして縦型ＰＮＰＴｒ６１のコレクタ電流が流れる。縦型ＰＮＰＴｒ６１のコレクタ電流は横型ＮＰＮＴｒ６３のベース電流になっているので、横型ＮＰＮＴｒ６３のコレクタ電流が増加する。横型ＮＰＮＴｒ６３のコレクタ電流が増加すると第１Ｎウェル２０１の電位を更に押し下げるので縦型ＰＮＰＴｒ６１のベース電流が増加する。このように、縦型ＰＮＰＴｒ６１と横型ＮＰＮＴｒ６３の間に正の帰還がかかってラッチ状態を生じさせ、第２Ｐ拡散領域１２３と第２Ｎ拡散領域２２３との間に低抵抗の電流経路が形成される。即ち、第２Ｐ拡散領域１２３と第２Ｎ拡散領域２２３を、それぞれアノードとカソードとするＳＣＲ動作を行う。
【００７３】
本実施形態のＥＳＤ保護素子１では、第１Ｎウェル２０１が第２Ｎ拡散領域２２３と対向する第１境界辺２１の略中央部に第１Ｎウェル２０１側に切れ込む第１凹部８０が設けられ、サージ電流が印加されたときトリガ素子から出力されるトリガ電流を入力するトリガタップ電極となる第３Ｐ拡散領域１２５をこの第１凹部８０に入り込むように配置しているので、この第３Ｐ拡散領域１２５周辺の電位の関係から、その電流はカソードとなる第２Ｎ拡散領域２２３に向かって流れて、第２Ｎ拡散領域２２３側に広がり、図示されていないＧＮＤ配線に接続された第１Ｐ拡散領域１２１ａ，１２１ｂへ流れ込むので、第２Ｎ拡散領域２２３近傍の第１Ｐウェル領域１０１の電位を効率的に上昇させることができる。つまり、電位上昇が必要な横型ＮＰＮＴｒ６３のベース領域である第２Ｎ拡散領域２２３と第１Ｎウェル２０１との間の第１Ｐウェ領域１０１の側面にトリガ電流を直接供給しており、少ないトリガ電流でもその領域近傍では電流密度が高く、効率的に電位を上昇させることができるので、迅速にＳＣＲ動作を生じさせることができ、オーバーシュート電圧を抑制することができる。
【００７４】
ここで、ＥＳＤ保護素子１の動作と図１５のＧＧＳＣＲの動作を対比してみる。図１８は、ＥＳＤ保護素子１の動作と図１５のＧＧＳＣＲの動作をより具体的に説明するための図で、（ａ）及び（ｂ）はそれぞれのＥＳＤ保護素子にサージ電流が印加されたとき、最初にトリガタップである第３Ｐ拡散領域１２５或いはＰ＋拡散領域１１２５から図示されていないＧＮＤ配線に接続された第１Ｐ拡散領域１２１ａ，１２１ｂ或いはＰ＋拡散領域１１２１に向かって流れる第１電流と、第１Ｐウェル領域１０１或いはＰウェル１１０１とＳＣＲ動作時にカソードとなる第２Ｎ拡散領域２２３或いはＮ＋拡散領域１２２３からなるＰＮ接合ダイオードがオンしたときに流れる第２電流の経路を、図１及び図１５（ａ）の模式的な平面図に模式的に追記した図である。以下、図１８を参照して説明する。ＥＳＤ保護素子１では、第１電流が図１８（ａ）に示すように広がるので、Ｄ１部の（底面のＰＮ接合）近傍の電位を効率よく上昇させることができる。一方、ＧＧＳＣＲの場合には、トリガタップとなるＰ＋拡散領域１１２５が、カソードとなるＮ＋拡散領域１２２３の横に配置されているので、第１電流は図１８（ｂ）に示すように流れ、Ｄ２部の（底面のＰＮ接合）近傍の電位を上昇させるのは、ＥＳＤ保護素子１のＤ１部の電位を上昇させる場合に比べて非常に難しいことが分かる。
【００７５】
又、ＥＳＤ保護素子１では、第１トリガ素子にトリガ電流を多く供給できるような素子を用いるとより均一にトリガがかかり、より迅速にＳＣＲ動作を生じさせると共にオーバーシュート電圧も抑制できる。
【００７６】
尚、本実施形態の第１Ｐ拡散領域１２１ａ，１２１ｂの位置は、上記説明に限定されるものでなく、Ｘ方向が第２Ｎ拡散領域２２３に関して第３Ｐ拡散領域１２５と反対側であれば、Ｙ方向の位置については第２Ｎ拡散領域２２３と対向していればよく、製造プロセスや使用する基板により適切なＹ方向の位置を適宜選択できる。
【００７７】
次に、本発明のＥＳＤ保護素子の第２の実施形態について説明する。図３は、本発明のＥＳＤ保護素子の第２の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図３を参照すると、本実施形態のＥＳＤ保護素子２は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第２Ｐウェル１０２と、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃと、第２Ｐ拡散領域１２３と、第３Ｐ拡散領域１２５ａ，１２５ｂと、第２Ｎウェル２０２と、第１Ｎ拡散領域２２１と、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第３Ｐ拡散領域１２５ａ，１２５ｂ、第１Ｎ拡散領域２２１及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの外形形状は矩形状であり、第２Ｐウェル１０２，第２Ｐ拡散領域１２３及び第２Ｎウェル２０２の外形形状はいずれも略矩形状である。
【００７８】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃは、第２Ｐウェル１０２の外のＰ導電型の基板領域３５に第２Ｐウェル１０２と直接的に接して配置され、第３Ｐ拡散領域１２５ａ，１２５ｂ、及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第２Ｐウェル１０２の中に配置されている。又、第２Ｎウェル２０２は、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃが接する境界と反対側の境界で第２Ｐウェル１０２と直接的に接して配置され、第２Ｎウェル２０２の中に第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１が配置されている。尚、図３ではｋ＝２に相当する例を示しており、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃは、仮想的な第１の直線Ｑ１上にそれぞれの一つの境界が第１の直線Ｑ１と平行になるように離間して配置され、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第１の直線Ｑ１と平行な仮想的な第２の直線Ｑ２上にそれぞれの一つの境界が第２の直線Ｑ２と平行になるように離間して配置され、第３Ｐ拡散領域１２５ａ，１２５ｂも互いに離間して配置されている。
【００７９】
互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１の直線Ｑ１及び第２の直線Ｑ２の方向をＹ方向としたとき、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第２Ｎウェル２０２と第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃによりＸ方向から挟まれるように且ついずれとも離間して配置されている。第２Ｐウェル１０２と第２Ｎウェル２０２とが接する境界である第２境界辺２２は、第２Ｎウェル２０２側に切れ込むＸ方向の第１凹部８２ａ及び第１凹部８２ｂを有している。尚、第２Ｎウェル２０２の第２境界辺２２を除く他の境界は全て直線状である。
【００８０】
第３Ｐ拡散領域１２５ａ，１２５ｂは、それぞれ第１凹部８２ａ，８２ｂに対応させて配置される。具体的には、少なくともそれぞれの一部が対応する第１凹部８２ａ，８２ｂの中に入り込むように且つ第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの第２境界辺２２と対向する境界に沿ったＹ方向の直線Ｐ３と、接する場合を含む重なり部９０ａ及び重なり部９０ｂ有するように配置されている。
【００８１】
第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第２境界辺２２との間にいずれとも離間して配置され、第２Ｐ拡散領域１２３と第２Ｎウェル２０２との境界であって第２境界辺２２と対向する境界は第２境界辺２２と平行で、第１凹部８２ａに沿った第２凹部８３ａ及び第１凹部８２ｂに沿った第２凹部８３ｂを有している。第２境界辺２２と対向する第２Ｐ拡散領域１２３の境界と第２境界辺２２との平行部の間隔は一定になっている。尚、第２Ｐ拡散領域１２３においても第１Ｎ拡散領域２２１と対向する境界を含む他の境界は全て直線状である。
【００８２】
３箇所の第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは、それぞれが第２境界辺２２の第２Ｎウェル２０２が凸部になっている部位と第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃとの間で且つ、第２Ｎ拡散領域２２３ａには第１Ｐ拡散領域１２１ａが、２Ｎ拡散領域２２３ｂには第１Ｐ拡散領域１２１ｂが、２Ｎ拡散領域２２３ｃには第１Ｐ拡散領域１２１ｃが、それぞれ対応するように配置されている。
【００８３】
又、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子２が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃをいずれもこのＥＳＤ保護素子２が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂを図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子２においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００８４】
本実施形態のＥＳＤ保護素子２では、図３に示すように、第２Ｎウェル２０２の第２境界辺２２と第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとの間の第１Ｐウェル領域１０１部分を横切るようにトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａ，１２５ｂを配置、言い換えると第３Ｐ拡散領域１２５ａ，１２５ｂの一部が第１凹部８２ａ，８２ｂに入り込むと共に直線Ｐ３との重なり部９０ａ，９０ｂも有するように配置したので、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃ，Ｐ＋基板３０及び第２Ｎウェル２０２で構成される横型ＮＰＮＴｒのベースを、横切る形になり、横型ＮＰＮＴｒをより早くオンさせることができる。又、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃを第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとＸ方向から対向しながら第３Ｐ拡散領域１２５ａ，１２５ｂからできるだけ遠い位置に配置することで、トリガ電流がＳＣＲ動作時のカソードとなる第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの底面全面に広がるようにでき、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃそれぞれの底面のＰＮ接合近傍の電位を均一に上昇させることができるので、保護動作時にＥＳＤ保護素子２全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００８５】
次に、本発明のＥＳＤ保護素子の第３の実施形態について説明する。図４は、本発明のＥＳＤ保護素子の第３の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図４を参照すると、本実施形態のＥＳＤ保護素子３は、Ｐ型エピタキシャル層３１にそれぞれ形成された、第１Ｐウェル領域１０１と、第１Ｐ拡散領域１２１ａ，１２１ｂと、第２Ｐ拡散領域１２３ａ，１１２３ｂと、第３Ｐ拡散領域１２５と、それぞれが周囲を第１Ｐウェル領域１０１により囲繞されＮ導電型の２つの第３Ｎウェル２０３ａ，２０３ｂと、第１Ｎ拡散領域２２１ａ，２２１ｂと、第２Ｎ拡散領域２２３とを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ、第２Ｐ拡散領域１２３ａ，１２３ｂ、第３Ｐ拡散領域１２５、第３Ｎウェル２０３ａ，２０３ｂ、第１Ｎ拡散領域２２１ａ，２２１ｂ、及び第２Ｎ拡散領域２２３の外形形状はいずれも矩形状である。
【００８６】
第１Ｐ拡散領域１２１ａ，１２１ｂ、第３Ｐ拡散領域１２５及び第２Ｎ拡散領域２２３はいずれも第１Ｐウェル領域１０１の中に配置され、第２Ｐ拡散領域１２３ａ及び第１Ｎ拡散領域２２１ａは第３Ｎウェル２０３ａの中に配置され、第２Ｐ拡散領域１２３ｂ及び第１Ｎ拡散領域２２１ｂは第３Ｎウェル２０３ｂの中に配置されている。又、２つの第３Ｎウェル２０３ａ，２０３ｂは、同一サイズで、仮想的な第１の直線Ｑ３上にそれぞれの一つの境界が第１の直線Ｑ３と平行になるように且つ互いに離間して配置されている。
【００８７】
又、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１の直線Ｑ３の方向をＹ方向としたとき、第２Ｎ拡散領域２２３は第３Ｎウェル２０３ａ，２０３ｂの双方とＸ方向で対向するように配置される。又、第１Ｐ拡散領域１２１ａ，１２１ｂは、Ｘ方向に関しては第２Ｎ拡散領域２２３を挟んで第３Ｎウェル２０３ａ，２０３ｂと反対側に、且つＹ方向に関して第２Ｎ拡散領域２２３の両外側にそれぞれ一つずつ（図上、第１Ｐ拡散領域１２１ａが第２Ｎ拡散領域２２３よりも上に、又第１Ｐ拡散領域１２１ｂが第２Ｎ拡散領域２２３よりも下に）配置されている。
【００８８】
第３Ｐ拡散領域１２５は、第３Ｎウェル２０３ａと第３Ｎウェル２０３ｂとの間でいずれとも離間し、且つ第２Ｎ拡散領域２２３に近接して配置される。但し、第２Ｎ拡散領域２２３と対向する第３Ｎウェル２０３ａ，２０３ｂの境界に沿う仮想的な線を超えて第２Ｎ拡散領域２２３側に近接することはない。
【００８９】
第１Ｎ拡散領域２２１ａ及び第２Ｐ拡散領域１２３ａは、第３Ｎウェル２０３ａの中で第２Ｐ拡散領域１２３ａが第２Ｎ拡散領域２２３に近くなるようにＸ方向に並べて配置され、第１Ｎ拡散領域２２１ｂ及び第２Ｐ拡散領域１２３ｂは、同様に第３Ｎウェル２０３ｂの中で第２Ｐ拡散領域１２３ｂが第２Ｎ拡散領域２２３に近くなるようにＸ方向に並べて配置されている。
【００９０】
又、第１Ｎ拡散領域２２１ａ，２２１ｂをこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３ａ，１２３ｂを被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５を図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子３においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００９１】
本実施形態のＥＳＤ保護素子３では、図４に示すように、第３Ｎウェル２０３ａ，２０３ｂの間にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａを配置し、第１Ｐ拡散領域１２１ａ，１２１ｂをＹ方向に関して第３Ｐ拡散領域１２５からできるだけ遠い第２Ｎ拡散領域２２３よりも外側に配置することで、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル２０３ａ，２０３ｂと第２Ｎ拡散領域２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子３全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００９２】
次に、本発明のＥＳＤ保護素子の第４の実施形態について説明する。図５は、本発明のＥＳＤ保護素子の第４の実施形態を説明するための図で、（ａ）はＥＳＤ保護素子４の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ３−Ａ３線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。図５を参照すると、本実施形態のＥＳＤ保護素子４は、Ｐ型エピタキシャル層３１にそれぞれ形成された、第１Ｐウェル領域１０１と、周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたＮ導電型の第４Ｎウェル２０４と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３と，第４Ｎウェル２０４の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第２Ｎ拡散領域２２３の中に第１Ｐウェル領域１０１のまま残された複数の第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄと，各第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの中にそれぞれ配置された第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄとを備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ、第４Ｎウェル２０４、第１Ｎ拡散領域２２１、第２Ｎ拡散領域２２３及び第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの外形形状はいずれも矩形状である。
【００９３】
第４Ｎウェル２０４は第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３との間にそれぞれと対向し且つ互いに離間して配置されている。又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１が第１Ｐ拡散領域１２１側に近く第２Ｐ拡散領域１２３が第２Ｎ拡散領域２２３側に近くなるように並べて配置されている。
【００９４】
第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄは、第２Ｎ拡散領域２２３と第１Ｐウェル領域１０１との境界であって第４Ｎウェル２０４と対向する第３境界辺２３に沿って直線的に且つ離間して、例えば等間隔で配置される。第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄは、第２Ｎ拡散領域２２３を形成する不純物注入の際に例えばフォトレジスト等でマスクして、第１Ｐウェル領域１０１のまま残された領域となっている。そして、この第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの中に第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄがそれぞれ配置されている。
【００９５】
尚、本実施形態のＥＳＤ保護素子４では、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第３境界辺２３の方向をＹ方向としたとき、第２Ｎ拡散領域２２３のコンタクト孔２２４（図５（ｂ）の断面図では図示を省略）を、第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの第３境界辺２３側の境界を通るＹ方向の直線Ｐ４に関して第３境界辺２３側と反対側の領域に設けるようにしている。言い換えると、第３境界辺２３と直線Ｐ４との間の領域には、コンタクト孔２２４を配置しないようにしている。
【００９６】
又、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子４が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子４が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄを図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子４においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００９７】
本実施形態のＥＳＤ保護素子４では、図５に示すように、第２Ｎ拡散領域２２３の中の第２Ｐ拡散領域１２３に近い側に第１Ｐウェル領域１０１のまま残された領域となっている第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄを設けてこの中にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄを配置すると共に、第１Ｐ拡散領域１２１を第４Ｎウェル２０４を挟んで第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと反対側に配置したので、保護動作開始時のトリガ電流は第１Ｐウェル領域１０１を経由して第１Ｐ拡散領域１２１に流れるが、ＳＣＲ動作時にカソードとして機能する第２Ｎ拡散領域２２３の底面の電流密度が高くできるので、高速にＳＣＲ動作を開始させて所望の外部接続電極の電圧を低電圧クランプできる。又、第３境界辺２３と直線Ｐ３との間の領域には、コンタクト孔２２４を配置しないようにしたので、ＳＣＲ動作時に部分的な過度の電流集中を抑制できると共に発熱による熱的なダメージも抑制できる。
【００９８】
又、ＳＣＲ動作時にアノードとして機能する第２Ｐ拡散領域１２３等の形状を変えることが無いので、トリガタップ電極となる第３Ｐ拡散領域を数多く配置でき、トリガ素子の電流供給能力を高くできる場合には、より有効である。
【００９９】
尚、ＥＳＤ保護素子が低電圧クランプを目的とする場合、トリガ素子のトリガ電圧を低くすることは言うまでもないが、ＥＳＤ保護素子がＳＣＲ動作を開始して低電圧になるまでは、トリガ素子で電流を放電させるので、トリガ素子の電流吸収能力を高くしておかねばならない。このとき、トリガ素子からの電流はＰ＋基板３０を経由してＧＮＤ配線に接続した第１Ｐ拡散領域１２１から電流を吸収するので、多数の第３Ｐ拡散領域を配置しないと、その部分の電圧上昇が大きくなって、低電圧でクランプできない。つまり、トリガ電流を有効に使うためには、トリガ素子の抵抗を低くするだけでなく、本実施形態のようにトリガタップ電極である第３Ｐ拡散領域を数多く配置するほうがよいことになる。
【０１００】
次に、本発明のＥＳＤ保護素子の第５の実施形態について説明する。図６は、本発明のＥＳＤ保護素子の第５の実施形態を説明するための図で、（ａ）はＥＳＤ保護素子５の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ４−Ａ４線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。図６を参照すると、本実施形態のＥＳＤ保護素子５は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第３Ｐウェル領域１０３と，いずれもＮ導電型の第３Ｎ拡散領域２２５及び第４Ｎ拡散領域２２７と，ゲート領域５２と，第３Ｐウェル領域１０３に周囲を囲繞された第４Ｎウェル２０４と，第３Ｐウェル領域１０３の中に配置された第１Ｐ拡散領域１２１及び第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと，第４Ｎウェル２０４の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第３Ｐウェル領域１０３と基板領域３５の境界である第４境界辺２４を跨いで配置された第２Ｎ拡散領域２２３とを備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ、第４Ｎウェル２０４、第１Ｎ拡散領域２２１、ゲート領域５２及び第４Ｎ拡散領域２２７の外形形状はいずれも矩形状であり、第２Ｎ拡散領域２２３及び第３Ｎ拡散領域２２５は略矩形状でそれぞれの一つの境界に凹凸を有している。
【０１０１】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第４境界辺２４の方向をＹ方向としたとき、第４Ｎウェル２０４は第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３との間にそれぞれとＸ方向に互いに離間して対向し且つそれぞれの対向する境界の方向が第４境界辺２４と平行なＹ方向になるように配置されている。又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１が第１Ｐ拡散領域１２１側に近く第２Ｐ拡散領域１２３が第２Ｎ拡散領域２２３側に近くなるようにＸ方向に並べて配置されている。
【０１０２】
又、第２Ｎ拡散領域２２３は、当該第２Ｎ拡散領域２２３と第３Ｐウェル領域１０３との境界であって第４Ｎウェル２０４に対向する第３境界辺２３の反対側の境界が、基板領域３５に達する凸部と、第３Ｐウェル領域１０３に達する凹部をそれぞれ複数有する凹凸辺となっている。第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄは、第２Ｎ拡散領域２２３の各凹部の第３Ｐウェル領域１０３の部分に配置されている。第３Ｎ拡散領域２２５は第２Ｎ拡散領域２２３の第３境界辺２３の反対側の境界である凹凸辺と対向して配置され、ゲート領域５２は第３Ｎ拡散領域２２５の第２Ｎ拡散領域２２３と対向する境界の反対側の境界に接して配置され、第４Ｎ拡散領域２２７はゲート領域５２を介して第３Ｎ拡散領域２２５と対向し且つゲート領域５２に接するように配置されている。又、第３Ｎ拡散領域２２５の第２Ｎ拡散領域２２３と対向する境界は、第２Ｎ拡散領域２２３の凹凸辺の凹部を通って第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄに直接的に接する凸部を有している。
【０１０３】
上記配置及び構成で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子５が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１，第２Ｎ拡散領域２２３及びゲート領域５２のゲート絶縁膜５２ａ上に設けられたゲート電極５２ｂをいずれもこのＥＳＤ保護素子５が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３及び第４Ｎ拡散領域２２７を被保護素子と接続する外部接続電極（図示せず）に接続している。本実施形態のＥＳＤ保護素子５では、第３Ｎ拡散領域２２５，第４Ｎ拡散領域２２７及びゲート領域５２で構成されるＮＭＯＳ５０がトリガ素子として機能する。ＮＭＯＳ５０は基板領域３５に形成されるので、第３Ｐウェル領域１０３の中に形成されるよりもスナップバックを生じ易く、第４Ｎ拡散領域２２７を接続した外部接続電極にサージ電流が印加されるとトリガ電流が流れ易くなっている。尚、本実施形態のＥＳＤ保護素子５においても、サージ電流が印加され、トリガ電流が流れ始めた後の保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【０１０４】
本実施形態のＥＳＤ保護素子５は、実質的に第４の実施形態のＥＳＤ保護素子４にトリガ素子であるＮＭＯＳ５０を付加した構成であり、その作用効果も第４の実施形態の場合と同様であるので詳細な説明は省略する。但し、本実施形態では、トリガ素子の出力端である第３Ｎ拡散領域２２５と第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄとの接続をそれぞれの拡散領域が直接的に接するように配置・形成しているので、トリガタップ電極とトリガ素子の出力端を接続する配線が不要になり、ＥＳＤ保護素子をより小型にできる。
【０１０５】
又、本実施形態の場合も、少なくとも第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと第３境界辺２３との間の第２Ｎ拡散領域２２３には、コンタクト孔２２４を配置しないようにすることで、ＳＣＲ動作時に部分的な過度の電流集中を抑制できると共に発熱による熱的なダメージも抑制できる。
【０１０６】
【０１０７】
【０１０８】
【０１０９】
【０１１０】
次に、本発明のＥＳＤ保護素子の第６の実施形態について説明する。図７は、本発明のＥＳＤ保護素子の第６の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図７を参照すると、本実施形態のＥＳＤ保護素子７は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，それぞれの周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたいずれもＮ導電型の第６Ｎウェル２０６及び第７Ｎウェル２０７と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３と，第６Ｎウェル２０６の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第７Ｎウェル２０７の中に配置されたＰ導電型の第４Ｐ拡散領域１２７を備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第６Ｎウェル２０６及び第７Ｎウェル２０７の外形形状はいずれも矩形状であり、第２Ｎ拡散領域２２３及び第４Ｐ拡散領域１２７の外形形状は略矩形状でいずれも一つの境界辺に凹凸部を有している。
【０１１１】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第６Ｎウェル２０６は、第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３の間にそれぞれと離間すると共に対向し、且つ互いの対向する境界を平行にして配置してある。又、第１Ｎ拡散領域２２１は第１Ｐ拡散領域１２１と第２Ｐ拡散領域１２３との間にそれぞれと離間すると共に対向し、且つ互いの対向する境界を平行にして配置してある。第２Ｎ拡散領域２２３は、第６Ｎウェル２０６と対向する境界が直線辺４０であり、この直線辺４０と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺４１となっている。そして第１凹凸辺４１の凸部が第７Ｎウェル２０７と重なる複数のＮ−Ｎ重なり部９３となっている。又、第４Ｐ拡散領域１２７は、第１凹凸辺４１と離間すると共に対向して配置され、且つ第１凹凸辺４１と対向する第４Ｐ拡散領域１２７の境界が櫛歯状の凹凸を有する第２凹凸辺４２となっている。第２Ｎ拡散領域２２３と第４Ｐ拡散領域１２７は第１凹凸辺４１と第２凹凸辺４２とが一方の凸部が他方の凹部に入り込んで咬合するように配置してある。尚、第２凹凸辺４２の反対側の第４Ｐ拡散領域１２７の境界は直線状になっている。又、第２Ｎ拡散領域２２３の第１凹凸辺４１の凸部と凸部の間の凹部は、第７Ｎウェル２０７と重なり部を持たないように配置してある。
【０１１２】
又、第１Ｐ拡散領域１２１と第６Ｎウェル２０６が互いに対向するそれぞれの境界の長さは略等しく、第３Ｐ拡散領域１２３と第１Ｎ拡散領域２２１が互いに対向するそれぞれの境界の長さも略等しい。又、第６Ｎウェル２０６と第７Ｎウェル２０７が第２Ｎ拡散領域２２３を介して互いに対向するそれぞれの境界は、第６Ｎウェル２０６の境界の長さが第７Ｎウェル２０７の境界の長さを超えず、第６Ｎウェル２０６と第２Ｎ拡散領域２２３が互いに対向するそれぞれの境界は、第２Ｎ拡散領域２２３の境界の長さが第６Ｎウェル２０６の境界の長さを超えない。
【０１１３】
上記の構成及び配置で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子７が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子７が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第４Ｐ拡散領域１２７を外部接続電極に入力端が接続された第１トリガ素子１５の出力端に接続している。
【０１１４】
次に、本実施形態のＥＳＤ保護素子７を第１トリガ素子１５を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作について説明する。尚、第１トリガ素子１５は、２個のダイオードを順方向に直列接続した構成とする。即ち、第１ダイオードのアノードとカソードを、それぞれ所定の外部接続電極と第２ダイオードのアノードに接続し、第２ダイオードのカソードをＥＳＤ保護素子７の第４Ｐ拡散領域１２７に接続する。ＥＳＤ保護素子７ではトリガタップ電極となる第３Ｐ拡散領域は設けられていないが、第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３でＰＮ接合ダイオードが形成されているので、外部接続電極の電圧が２Ｖを越えたあたりからＥＳＤ保護素子７に電流が流れ始める。このとき、第４Ｐ拡散領域１２７と、第２Ｎ拡散領域２２３及び第７Ｎウェル２０７と、第１Ｐウェル領域１０１及びＰ＋基板３０による寄生ＰＮＰＴｒが構成されて、Ｐ＋基板３０にも電流が流れて電圧が上昇し、ＳＣＲ動作にトリガがかかる。Ｐ＋基板３０に流れる電流は、寄生バイポーラ動作によるもので多くはないが、本実施形態のように第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３を櫛歯状にして咬合させ、これらの拡散領域で形成されるダイオードの接合面積をかなり広くしておけば、十分ＳＣＲをトリガできる。尚、本実施形態ではＳＣＲ動作の開始に先立って、第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３で形成されるダイオードを導通させる必要があり、第１トリガ素子１５のトリガ電圧の設計には注意が必要である。具体的には、第１トリガ素子１５の導通開始電圧にダイオードの順方向電圧降下分（通常、０．７Ｖ程度）が加わることを考慮しておけばよい。
【０１１５】
本実施形態のＥＳＤ保護素子７は、外部接続電極にサージ電流が印加されて保護動作を開始する際のトリガ信号を第４Ｐ拡散領域１２７に入力するようにしてあるので、トリガ電流の吸収能力を高くすることができ、トリガ電流を有効に用いることができる。特に電源の保護などでは容量の制限が無いので、第４Ｐ拡散領域１２７を大きくしたＥＳＤ保護素子７は有効である。
【０１１６】
次に、本実施形態の変形例について説明する。図８は、この変形例のＥＳＤ保護素子８の平面外形形状を示す模式的な平面図である。このＥＳＤ保護素子８は、第２Ｎ拡散領域２２３の各凹部境界と対向する第７Ｎウェル２０７の境界との間に第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅ及びこれらを共通接続する接続配線４５を更に有している点が、ＥＳＤ保護素子７と異なっている。
【０１１７】
これに伴い、ＥＳＤ保護素子８では、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子８が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子８が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅを外部接続電極に入力端が接続された第２トリガ素子１６の第１出力端に全て接続し、第４Ｐ拡散領域１２７を第２トリガ素子１６の第２出力端に接続している。第２トリガ素子１６は、例えば第トリガ素子１５に、その出力端にアノードが接続されたダイオードを１個追加し、この追加したダイオードのカソードアノードがそれぞれ第２トリガ素子１６の第１出力端及び第２出力端となっている。この構成により、保護動作時には第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅからもトリガ電流が注入されるので、第２Ｎ拡散領域２２３近傍の第１Ｐウェル領域１０１の電圧が迅速に上昇し、ＳＣＲ動作の開始を更に高速化できる。
【０１１８】
次に、本発明のＥＳＤ保護素子の第７の実施形態について説明する。図９は、本発明のＥＳＤ保護素子の第７の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図９を参照すると、本実施形態のＥＳＤ保護素子９は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，それぞれの周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたいずれもＮ導電型の第８Ｎウェル２０８及び第９Ｎウェル２０９と，第１Ｐウェル領域１０１の中に配置された第２Ｎ拡散領域２２３と，第８Ｎウェル２０８の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第９Ｎウェル２０９の中に配置されたＰ導電型の第４Ｐ拡散領域１２７を備えている。尚、第８Ｎウェル２０８及び第９Ｎウェル２０９の外形形状はいずれも矩形状であり、第１Ｎ拡散領域２２１，第２Ｎ拡散領域２２３，第２Ｐ拡散領域１２３及び第４Ｐ拡散領域１２７の外形形状は略矩形状でいずれも一つの境界辺に凹凸部を有している。
【０１１９】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第２Ｎ拡散領域２２３を第８Ｎウェル２０８の第１Ｐウェル領域１０１との境界である第５境界辺２５と第９Ｎウェル２０９の第１Ｐウェル領域１０１との境界である第６境界辺２６との間に、第５境界辺２５と離間させると共に対向させて配置する。又、第５境界辺２５と対向する第２Ｎ拡散領域２２３の境界は直線状の直線辺４０であり、この直線辺４０と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺４１となっている。そして、この第１凹凸辺４１の凸部が第６境界辺２６を横断し、第９Ｎウェル２０９と重なるＮ−Ｎ重なり部となっている。
【０１２０】
又、第４Ｐ拡散領域１２７は第９Ｎウェル２０９の中に第１凹凸辺４１と対向させて配置してある。そして、第１凹凸辺４１と対向する第４Ｐ拡散領域１２７の境界は櫛歯状の凹凸を有する第２凹凸辺４２となっており、その凸部は第６境界辺２６と対向している。第２Ｎ拡散領域２２３と第４Ｐ拡散領域１２７は、互いに離間し且つ第１凹凸辺４１と第２凹凸辺４２とが一方の凸部が他方の凹部に入り込んで咬合するように配置してある。
【０１２１】
又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３の境界は、互いに対向するそれぞれの境界がいずれも凹凸形状を有する第３凹凸辺４７と第４凹凸辺４８になっている。そして、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、互いに離間し且つ第３凹凸辺４７と第４凹凸辺４８の一方の凸部が他方の凹部に入り込んで咬合するように配置してある。尚、第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第２Ｎ拡散領域２２３との間になるようにしてある。
【０１２２】
上記の構成及び配置で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子９が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域２２３をこのＥＳＤ保護素子９が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第４Ｐ拡散領域１２７を外部接続電極に入力端が接続された第１トリガ素子１５の出力端に接続している。
【０１２３】
本実施形態のＥＳＤ保護素子９を第１トリガ素子１５を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作は、基本的に第６の実施形態ＥＳＤ保護素子７の場合と同様であるので、詳細な説明は省略する。尚、本実施形態のＥＳＤ保護素子９では、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３を、これらが互いに対向するそれぞれの境界を凹凸状にすると共にこれらが互いに咬合するように配置したので、保護動作時即ちＳＣＲ動作時の電流径路のインピーダンスをより低くすることができる或いは、同じインピーダンスであればＥＳＤ保護素子の面積をより小さくすることができる。
【０１２４】
次に、本発明のＥＳＤ保護素子の第８の実施形態について説明する。図１０は、本発明のＥＳＤ保護素子の第８の実施形態を説明するための図で、（ａ）は本実施形態のＥＳＤ保護素子１０の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ６−Ａ６線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。
【０１２５】
図１０を参照すると、本実施形態のＥＳＤ保護素子１０は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，周囲が第１Ｐウェル領域１０１により直接的に接して囲繞された第３Ｎウェル２０３ａ，２０３ｂ及びＮ導電型の第１０Ｎウェル２１０と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第３Ｐ拡散領域１２５ａ，１２５ｂ、Ｐ導電型の第５Ｐ拡散領域１２９ａ，１２９ｂ、第２Ｎ拡散領域２２３ａ，２２３ｂ及びＮ導電型の第５Ｎ拡散領域２２９と，第３Ｎウェル２０３ａの中に配置された第２Ｐ拡散領域１２３ａ及び第１Ｎ拡散領域２２１ａと，第３Ｎウェル２０３ｂの中に配置された第２Ｐ拡散領域１２３ｂ及び第１Ｎ拡散領域２２１ｂと，第１０Ｎウェル２１０の中に配置されたＰ導電型の第６Ｐ拡散領域１３１及びＮ導電型の第６Ｎ拡散領域２３１とを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第２Ｐ拡散領域１２３ａ，１２３ｂ、第３Ｐ拡散領域１２５ａ，１２５ｂ、第５Ｐ拡散領域１２９ａ，１２９ｂ、第６Ｐ拡散領域１３１、第１Ｎ拡散領域２２１ａ，２２１ｂ、第２Ｎ拡散領域２２３ａ，２２３ｂ、第５Ｎ拡散領域２２９、第６Ｎ拡散領域２３１、第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０の外形形状はいずれも矩形状である。
【０１２６】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第３Ｎウェル２０３ａ，２０３ｂを、互いに離間させて対向させると共に対向するそれぞれの境界が平行になるように直線状に配置する。又、第１０Ｎウェル２１０は、第３Ｎウェル２０３ａ，２０３ｂの間に、いずれとも離間し且つそれぞれと対向する境界が平行になるように配置する。
【０１２７】
又、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第３Ｎウェル２０３ａ及び第３Ｎウェル２０３ｂを直線状に配置した方向をＹ方向としたとき、第２Ｎ拡散領域２２３ａ，第１Ｐ拡散領域１２１ａ及び第３Ｎウェル２０３ａをＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べ、第２Ｎ拡散領域２２３ｂ，第１Ｐ拡散領域１２１ｂ及び第３Ｎウェル２０３ｂをＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べ、第５Ｎ拡散領域２２９、第１Ｐ拡散領域１２１ｃ及び第１０Ｎウェル２１０をＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べる。このとき、第２Ｎ拡散領域２２３ａが第３Ｎウェル２０３ａと第１Ｐ拡散領域１２１ａとの間に、第２Ｎ拡散領域２２３ｂが第３Ｎウェル２０３ｂと第１Ｐ拡散領域１２１ｂとの間に、更に第５Ｎ拡散領域２２９が第１０Ｎウェル２１０と第１Ｐ拡散領域１２１ｃとの間にそれぞれ配置される。更に、第２Ｎ拡散領域２２３ａ，２２３ｂ及び第５Ｎ拡散領域２２９とそれぞれ対向する第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０の各境界は、Ｙ方向の仮想的な直線Ｐ５上に全て重なっており、又第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０とそれぞれ対向する第２Ｎ拡散領域２２３ａ，２２３ｂ及び第５Ｎ拡散領域２２９の各境界は、Ｙ方向の仮想的な直線Ｐ６上に全て重なっている。即ち、第３Ｎウェル２０３ａと第２Ｎ拡散領域２２３ａとの間隔、第３Ｎウェル２０３ｂと第２Ｎ拡散領域２２３ｂとの間隔及び第１０Ｎウェル２１０と第５Ｎ拡散領域２２９との間隔はいずれも等しくなっている。
【０１２８】
又、第１Ｎ拡散領域２２１ａ及び第２Ｐ拡散領域１２３ａは第３Ｎウェル２０３ａの中で第２Ｐ拡散領域１２３ａを第２Ｎ拡散領域２２３ａ側にして、又第１Ｎ拡散領域２２１ｂ及び第２Ｐ拡散領域１２３ｂは第３Ｎウェル２０３ｂの中で第２Ｐ拡散領域１２３ｂを第２Ｎ拡散領域２２３ｂ側にして、更に第６Ｎ拡散領域２３１及び第６Ｐ拡散領域１３１は第１０Ｎウェル２１０の中で第６Ｐ拡散領域１３１を第５Ｎ拡散領域２２９側にして、いずれもＸ方向に並べて配置してある。尚、第１０Ｎウェル２１０のサイズは、第３Ｎウェル２０３ａ，２０３ｂに比べて十分小さくなっている。
【０１２９】
第３Ｐ拡散領域１２５ａ，１２５ｂ及び第５Ｐ拡散領域１２９ａ，１２９ｂのＸ方向の位置及びサイズは、Ｙ方向の仮想的な直線Ｐ５及び直線Ｐ６の双方がそれぞれを横断する又はそれぞれの境界と重なるようにしてある。又、Ｙ方向の位置は、第３Ｐ拡散領域１２５ａが第３Ｎウェル２０３ａ及び第２Ｎ拡散領域２２３ａと第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９との間に、又第３Ｐ拡散領域１２５ｂが第３Ｎウェル２０３ｂ及び第２Ｎ拡散領域２２３ｂと第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９との間に、いずれも第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９側に接近させてそれぞれ配置してある。又、第５Ｐ拡散領域１２９ａは、第３Ｎウェル２０３ａ及び第２Ｎ拡散領域２２３ａを挟んで第３Ｐ拡散領域１２５ａと反対側に、更に第５Ｐ拡散領域１２９ｂは、第３Ｎウェル２０３ｂ及び第２Ｎ拡散領域２２３ｂを挟んで第３Ｐ拡散領域１２５ｂと反対側に、それぞれ配置してある。 上記の構成及び配置で、第１Ｎ拡散領域２２１ａ，２２１ｂ及び第６Ｎ拡散領域２３１をこのＥＳＤ保護素子１０が搭載されたＬＳＩの図示されていないＶＤＤ配線に全て接続し、第２Ｎ拡散領域２２３ａ，２２３ｂ及び第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ，１２１ｄをこのＥＳＤ保護素子１０が搭載されたＬＳＩの図示されていないＧＮＤ配線に全て接続し、第２Ｐ拡散領域１２３ａ，１２３ｂ及び第６Ｐ拡散領域１３１を被保護素子と接続する外部接続電極（図示せず）に全て接続し、第３Ｐ拡散領域１２５ａ，１２５ｂを外部接続電極に入力端が接続された第１トリガ素子（図示せず）の出力端にいずれも接続し、第５Ｎ拡散領域２２９を第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂとそれぞれ接続している。
【０１３０】
次に、本実施形態のＥＳＤ保護素子１０を第１トリガ素子を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作について説明する。本実施形態のＥＳＤ保護素子１０は、上記説明から分かるとおり、第６Ｐ拡散領域１３１，第１０Ｎウェル２１０，第１Ｐウェル領域１０１及び第５Ｎ拡散領域２２９で構成される小型のＳＣＲ構造と、第２Ｐ拡散領域１２３ａ，第３Ｎウェル２０３ａ，第１Ｐウェル領域１０１及び第２Ｎ拡散領域２２３ａ並びに第２Ｐ拡散領域１２３ｂ，第３Ｎウェル２０３ｂ，第１Ｐウェル領域１０１及び第２Ｎ拡散領域２２３ｂでそれぞれ構成される大型のＳＣＲ構造とを備えた構成となっており、第１トリガ素子として例えばＦＥＴのような電流駆動能力が比較的小さい素子を用いた場合に好適な構成となっている。
【０１３１】
当該外部接続電極にサージ電流が印加されると、先ず第３Ｐ拡散領域１２５ａ，１２５ｂにトリガ電流が注入される。第３Ｐ拡散領域１２５ａ，１２５ｂは小型ＳＣＲ構造の配置してあり、注入されたトリガ電流が第３Ｐ拡散領域１２５ａ，１２５ｂ，第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９で囲まれた第１Ｐウェル領域１０１の電圧を効率よく高くできるので、第６Ｐ拡散領域１３１及び第５Ｎ拡散領域２２９をそれぞれアノード及びカソードとするＳＣＲ動作を高速に開始させる。すると、第５Ｎ拡散領域２２９は第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂと接続してあるので、第５Ｎ拡散領域２２９から第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂに十分な電流が高速に注入され始め、大型のＳＣＲ構造部分がＳＣＲ動作を開始する。
【０１３２】
即ち、本実施形態のＥＳＤ保護素子１０は、第１トリガ素子がＦＥＴのような駆動能力の小さい素子であっても、これを１次トリガとして先ず小型のＳＣＲ構造部分に高速でＳＣＲ動作を開始させ、この小型ＳＣＲ構造部分から大型のＳＣＲ構造部分にトリガ電流を供給するようにすれば、小型のＳＣＲ構造でも導通時の抵抗値が低いので、大電流が供給でき、電圧のオーバーシュートを低減できる。
【０１３３】
次に、本発明のＥＳＤ保護素子の製造方法についてＥＳＤ保護素子５を例として簡単に説明する。図１１及び図１２は製造方法を説明するための図で、主要工程における図６のＡ４−Ａ４線に沿った断面を模式的に示す主要工程毎断面図である。尚、ＥＳＤ保護素子５の主要サイズは、第２Ｐ拡散領域１２３及び第２Ｎ拡散領域２２３のＹ方向の幅即ち第３境界辺２３の長さＷ＝６０μｍとし、第２Ｐ拡散領域１２３とＸ方向に対向する第４Ｎウェル２０４の境界との間隔ｄwa＝０．５μｍ、第３境界辺２３とＸ方向に対向する第４Ｎウェル２０４の境界との間隔ｄwc＝０．４μｍとした。但し、図面は分かり易くするため、上記寸法とは関係なく適宜拡大して示してある。 先ず、半導体基板として低抵抗（比抵抗が７Ω・ｃｍ程度）のＰ＋基板３０の表面に厚さ４μｍのＰ型エピタキシャル層３１を堆積した基板を準備する（図１１（ａ））。
【０１３４】
次に、例えばイオン注入技術により第３Ｐウェル領域１０３及び第４Ｎウェル２０４をそれぞれ形成する。第３Ｐウェル領域１０３には例えばボロン（Ｂ）を５×１０18ｃｍ-3程度注入し、第４Ｎウェル２０４には例えばリン（Ｐ）を５×１０18ｃｍ-3程度注入する（図１１（ｂ））。
【０１３５】
次に、例えば浅溝分離技術を用いて所定の素子領域を画定する分離領域３３を形成する（図１１（ｃ））。
【０１３６】
次に、ゲート絶縁膜を成長させ、更にゲート電極となる例えば多結晶シリコン等を堆積してパターニングし、ゲート領域５２を形成する（図１１（ｄ））。
【０１３７】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）５０１等で被覆し、イオン注入技術により例えばＢを１×１０20ｃｍ-3程度注入して第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ｃを含む所定のＰ拡散領域を形成する（図１２（ａ））。
【０１３８】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）５０２等で被覆し、イオン注入技術により例えばＡｓを１×１０20ｃｍ-3程度注入して第１Ｎ拡散領域２２１、第２Ｎ拡散領域２２３、第３Ｎ拡散領域２２５、第４Ｎ拡散領域２２７を含む所定のＮ拡散領域を形成する（図１２（ｂ））。
【０１３９】
以後は、公知の方法により、所定の領域にコンタクト孔を開口し、所定の配線を必要に応じて多層にして形成すればよいので説明は省略する。
【０１４０】
又、トリガ素子は特に限定されないが、図１６に構成例のいくつかを示す。（ａ），（ｂ）は第１トリガ素子の例であり、（ｃ），（ｄ）は第２トリガ素子の例である。ダイオードの数ｋは、トリガ電圧に応じて定めればよい。
【０１４１】
又、本発明のＥＳＤ保護素子と外部接続電極との接続例を図１７に示す。上記各実施形態で説明したＥＳＤ保護素子１，２，３，４，６，７，９，１０は、図１７（ａ）の第１ＥＳＤ保護素子に置き換えた接続構成となり、ＥＳＤ保護素子８は、図１７（ｂ）の第２ＥＳＤ保護素子に置き換えた接続構成となる。又、ＥＳＤ保護素子５は、図１７（ａ）の第１ＥＳＤ保護素子及び第１トリガ素子を置き換えた接続構成となっている。
【０１４２】
次に、本発明のＥＳＤ保護素子の第９の実施形態について説明する。図１９は、本発明のＥＳＤ保護素子の第９の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１１の平面外形形状を示す模式的な平面図である。
【０１４３】
図１９を参照すると、本実施形態のＥＳＤ保護素子１１は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域２１０１と、第２Ｐ拡散領域（アノード電極）２１２３と、第３Ｐ拡散領域（トリガタップ電極）２１２５と、それぞれが周囲を第１Ｐウェル領域２１０１により囲繞されたＮ導電型の第３Ｎウェル２２０１と、第１Ｎ拡散領域２２２１と、第２Ｎ拡散領域（カソード電極）２２２３とを備えている。
【０１４４】
そして、第２Ｐ拡散領域（アノード電極）２１２３、第３Ｐ拡散領域（トリガタップ電極）２１２５、第３Ｎウェル２２０１及び第１Ｎ拡散領域２２２１の外形形状はいずれも矩形状である。第２Ｎ拡散領域（カソード電極）２２２３の外形形状はくし状である。
【０１４５】
第３Ｐ拡散領域２１２５および第２Ｎ拡散領域２２２３は、いずれも第１Ｐウェル領域２１０１の中に配置され、第２Ｐ拡散領域（アノード電極）２１２３及び第１Ｎ拡散領域２２２１は第３Ｎウェル２２０１の中に配置されている。第３Ｐ拡散領域２１２５は、第２Ｎ拡散領域２２２３とは離間しているが、第２Ｎ拡散領域２２２３に近接して配置される。但し、第２Ｎ拡散領域２２２３の側面側に近接することはない。
【０１４６】
第１Ｎ拡散領域２２２１及び第２Ｐ拡散領域２１２３は、第３Ｎウェル２２０１の中で第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２２３に近くなるように、側面同士、Ｘ方向に並べて配置される。同様に、第１Ｎ拡散領域２２２１及び第２Ｐ拡散領域２１２３は、第３Ｎウェル２２０１の中で第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２３に近くなるように、並べられたＸ方向面同士、Ｘ方向に並べて配置されている。
【０１４７】
又、第１Ｎ拡散領域２２２１をこのＥＳＤ保護素子１１が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域２２２３をこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域２１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域２１２５をＮ−ＭＯＳトランジスタトリガ素子２２４１の出力端に接続している。又、Ｎ−ＭＯＳトランジスタトリガ素子２２４１の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子１１においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【０１４８】
本実施形態のＥＳＤ保護素子１１では、図１９に示すように、トリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域２１２５が配置される。その結果、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル２２０１と第２Ｎ拡散領域２２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子３全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【０１４９】
尚、本実施の形態においても第１の実施の形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることもできる。ただし、本実施の形態の断面形状は、第１の実施の形態の断面形状と同じなので、図示は省略する（必要に応じて図２（ａ），（ｂ）を参照してもよい）。
【０１５０】
次に、本発明の第９の実施の形態のトリガ素子の配置に関して、説明する。前述の本発明の第６の実施の形態および本発明の第７の実施の形態には、トリガ電流の供給方法に関しての詳細な説明がある。それと同様に、高保持電流制御型ＳＣＲでも、Ｎウエルにトリガ電流を供給する方式を採用している。
【０１５１】
高保持電流制御型ＳＣＲのトリガの位置に関しては、Ｐウエル内にトリガ用電極を形成している。そして、その位置にＭＯＳトランジスタのドレインを接続しており、ＭＯＳトランジスタのソースは、グラウンドにしている。
【０１５２】
高保持電流制御型ＳＣＲでは、外部の抵抗で、保持電流を制御できるようにしている。したがって、トリガ電流を直接、ポリシリ抵抗を介してＰ＋拡散層に供給すると、電流が、ほとんど、ポリシリ抵抗に流れていってしまう。カソード電極とトリガ電極に接する部分との間に形成されるＰＮダイオードがオンするまでの電流量が、さらに必要となってしまう。
【０１５３】
したがって、トリガ電流が必要以上に、高くなってしまう。これは、トリガ用のＮＭＯＳトランジスタのサイズを大きくする必要があり、レイアウト面積の観点から、不利となってしまう。
【０１５４】
そこで、上記の問題点を解決する本発明の第９の実施の形態の第１の変形を提案する。
【０１５５】
図２１を参照すると、本発明の第９の実施の形態の第１の変形１２は、本発明の第９の実施の形態１１と同様に、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域２１０１と、第２Ｐ拡散領域（アノード電極）２１２３と、第３Ｐ拡散領域（トリガタップ電極）２１２５と、それぞれが周囲を第１Ｐウェル領域２１０１により囲繞されたＮ導電型の第３Ｎウェル２２０１と、第１Ｎ拡散領域２２２１と、第２Ｎ拡散領域（カソード電極）２２２３とを備え、第１Ｎ拡散領域２２２１を、少なくとも、Ｎ拡散領域２２２１Ｂと第２のトリガタップ電極としてのＮ拡散領域２１２５Ｂの２つの領域に分ける構成である。
【０１５６】
Ｎ拡散領域２２２１ＢをこのＥＳＤ保護素子１２が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域２１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域２１２５をＮ−ＭＯＳトランジスタトリガ素子２２４１の出力端に接続し、Ｎ拡散領域２１２５Ｂ（第２のトリガタップ電極）を、Ｎ−ＭＯＳトランジスタトリガ素子２２４１の入力端に接続される。
【０１５７】
以上説明したように、この本発明の第９の実施の形態の保護素子１１は、その比抵抗が高いＰ型半導体基板上に形成される場合、適している。
【０１５８】
Ｐ型半導体基板の基板抵抗を制御するための基板抵抗制御用タップ領域としての第３Ｐ拡散領域（トリガタップ電極）２１２５は、ポリシリコン抵抗２２３０を介して、GNDに接続されている。また、ポリシリコン抵抗２２３０は、ＳＣＲホールド電圧を安定に制御するよう働く。そして、本発明の第９の実施の形態でのアノードや、カソード形状は、基板抵抗、ウエル抵抗の観点からは、それらに接する長さ（周囲長）を長く取れるので、抵抗値を低くできる。
【０１５９】
一方、ＨＨＩ−ＳＣＲでは、基板抵抗を下げるのには、カソード領域等を細かく分割する必要があった。しかし、アノード領域およびカソード領域を細かく分割するときは、製造の露光工程およびエッチング工程において、それぞれの領域の角が丸くなってしまい、それぞれの領域の形成に問題があった。
【０１６０】
本発明の第９の実施の形態では、配置の上で、より細かく分割することが可能であり、たとえば、拡散層幅をコンタクトが１つおける程度の幅にまで細かく分割できる。
【０１６１】
本発明の第９の実施の形態のＮウエル側の拡散層（本発明の第９の実施の形態中の接続部分（２２６１））はおもに、拡散層の角部分を作らないようにしているだけである。したがって、コンタクトをおく必要はないので、より細くてもよい。
【０１６２】
電流は、シミュレーションにより予測すると、周知の形状のＳＣＲでは、アノード−カソード電極のＮウエル側端部から、０．５μmまでの範囲内に流れている。
【０１６３】
すなわち、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））にも、電流が流れて、コンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））方向へ、拡散層表面のシリサイド層を経由して、電極２２２３に吸収される。
【０１６４】
保持電圧の電圧近傍では、電流分布は、より、基板抵抗の高い位置に集中していると考えられる。基板抵抗が、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））のほうが低いのか、コンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））のほうが低いのかは、これら拡散層の形状によってしまう。
【０１６５】
アノード・カソード電極と、その抵抗値を決めるＮウエルコンタクト、基板抵抗制御用Ｐ＋拡散層のサイズは、所望の抵抗値をうるために、ある程度自由に変えられる。したがって、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））とコンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））との各径路の値が大きく異なってしまうと、保持電流は、その抵抗の高いほうで決まってしまい、レイアウト依存性が強くなり、ＳＣＲ設計が困難になってしまう。
【０１６６】
そこで、本発明の第９の実施の形態の第２の変形では、この点を改善したもので、本発明の第９の実施の形態と異なり、基板、Ｎウエル抵抗制御用電極の位置を互い違いにして、両者の抵抗差を補償して、レイアウト依存性を低減するような構造としている。
【０１６７】
次に、本発明のＥＳＤ保護素子の第９の実施形態の第２の変形について説明する。図２２は、本発明のＥＳＤ保護素子の第９の実施形態の第２の変形を説明するための図で、本実施形態のＥＳＤ保護素子１４の平面外形形状を示す模式的な平面図である。
【０１６８】
図２２を参照すると、本実施形態のＥＳＤ保護素子１３は、Ｐ型基板層（図示せず）にそれぞれ形成された、第２Ｐ拡散領域（アノード電極）３１２３と、第３Ｐ拡散領域（トリガタップ電極）３１２５と、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂと、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル３２０１と、第１Ｎ拡散領域３２２１と、第２Ｎ拡散領域（カソード電極）３２２３とを備えている。
【０１６９】
そして、第３Ｐ拡散領域（トリガタップ電極）３１２５、第３Ｎウェル３２０１及び第１Ｎ拡散領域３２２１の外形形状はいずれも矩形状である。第２Ｎ拡散領域（カソード電極）３２２３、第２Ｐ拡散領域（アノード電極）３１２３、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂの外形形状はくし状である。さらに、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂと第２Ｎ拡散領域（カソード電極）３２２３とは、互いに、凹部と凸部が組み合わさり、くし状に配置されている。同様に、第２Ｐ拡散領域（アノード電極）３１２３と第３Ｐ拡散領域（トリガタップ電極）３１２５とは、互いに、凹部と凸部が組み合わさり、くし状に配置されている。そして、複数個のコンタクトホール３５０１が、第２Ｐ拡散領域（アノード電極）３１２３と第２Ｎ拡散領域（カソード電極）３２２３とに配置されている。
【０１７０】
図２２に示すように、本実施形態のＥＳＤ保護素子１３は、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂが、ＥＳＤ保護素子１３の最外郭に位置するように配置される。
【０１７１】
本実施形態のＥＳＤ保護素子１３のＳＣＲホール電流は、矢印３２５５Ａで示すように、第２Ｐ拡散領域（アノード電極）３１２３から流れ出し、矢印３２５５Ｂ−１から矢印３２５５Ｃ−１で示す電流と、矢印３２５５Ｂ−２から矢印３２５５Ｃ−２で示す電流に分流して第２Ｎ拡散領域（カソード電極）３２２３に流れる。また、本実施形態のＥＳＤ保護素子１３のＳＣＲ電子電流は、矢印５２５６で示すように、第２Ｐ拡散領域（アノード電極）３１２３から流れ出し、第２Ｎ拡散領域（カソード電極）３２２３に流れる。
【０１７２】
すなわち、矢印３２５５Ｂ−１から矢印３２５５Ｃ−１で示す電流と、矢印３２５５Ｂ−２から矢印３２５５Ｃ−２で示す電流が、半導体基板の中をほぼ均等に流れるように、第２Ｐ拡散領域（アノード電極）３１２３と第２Ｎ拡散領域（カソード電極）３２２３とのくし状部分が、その幅の半分ずらした位置に配置されている。
【０１７３】
尚、本実施の形態においても第１の実施の形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることもできる。ただし、本実施の形態の断面形状は、第１の実施の形態の断面形状と同じなので、図示は省略する（必要に応じて図２（ａ），（ｂ）を参照してもよい）。
【０１７４】
次に、本発明のＥＳＤ保護素子の第９の実施形態の第４の変形について説明する。図２３は、本発明のＥＳＤ保護素子の第９の実施形態の第４の変形を説明するための図で、本実施形態のＥＳＤ保護素子１５の平面外形形状を示す模式的な平面図である。
【０１７５】
図２３を参照すると、本実施形態のＥＳＤ保護素子１４は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）４１２３と、第３Ｐ拡散領域（トリガタップ電極）４１２５と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル４２０１と、第１Ｎ拡散領域４２２１と、第２Ｎ拡散領域（カソード電極）４２２３とを備えている。
【０１７６】
そして、第３Ｐ拡散領域（トリガタップ電極）４１２５の外形形状は矩形状である。第２Ｎ拡散領域（カソード電極）４２２３、第２Ｐ拡散領域（アノード電極）４１２３、Ｐ＋拡散層（基板電流を制御する制御電極）４１２６の外形形状はくし状である。さらに、第３Ｐ拡散領域（トリガタップ電極）４１２５は、第２Ｎ拡散領域（カソード電極）４２２３の近傍に配置される。
【０１７７】
次に、本発明の第１０の実施の形態について、説明する。本発明の第１０の実施の形態のＳＣＲは、アノードを細かく分割してそれぞれの間に基板抵抗制御用Ｐ＋拡散層を配置する、あるいは、それぞれを囲むように、基板抵抗制御用Ｐ＋拡散層を配置することで、実質的に、基板抵抗を低くする。さらに、本発明の第１０の実施の形態の変形では、ＳＣＲのカソード側とは反対側に、基板抵抗制御用Ｐ＋拡散層を配置することで、実質的に、基板抵抗を低くする。
【０１７８】
次に、本発明のＥＳＤ保護素子の第１０の実施形態について説明する。図２４は、本発明のＥＳＤ保護素子の第１０の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子５０１５の平面外形形状を示す模式的な平面図である。
【０１７９】
図２４を参照すると、本実施形態のＥＳＤ保護素子５０１５は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域５１０１と、第２Ｐ拡散領域（アノード電極）５１２３と、第３Ｐ拡散領域（トリガタップ電極）５１２５と、Ｐ＋拡散層（基板電流を制御する制御電極）５１２５Ｂと、それぞれが周囲を第１Ｐウェル領域５１０１により囲繞されたＮ導電型の第３Ｎウェル５２０１と、第１Ｎ拡散領域５２２１と、第２Ｎ拡散領域（カソード電極）５２２３とを備えている。
【０１８０】
そして、第３Ｎウェル５２０１、第２Ｎ拡散領域（カソード電極）５２２３、第１Ｎ拡散領域５２２１の外形形状はいずれも矩形状である。第２Ｐ拡散領域（アノード電極）５１２３の外形形状は、第１Ｎ拡散領域５２２１に囲まれて、くし状である。
【０１８１】
Ｐ＋拡散層（基板電流を制御する制御電極）５１２５Ｂは、一のＮ導電型の第３Ｎウェル５２０１と他のＮ導電型の第３Ｎウェル５２０１の間に、配置される。その結果、ホール電流として、シリコン基板電流（５５２１、５５２２）が縦型ＰＮＰＴｒからＰ＋拡散層（基板電流を制御する制御電極）５１２５Ｂを通って、流れる。図２５に示すように、基板電流（５３１１、５３１２）にしたがって、ＳＣＲの電流が均一に流域（５３２１，５３２２）を流れる。
【０１８２】
次に、本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形について説明する。図２６は、本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形を説明するための図で、本実施形態のＥＳＤ保護素子６０１６の平面外形形状を示す模式的な平面図である。
【０１８３】
図２６を参照すると、本実施形態の第１の変形のＥＳＤ保護素子６０１６は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）６１２３と、第３Ｐ拡散領域（トリガタップ電極）６１２５Ｃと、Ｐ＋拡散層（（基板電流を制御する制御電極）（６１２５、６１２５Ｂ））と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル６２０１と、第１Ｎ拡散領域６２２１と、第２Ｎ拡散領域（カソード電極）６２２３とを備えている。
【０１８４】
そして、第３Ｐ拡散領域（トリガタップ電極）６１２５Ｃ、第３Ｎウェル６２０１、第１Ｎ拡散領域６２２１（Ｎ−ウエルコンタクト領域）、Ｐ＋拡散層（（基板電流を制御する制御電極）（６１２５、６１２５Ｂ））、第２Ｎ拡散領域（カソード電極）６２２３の外形形状はいずれも矩形状である。
【０１８５】
さらに、Ｐ＋拡散層（基板電流を制御する制御電極）６１２５Ｂは、Ｎ導電型の第３Ｎウェル６２０１の近傍に、配置される。Ｐ＋拡散層（基板電流を制御する制御電極）６１２５は、第２Ｎ拡散領域（カソード電極）６２２３の近傍に、配置される。その結果、シリコン基板電流が第２Ｐ拡散領域（アノード電極）６１２３からＰ＋拡散層（基板電流を制御する制御電極）６１２５Ｂに向かって、流れる。
【０１８６】
次に、本発明のＥＳＤ保護素子の第１０の実施形態の第２の変形が図２７（ａ）に、本発明のＥＳＤ保護素子の第１０の実施形態の第３の変形が図２７（ｂ）にそれぞれ示されている。
【０１８７】
図２７（ａ）に示すように、本実施形態の第２の変形のＥＳＤ保護素子１７は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）７１２３と、第３Ｐ拡散領域（トリガタップ電極）７１２５Ｂと、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５）と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル７２０１と、第１Ｎ拡散領域７２２１と、第２Ｎ拡散領域（カソード電極）７２２３とを備えている。
【０１８８】
本発明のＥＳＤ保護素子の第１０の実施形態の第２の変形では、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５）は、第２Ｎ拡散領域（カソード電極）７２２３の配置された位置とは反対側で、Ｎ導電型の第３Ｎウェル７２０１の近傍に配置される。
【０１８９】
図２７（ｂ）に示すように、本実施形態の第３の変形のＥＳＤ保護素子１８は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）７１２３Ｂと、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル７２０１Ｂと、第１Ｎ拡散領域７２２１Ｂと、第２Ｎ拡散領域（カソード電極）７２２３Ｂと、Ｎ−ウエル基板電位制御用電極（７１５０）とを備えている。
【０１９０】
本発明のＥＳＤ保護素子の第１０の実施形態の第３の変形では、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）の一部は、第２Ｎ拡散領域（カソード電極）７２２３Ｂの配置された位置とは反対側で、Ｎ導電型の第３Ｎウェル７２０１Ｂの近傍に配置される。Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）の他の一部は、第２Ｎ拡散領域（カソード電極）７２２３Ｂと、くし状に形成される。
【０１９１】
本発明の第９の実施の形態や、ＨＨＩ−ＳＣＲでは、カソードの周囲に、基板抵抗制御用Ｐ＋拡散層を配置して、基板抵抗を下げようとしている。
【０１９２】
本発明の第１０の実施の形態では、ＳＣＲの側面に基板抵抗制御用Ｐ＋拡散層を置くことで、縦型バイポーラからの基板電流（ホール電流）をこちらにバイパスさせて、実効的に、カソードから考えた基板抵抗を低くできる効果がある。
【０１９３】
なお、本発明の第１０の実施の形態のトリガ素子は、アノードを分割した中央において、アノードと、基板抵抗制御用Ｐ＋拡散層の距離を最短にするような構造となっている。最初に、Ｎ個の分割されたアノードは、本発明の第９の実施の形態のように接続しておいてもよい。
【０１９４】
また、本発明の第１０の実施の形態の基板抵抗制御用Ｐ＋拡散層は、側面からではなく、図２７（ａ）、（ｂ）に示すように、カソードとは反対側の背面に配置してもよい。
【０１９５】
次に、本発明の第１１の実施の形態について、説明する。本発明の第１１の実施の形態は、アノード電極とＮウエルコンタクト領域を、同じ拡散層で、たてに交互に形成することで、アノード側の抵抗（Ｎウエル抵抗）を低くする。
【０１９６】
図２８は、本発明のＥＳＤ保護素子の第１１の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１９の平面外形形状を示す模式的な平面図である。
【０１９７】
図２８を参照すると、本実施形態のＥＳＤ保護素子１９は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第３Ｐ拡散領域（トリガタップ電極）８１２５Ｂと、Ｐ＋拡散層（（基板電流を制御する制御電極）（８１２５））と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル８２０１と、第１Ｎ拡散領域８２２１と、第２Ｎ拡散領域（カソード電極）８２２３とを備えている。
【０１９８】
そして、本実施形態のＥＳＤ保護素子１９は、イオン注入により、第２Ｐ拡散領域（アノード電極）８１２３と、第１Ｎ拡散領域８２２１（Ｎ−ウエルコンタクト領域）とを形成する。
【０１９９】
さらに、本発明の第１１の実施の形態は、アノード電極８１２３とＮ−ウエルコンタクト領域８２２１を、ＳＴＩ分離しない場合である。本発明の第１１の実施の形態のアノード側のＮウエル電位は、アノードと接続しておく構成である。すなわち、同じ拡散層で、不純物注入領域の形成場所で、Ｎ＋注入層、Ｐ＋注入層を、図２８に示すように分割して配置することで、Ｎウエル抵抗を低くできる。
【０２００】
次に、本発明の第１２の実施の形態について、説明する。本発明の第１２の実施の形態は、アノード、カソード電極とも、コンタクトが形成できる最小限の幅にして、基板抵抗、ウエル抵抗を低くする。
【０２０１】
本発明の第１２の実施の形態のＥＳＤ保護素子２０は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第３Ｐ拡散領域（トリガタップ電極、図示せず）と、Ｐ＋拡散層（基板電流を制御する制御電極）９１２５と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル９２０１と、第１Ｎ拡散領域９２２１と、第２Ｐ拡散領域（アノード電極）９３２３と、第２Ｎ拡散領域（カソード電極）９２２３とを備えている。
【０２０２】
本発明のＥＳＤ保護素子の第１２の実施形態では、Ｎ導電型の第３Ｎウェル９２０１は、複数のコンタクトホール（９４０１，９４０２）を有している。また、第２Ｐ拡散領域（アノード電極）９３２３も複数のコンタクトホール（９４０３）を有し、第２Ｎ拡散領域（カソード電極）９２２３も複数のコンタクトホール（９４０３）を有している。
【０２０３】
そして、本発明のＥＳＤ保護素子の第１２の実施形態では、第２Ｐ拡散領域（アノード電極）９３２３の幅９５０２は、１個のコンタクトホール（９４０３）が置ける幅であり、第２Ｎ拡散領域（カソード電極）９２２３の幅９５０２は、１個のコンタクトホール（９４０３）が置ける幅である。
【０２０４】
本発明のＳＣＲは、単位レイアウト面積での破壊電流が非常に高く、素子自身の内部破壊ではなく、配線の溶融であったり、コンタクトの熱的な破壊が、きっかけになったりすることが多い。したがって、十分なコンタクト数を配置しなければならないという考えから、アノードやカソードなどの電極の大きさ（奥行き）は狭くしなかった。
【０２０５】
しかしながら、基板抵抗や、Ｎウエル抵抗の観点から、本発明の第１２の実施の形態では、これら電極は、コンタクトが１つおける最小限の奥行きのサイズに設定した。破壊電流が不足している分、その幅を多く取り、コンタクトの個数を十分な個数とする。
【０２０６】
先に述べたように、電流はアノード−カソード間に偏っているので、あまりにも奥行きを広くすることは得策ではなく、単位付加容量あたりのダイナミック抵抗を下げてしまう恐れもあるので、その点からもこの方式には利点がある。
【０２０７】
なお、本発明の第１２の実施の形態の基板抵抗、Ｎウエル抵抗制御用拡散層とカソードやアノードとの間は、ＳＴＩ分離ではなく、ゲート分離にしておくとさらに抵抗値は低くできる。
【０２０８】
なお、上述した本発明は、上記実施形態の説明に限定されるものでなく、要旨の範囲内において種々変更が可能である。例えば、本発明のＥＳＤ保護素子を接続する外部接続電極としては、信号入力用電極、信号出力用電極或いは電源用電極いずれであってもよい。又、Ｐ＋基板３０の比抵抗、Ｐ型エピタキシャル層の厚さや不純物濃度、各Ｐ拡散領域及びＮ拡散領域の不純物濃度等は、ＬＳＩの特性、適用する製造技術、必要なＥＳＤ耐性等に応じて適宜定めればよい。
【０２０９】
又、上記各実施形態においては、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を離間して配置した例で説明したが、これらは互いに対向するそれぞれの境界を直接的に接触させて配置してもよい。
【０２１０】
【発明の効果】
以上説明したように、本発明のＥＳＤ保護素子及びこのＥＳＤ保護素子を有するＬＳＩは、外部接続電極に静電気によるサージ電流が印加されても、極短時間でＥＳＤ保護素子のＳＣＲ動作をターンオンさせ、ＬＳＩ内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることができ、当該外部接続電極の電圧のオーバーシュートをできるだけ抑制してＬＳＩを保護することができるという効果が得られる。
【図面の簡単な説明】
【図１】 本発明のＥＳＤ保護素子の第１の実施形態の平面外形形状を示す模式的な平面図である。
【図２】 図１の断面を示す図で、（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１線と，Ａ２−Ａ２線での断面を模式的に示す断面図であり、（ｃ）はこのＥＳＤ保護素子の動作を説明するために（ａ）の図に等価的なトランジスタ及び抵抗素子を追記した図である。
【図３】 本発明のＥＳＤ保護素子の第２の実施形態の平面外形形状を示す模式的な平面図である。
【図４】 本発明のＥＳＤ保護素子の第３の実施形態の平面外形形状を示す模式的な平面図である。
【図５】 本発明のＥＳＤ保護素子の第４の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ３−Ａ３線での断面を模式的に示す断面図である。
【図６】 本発明のＥＳＤ保護素子の第５の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ４−Ａ４線での断面を模式的に示す断面図である。
【図７】 本発明のＥＳＤ保護素子の第６の実施形態の平面外形形状を示す模式的な平面図である。
【図８】 本発明のＥＳＤ保護素子の第６の実施形態の変形例の平面外形形状を示す模式的な平面図である。
【図９】 本発明のＥＳＤ保護素子の第７の実施形態の平面外形形状を示す模式的な平面図である。
【図１０】 本発明のＥＳＤ保護素子の第８の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ６−Ａ６線での断面を模式的に示す断面図である。
【図１１】 本発明のＥＳＤ保護素子の製造方法を説明するための図である。
【図１２】 本発明のＥＳＤ保護素子の製造方法を説明するための図である。
【図１３】 従来のＳＣＲ型静電保護素子を説明するための図である。
【図１４】 ＥＳＤ保護素子をトリガする基板電流をＭＯＳＦＥＴにより供給する方法の例を説明する図である。
【図１５】 従来のＥＳＤ保護素子の例を説明する図で、（ａ）、（ｂ）は、等価回路図で、（ｃ）一般的なＥＳＤ保護素子の断面図である。
【図１６】 トリガ素子のＩ−Ｖ特性図である。
【図１７】 従来のＥＳＤ保護素子の平面図で、（ａ）は、トリガ型のＥＳＤ保護素子で、（ｂ）は、ＨＨＩ−ＳＣＲの平面図である。
【図１８】 本発明の第１の実施形態のＥＳＤ保護素子の動作と図１５のＧＧＳＣＲの動作をより具体的に説明するための図で、（ａ）及び（ｂ）はそれぞれのＥＳＤ保護素子にサージ電流が印加されたとき、最初に流れる第１電流と、ＰＮ接合ダイオードがオンしたときに流れる第２電流の経路を、図１及び図１５（ａ）の模式的な平面図に模式的に追記した図である。
【図１９】 本発明のＥＳＤ保護素子の第９の実施形態の平面外形形状を示す模式的な平面図である。
【図２０】 本発明のＥＳＤ保護素子の第９の実施形態の電流経路を説明する平面図である。
【図２１】 本発明のＥＳＤ保護素子の第９の実施形態の第１の変形の平面外形形状を示す模式的な平面図である。
【図２２】 本発明のＥＳＤ保護素子の第９の実施形態の第２の変形の平面外形形状を示す模式的な平面図である。
【図２３】 本発明のＥＳＤ保護素子の第９の実施形態の第３の変形の平面外形形状を示す模式的な平面図である。
【図２４】 本発明のＥＳＤ保護素子の第１０の実施形態の平面外形形状を示す模式的な平面図である。
【図２５】 本発明のＥＳＤ保護素子の電流経路を説明する平面図である。
【図２６】 本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形の平面外形形状を示す模式的な平面図である。
【図２７】 本発明のＥＳＤ保護素子の模式的な平面図で、（ａ）は、第１０の実施形態の第２の変形の平面外形形状を示す模式的な平面図で、（ｂ）は、第１０の実施形態の第３の変形の平面外形形状を示す模式的な平面図である。
【図２８】 本発明のＥＳＤ保護素子の第１１の実施形態の平面外形形状を示す模式的な平面図である。
【図２９】 本発明のＥＳＤ保護素子の第１２の実施形態の平面外形形状を示す模式的な平面図である。
【符号の説明】
１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，５０１５，６０１６，１７，１８，１９，２０ ＥＳＤ保護素子
１５ 第１トリガ素子
１６ 第２トリガ素子
２１ 第１境界辺
２２ 第２境界辺
２３ 第３境界辺
２４ 第４境界辺
２５ 第５境界辺
２６ 第６境界辺
３０ Ｐ＋基板
３１ Ｐ型エピタキシャル層
３３ 分離領域
３５ 基板領域
４０ 直線辺
４１ 第１凹凸辺
４２ 第２凹凸辺
４５ 接続配線
４７ 第３凹凸辺
４８ 第４凹凸辺
５０ ＮＭＯＳ
５２ ゲート領域
５２ａ ゲート絶縁膜
５２ｂ ゲート電極
６１ 縦型ＰＮＰＴｒ
６３ 横型ＮＰＮＴｒ
７０ａ，７０ｂ，７０ｃ，７０ｄ 第１空白部
７５ 第２空白部
８０，８２ａ，８２ｂ 第１凹部
８１，８３ａ，８３ｂ 第２凹部
９０ａ，９０ｂ 重なり部
９３ Ｎ−Ｎ重なり部
１０１，２１０１ 第１Ｐウェル領域
１０２ 第２Ｐウェル
１０３ 第３Ｐウェル領域
１０４ 第４Ｐウェル
１２１，１２１ａ，１２１ｂ，１２１ｃ 第１Ｐ拡散領域
１２２，１２４，１２６，２２２，２２４ コンタクト孔
１２３，２１２３ 第２Ｐ拡散領域
１２５，１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，２１２５ 第３Ｐ拡散領域
１２７ 第４Ｐ拡散領域
１２９ａ，１２９ｂ 第５Ｐ拡散領域
１３１ 第６Ｐ拡散領域
２０１ 第１Ｎウェル
２０２ 第２Ｎウェル
２０３，２０３ａ，２０３ｂ 第３Ｎウェル
２０４ 第４Ｎウェル
２０５ 第５Ｎウェル
２０６ 第６Ｎウェル
２０７ 第７Ｎウェル
２０８ 第８Ｎウェル
２０９ 第９Ｎウェル
２１０ 第１０Ｎウェル
２２１，２２１ａ，２２１ｂ，２２２１ 第１Ｎ拡散領域
２２３，２２３ａ，２２３ｂ，２２３ｃ，２２２３ 第２Ｎ拡散領域
２２５ 第３Ｎ拡散領域
２２７ 第４Ｎ拡散領域
２２９ 第５Ｎ拡散領域
２３１ 第６Ｎ拡散領域
【発明の属する技術分野】
本発明は半導体装置（以下、ＬＳＩとする）の静電気放電保護素子に関し、特にＬＳＩチップの中に形成されて、ＬＳＩ中の各回路素子を静電気放電から保護する際にＳＣＲ型動作を用いた静電気放電保護素子に関する。
【０００２】
【従来の技術】
ＬＳＩが、複雑、高密度になってくると、その製造工程中、組み立て工程中等では、静電気放電（ＥＳＤ : Electrostatic Discharge）で、破壊し易くなる。その対策として、ＬＳＩチップの中に、静電気を効率的に且つ安全な経路で放電させて回路素子を保護する、オンチップの静電気放電保護素子（以下、ＥＳＤ保護素子とする）が用いられてきた。
【０００３】
当初は、人体帯電モデル（ＨＢＭ：Human Body Model）に代表されるような、外部物体からＬＳＩに電荷が流入することによる破壊メカニズムを想定してＬＳＩの静電気耐量を評価する試験がおこなわれてきたが、実際のＬＳＩの不良の詳細な解析から、静電気放電によるＬＳＩの破壊メカニズムはＬＳＩに蓄積された、或いは静電誘導された電荷が外部金属物体へ放電する現象、つまりデバイス帯電モデル（ＣＤＭ：Charged Device Model）により説明されており、それに対応する試験によってＥＳＤ保護素子の静電気耐量が評価され、指標とされるようになってきた。
【０００４】
ＨＢＭとＣＤＭとで放電の電流波形は非常に大きく異なり、例えば、ＨＢＭでは電流波形の立ち上がりが２〜１０ナノ秒（以下、ｎｓとする）と設定されているのに対し、ＣＤＭでは立ち上がりが数百ピコ秒（以下、ｐｓとする）で、継続時間も１ｎｓ程度の極短時間になっている。即ち、ＥＳＤ保護素子は、非常に広い周波数帯域の放電に対応しなければならないという条件を課されている。
【０００５】
従来、例えばＣＭＯＳＬＳＩのＥＳＤ保護回路には、保護抵抗器及びダイオードが用いられたが、こうした抵抗器及びダイオードは、より低抵抗で電圧クランプ性能の良い、ＭＯＳＦＥＴのスナップバック現象を利用するものや、寄生ＮＰＮバイポーラ接合トランジスタ（以下、ＮＰＮＴｒとする）又は寄生ＰＮＰバイポーラ接合トランジスタ（以下、ＰＮＰＴｒとする）、サイリスタ、又はシリコン制御整流器（Silicon Controlled Rectifier）のようなデバイスに、次第に取って代わられた。
【０００６】
特に、ＣＭＯＳＬＳＩの場合、素子の微細化の進行に伴ってゲート酸化膜が非常に薄くなってきており、ゲート酸化膜の破壊耐電圧も低下しているので、静電気放電に対して極めて鋭敏になっている。つまり、ＥＳＤ保護素子が、低インピーダンスになり始める電圧（トリガ電圧）と、ゲート酸化膜の耐圧の差が小さくなってきているので、多量の放電電流が流れると、ゲート酸化膜に許容以上の圧が印加されて、破壊に至る危険性が高くなってきているということも指摘されている。つまり、ＥＳＤ保護素子に対しては、低いトリガ電圧が要求されているのである。
【０００７】
一方、ＬＳＩの高性能化が進み、ＬＳＩには、高速動作が要求されている。一般的に、高速動作を要求される回路の入力回路は、小さいＲＣ遅延を必要としている。そして、静電気放電または過電圧に対する保護回路を付加すると、寄生容量の増大を招く。
【０００８】
高速動作を要求される回路は、寄生容量の増大を抑制する（付加容量を低くする）必要がある。また、高速動作を可能にするためには、周知の製品で一般に広く用いられている、大きな保護抵抗を用いることはできない。すなわち、高速回路動作の性能を保障するために、保護回路に対する制約が非常に大きい。さらに、製造コストの観点からも、保護素子のチップ占有面積を小さくすることが要求されている。
【０００９】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、シリコン制御整流器（以下、ＳＣＲと略記する）が、広く用いられてきた。
【００１０】
特許文献１には、ＣＭＯＳ集積回路のプロセスで、寄生素子としてのＳＣＲを、ＣＭＯＳ集積回路のＥＳＤ保護素子に用いる事が開示されている。
【００１１】
この特許文献１を元に、ＳＣＲの動作に関して、説明する。図１５（ｃ）に示すように、特許文献１に記載のＳＣＲは、Ｐ型半導体基板１０４４の表面に形成されたＮウエル１０３２と、この中に形成されたＳＣＲのアノードとなるＰ＋型拡散領域１０４８と、Ｎ＋型拡散領域とを有している。入力パッドは，Ｎウエル中のP+型拡散領域、N+型拡散領域に接続される。グラウンドパッドは、カソードに接続されている。
【００１２】
ＳＣＲに接続される、入力パッドに正の電流サージが加わると、１ナノ秒程度の時間で、瞬間的に、Ｎウエルの電位が上昇する。電圧が、Ｎウエル−基板間の耐電圧（通常はその値は、４０〜５０Ｖ）を超えたときに、ＰＮ接合部分が、アバランシェブレイクダウンを起こし、基板や、Ｎウエルに電流が流れ始める。
【００１３】
すなわち、基板電流によって、カソードである、Ｎ＋型拡散領域と、Ｐ型半導体基板と、Ｎ＋型拡散領域とからなる横形ＮＰＮＴｒの、Ｎ＋拡散層領域のＰＮ接合下面付近のＰ型基板の領域の電位（ベース電位）が上昇して、ＮＰＮＴｒが導通する。
【００１４】
同様に、Ｎウエル内に流れた電流によって、ＰＮＰＴｒのベースである、Ｎウェル中のＰ＋Ｎ＋型拡散領域付近の電位（ベース電位）が低下し、Ｐ型拡散層、Ｎウェル、Ｐ型半導体基板らなる縦形ＰＮＰＴｒが導通する。
【００１５】
結局、ＮＰＮＴｒとＰＮＰＴｒは互いに、コレクタ電流を強め合うように、正のフィードバックが動作し、いわゆるＳＣＲ動作の低抵抗状態に入り（ラッチアップという）、電流を流し内部回路を保護することが可能となる。
【００１６】
当初発明されたＳＣＲでは、その保護動作の開始の誘引となるのは、Ｎウエル−基板間の耐電圧を超えた入力信号が入ったときであり、通常はその値は、４０〜５０Ｖと非常に高い。すなわち、ＣＭＯＳ回路では、保護される素子の耐電圧を越えている場合が多く、使用が困難であった。そこで、さまざまな方法で、ＳＣＲを動作させる（トリガする）方式が提案されている。たとえば、特許文献２では、ＭＯＳトランジスタをもちいて、基板やＮウエルに電流を流す方式に関する記載がある。この種のＳＣＲは、低電圧トリガＳＣＲ（ＬＶＳＣＲ）と呼ばれている。
【００１７】
ＳＣＲの特性を図示した図に示すように、低電圧トリガＳＣＲのトリガ電圧は、そのトリガ素子のＭＯＳトランジスタがスナップバックする（寄生バイポーラ動作が始まって、低インピーダンスになる）電圧にまで、低くできている。
【００１８】
ＬＶＳＣＲＳＣＲの保持電圧は、１〜３Ｖ程度である。通常のＭＯＳ型保護素子の保持電圧、４〜６Ｖに比較して低い。また、単位容量で比較すると、ダイナミック抵抗も、他保護素子に比較して、はるかに小さく、その値は、幅５０μｍの通常よく用いられているＳＣＲで、１Ω程度と極めて低い。従って、サージ電流流入時の被保護素子に加わる電圧（クランプ電圧）を低く抑えることができるという特徴を持つ。その結果、入力保護として用いる場合も、保護抵抗を低くすることができるという利点がある。
【００１９】
また、低いクランプ電圧は、消費電力（保護動作時の発熱量）を押さえることができる。ＳＣＲの構造上、素子内部での発熱が、基板内部に広がっているので、温度上昇が、ＭＯＳ型保護素子のように、局所的ではなく、サージ電流流入時に発熱で、自分自身が破壊する可能性も、低いという報告もある。
【００２０】
しかしながら、低電圧トリガＳＣＲでは、特許文献３または、非特許文献１の287頁〜295頁に指摘されているように、ＣＤＭモデルでの破壊のような非常に短時間で放電が完了する場合には、電圧のオーバーシュートが大きく、保護性能を低下させているという指摘が多い。
【００２１】
これは、ＳＣＲがターンオンする前に、トリガ素子であるＮＭＯＳトランジスタがアバランシェ接合降伏状態にさらされる。この際に、ＳＣＲデバイスによるラッチを開始するのに十分な電流が、ＮＭＯＳに流れなければならない。
【００２２】
しかし、ＳＣＲが低抵抗になるまでには，数百ｐｓから数ｎｓ程度の遷移時間がかかる。この遷移時間は、バイポーラＴｒのベース幅やキャリア分布等のパラメータによる。この時に、サージ電流の立ち上がり時間に比較して、その遷移時間が長いと，ＳＣＲがサージ電流を流す能力が十分ではなく、トリガ素子が、ほとんどの電流放電を負担する。しかしながら、トリガ素子は、十分な放電能力を備えていない（インピーダンスが高い）ので、電圧が、オーバーシュートしてしまうことが原因である。
【００２３】
この問題点に関する対策として、基板電流供給位置を再考した素子構造が、非特許文献２の22頁〜31頁に記載されている。
【００２４】
この方法では、図３（ａ）に示すように、ＳＣＲのカソードを、トリガ用の拡散領域を分割した間に置いている。この位置だとＳＣＲ（２）のベースに最も接近させておけるので、効率的に電流を供給できるとの説明がなされている。
【００２５】
ＳＣＲの一般的な課題として、システムレベルでのノイズで、ＳＣＲがラッチアップしてしまう危険性が指摘されている。文献などには、トリガ電流を非常に高くする、高トリガ電流ＳＣＲなどの記載がある。
【００２６】
しかし、ＳＣＲのトリガ電流の大小は、その電流が、アノードやカソードの周囲の電位をどの程度上昇させやすいかという意味なので、トリガ素子の配置などのレイアウトや、トリガ素子近傍の抵抗分布で主に決まってしまう。
【００２７】
一方、実際のシステムレベルのノイズは、さまざまであり、予見できない面もある。が、たとえば、基板に電流が、隣接するＩＯバッファから注入される場合など、あきらかに、トリガ素子が発生させる電流とは経路が異なることを考えても、トリガ電流の大小と、ノイズに対するイミュニティーとは、直接の関係はないといえる。
【００２８】
すなわち、ＳＣＲのトリガ電流を高く設定するという方式のなかで、ＳＣＲのラッチしやすさを、制御している方式ではない方法には、重大な危険性がある。
【００２９】
したがって、もっとも安全な方法は、保持電圧を電源電圧以上に高く設定することである。ＳＣＲの保持電圧は、そのターンオンした領域を外挿すれば、２つのダイオードのＶＦに相当する、１Ｖ程度の電圧になるが、素子の電位は、電流経路の抵抗と、その電流値の積で決まるので、ＳＣＲのラッチ状態を保持できる保持電流を高くすることで、その保持電流での電圧（保持電圧）が所望の値に設定できることになる。
【００３０】
ＳＣＲの等価回路を見ればわかるように、ＳＣＲの構造内部でできている抵抗素子で考えると、基板抵抗や、Ｎウエルの抵抗を小さくするような構造とすることで、保持電流を高くできることがわかる。したがって、バイポーラ素子の特性や、両者の結合状態が決まっていれば（アノード、カソードとＮウエルエッジの配置が決まっていれば）、Ｎウエル抵抗、基板抵抗と、ＳＣＲの保持電圧などの特性の関係が明確に把握して、所望の性能を得るという考えもありうる。
【００３１】
たとえば、シリコン基板の抵抗を非常に低くできるＰｏｎＰ＋基板を用いる場合は、ＥＳＤ保護素子であるＳＣＲでも、たとえば、ＳＣＲのアノード−カソード間距離を長くするなどの方法で、保持電圧の調整が比較的容易である。
【００３２】
これは、基板抵抗が、カソード下部のＰウエルと、Ｐ＋基板間の距離に関係するパラメータでのみ決まっていて、そのほかの要因に対する依存性が小さい。したがって、ＳＣＲの構造を変えることで、基板抵抗の設定が高抵抗基板に比較して、容易であることに起因する。
【００３３】
しかしながら、高抵抗シリコン基板では、ＳＣＲのアノード、カソード周辺の電位は、かなり複雑な状況になってしまう。断面図をみれば明らかなように、横型バイポーラ素子の基板抵抗は、電流が集中する、カソードのＮ＋拡散層のＮウエル側エッジからみると、Ｎ＋拡散層下面のＰウエルや、ＳＴＩ（素子分離領域）を経て、グラウンド電極であるＰ＋拡散層に至るまでの抵抗である。
【００３４】
たとえば、グラウンド電位に接続されているＰ＋拡散層に電流が流れ込む場合には、電流は、通常はカソード側に偏るために、通常の単位面積あたりの抵抗値から単純に抵抗値計算できるわけではない。さらに、素子分離領域の長さが短いので、この抵抗値も、長い距離から求めた、通常用いられる値を用いることは、大きな誤差を含むといえる。さらにまた、基板抵抗では、通常は、ＳＣＲ周囲にラッチアップ防止などのためにＰ＋ガードリングを位置しているということもあり、これらの抵抗を精度よく計算しておくことは容易ではない。
【００３５】
このように、基板抵抗は、電流の、基板深さ方向の不純物濃度分布などを考慮した、２次元的な観点からの考慮が必要であるという点を考慮しなければならない。
【００３６】
また、プロセスや、製造の観点からは、ＳＴＩ深さのばらつきが大きいために、素子分離下部分の抵抗値がウエハ面内でばらつくことがあり、素子設計のマージンを大きくとる必要があるという問題点がある。
【００３７】
さらには、工場間での半導体製造状態の差が生じている可能性もあり、素子の拡散層の配置などの設計レイアウトパターンを、変更する必要がある。この場合には、半導体製造の拡散層形成工程以降に使用される、すべてのレティクルに、修正を施さねばならない必要性が生じることがある。その修正費用の発生や、特性が合わない場合のリワーク費用を考えると、大きな障害となる。
【００３８】
これらの問題を回避するために、外部抵抗を用いてＳＣＲの特性を調整する、特許文献１の従来技術の説明や、特許文献４などにも抵抗素子を用いた保持電圧調整方法などに説明されている方式では、ＳＣＲが構造内部に持っている、基板抵抗、ウエル抵抗を、外部抵抗での特性調整が可能な程度に低くしておく必要がある。
【００３９】
しかし、高抵抗基板での、基板抵抗値は、拡散層の大きさや、その設計上の制約により、通常のレイアウト方法（従来例）では低くできない場合が多い。たとえば、ＳＣＲのカソードのＮ＋拡散層下部分の抵抗値や、素子分離領域などの抵抗値、Ｐ＋拡散層から、ＳＴＩ底面までの抵抗値などを推定して計算すると、ＳＣＲ１μｍあたり、５００Ω程度以下にするのは実際的ではない。
【００４０】
この点に関しては、非特許文献３"の1A.3.1に、対策が提案されている。
【００４１】
その文献によると、基板抵抗や、Ｎウエル抵抗を低く設定するために、図に示すように、アノード・カソードを細かく分割して電流を両側面から取り出すようにして、抵抗値を低くする方法が提案されている。ＳＣＲ周辺のＰ＋拡散層は、ポリシリ抵抗１〜１０Ωを介して、グラウンド電位に接続されており、この抵抗値を調整することで、保持電流を調整できるとしている。ＳＣＲのトリガは、このＰ＋拡散層に接続されたＮ型ＭＯＳトランジスタから供給されている。
【００４２】
【特許文献１】
米国特許５０１２３１７号
【特許文献２】
米国特許第５４６５１８９号
【特許文献３】
特開２００１−０８５５３４号公報
【特許文献４】
米国特許５７４７８３４号
【非特許文献１】
"Breakdown and latent damage of ultra-thin gate oxides under ESD stress conditions", Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 2000(pp287〜pp295)
【非特許文献２】
GGSCRs：GGNMOS triggered Silicon Controlled Rectifiers for ESD Protection in Deep Submicron CMOS Process", Electrical Overstress/Electro static Discharge Symposium Proceedings 2001(pp22〜pp31)
【非特許文献３】
"High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation", Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002(1A.3.1)
【００４３】
【発明が解決しようとする課題】
しかしながら、前述の保持電流制御ＳＣＲであるｇｇＳＣＲでは、カソード分割が１箇所であったが、ＨＨＩ−ＳＣＲでは、基板抵抗を低くするために、多数に分割されている。
【００４４】
ＳＣＲの特性は、基板抵抗、ウエル抵抗のほかにも、アノード−Ｎウエル間距離、カソード−Ｎウエル間距離に依存する。したがって、拡散層を多数に分割することは、拡散層形状が、露光や、加工時に、角部分が丸まってしまい、その形状は、制御しにくいという問題が生じてしまう。
【００４５】
ダイナミック抵抗は、電極間の電流径路の抵抗値なので、その間隔が実効的に広くなることは、当然、ダイナミック抵抗も高くなることを意味する。そのほか、ＳＣＲの動作速度や、保持電圧などの特性は、カソード−Ｎウエル間距離に依存する割合が多いので、カソード分割の問題点が大きい。
したがって、本発明の目的は、トリガ電圧を低くする、トリガを高速に行うなどの、トリガ性能を高くするには、トリガ素子の放電経路の抵抗値を下げることや、ＳＣＲ内部の多数の位置で、トリガ電流を供給するＳＣＲを提供する事にある。
さらに、前述したように、多数分割する場合の問題点を指摘し、その対策として、図に示すように、カソードを、くし状に分割して、その間に、トリガ用Ｐ＋拡散層を挿入する構造のＳＣＲを提供する。また、ＳＣＲを細かく分割して、その間にＰ＋拡散層を挿入して、トリガ電流を供給するＳＣＲも提供する。さらに、上記ＳＣＲに加えて、これらの発明を、保持電流制御ＳＣＲに適用することも、本発明の目的である。
【００４６】
また、基板抵抗や、ウエル抵抗が低くできないという課題もあるが、これは、ＳＣＲの破壊電流は、コンタクトの数に依存し、コンタクトを多数は位置する必要があるので、それが、アノードやカソードの面積を決めているという側面がある。また、基板抵抗は、Ｎ＋拡散層下部分と基板抵抗制御用Ｐ＋拡散層との間の抵抗値なので、Ｎウエル内のアノードや、Ｎウエルコンタクトの配置を、くし型にして、Ｎウエル抵抗を下げる方式のように、さまざまな角度から、これを見直して、基板抵抗、ウエル抵抗を低くするための方法も、本発明の目的である。
【００４７】
【課題を解決するための手段】
そのため、本発明による第１のＥＳＤ保護素子は、表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ導電型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第１Ｎウェルと，第１Ｐウェルの中に配置された第２Ｎ拡散領域並びにいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，第１Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、第２Ｎ拡散領域は第１Ｐ拡散領域と第１Ｎウェルとの間にそれぞれと対向させて配置し、第１Ｎウェルと第１Ｐウェル領域との境界であって第２Ｎ拡散領域と対向する第１境界辺は第１Ｎウェル側に切れ込む第１凹部を有し、第２Ｐ拡散領域は第１Ｎ拡散領域と第１境界辺との間に配置し、第３Ｐ拡散領域は第２Ｎ拡散領域と第１境界辺との間で且つ少なくとも一部が第１凹部の中に入り込むように配置し、第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。
【００４８】
又、本発明による第２のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板と、
前記Ｐ型半導体層に形成されたＰ導電型の第２Ｐウェルと、
前記Ｐ型半導体層に形成され前記第２Ｐウェルと少なくとも第２境界辺で接するＮ導電型の第２Ｎウェルと、
前記第２Ｎウェルの中に配置されたＮ導電型の第１Ｎ拡散領域と、
前記第２Ｎウェルの中の前記第１Ｎ拡散領域と前記第２境界辺との間に配置されたＰ導電型の第２Ｐ拡散領域と、
前記第２境界辺は第２Ｐウェルが第２Ｎウェル領域内に入り込む複数の凹部を有する境界辺であって、それぞれ前記凹部に対応して凹部に一部が入り込むように前記第２Ｐウェルの中に設けられた複数のＰ導電型の第３Ｐ拡散領域と、
前記第２境界辺に設けられた前記複数の凹部のそれぞれの縁との間で前記第２Ｐウェルを挟むように前記第２Ｐウェルに接して前記Ｐ型半導体層に形成され、それぞれ前記第２境界辺に平行な第１の直線上に配置された複数のＰ導電型の第１Ｐ拡散領域と、
前記複数の凹部の縁とそれぞれ対応する前記第１Ｐ拡散領域とにそれぞれ挟まれて前記第 ２Ｐウェルの中に形成され、前記第１の直線と平行な第２の直線上に配置された複数のＮ導電型の第２Ｎ拡散領域とを備え、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域が、第２Ｎ拡散領域の第２Ｎウェルと対向する境界に沿って延在する直線と接する場合を含む重なり部を更に有するのが望ましい。
【００４９】
又、本発明による第３のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の複数の第３Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，各第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、
複数の第３Ｎウェルを第１の直線上に互いに離間して配置し、
第２Ｎ拡散領域を、第３Ｎウェルと第１Ｐ拡散領域との間で複数の第３Ｎウェルのいずれとも離間し且つ対向させて前記第１の直線と平行に配置し、
第１Ｎ拡散領域及び第２Ｐ拡散領域を、それぞれの第３Ｎウェルの中で第２Ｐ拡散領域が第２Ｎ拡散領域に近くなるように第１の直線の方向と直交する方向に並べて配置し、第３Ｐ拡散領域を複数の第３Ｎウェルの間に配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域を、第２Ｐ拡散領域と同時に横断する第１の直線方向の直線が存在するように配置するのが好ましい。
【００５０】
又、本発明による第４のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第２Ｎ拡散領域の中に設けられた第１Ｐウェル領域を露出させる複数の第１空白部と，該第１空白部の中に配置された第３Ｐ拡散領域とを備え、
第４Ｎウェルを第１Ｐ拡散領域と第２Ｎ拡散領域との間にそれぞれと対向させ且つ互いに離間させて配置し、
第１Ｎ拡散領域と第２Ｐ拡散領域を、第１Ｎ拡散領域が第１Ｐ拡散領域側に近く、第２Ｐ拡散領域が第２Ｎ拡散領域側に近くなるように並べて配置し、
第１空白部を、第２Ｎ拡散領域と第１Ｐウェル領域との境界であって第４Ｎウェルと対向する第３境界辺に沿って離間させて配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。このとき、第２Ｎ拡散領域に接続するコンタクト孔を、第１空白部の第３境界辺側の境界を通る第３境界辺と直交する方向の直線に関して第３境界辺側と反対側の領域に形成するのが好ましい。
【００５１】
又、本発明による第５のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第３Ｐウェル領域と，いずれもＮ導電型の第３Ｎ拡散領域及び第４Ｎ拡散領域と，ゲート領域と，第３Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，第３Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第３Ｐウェル領域とＰ型半導体層領域の境界である第４境界辺を跨いで配置された第２Ｎ拡散領域とを備え、
第４Ｎウェルは、第１Ｐ拡散領域と第２Ｎ拡散領域との間でそれぞれと互い対向させ且つ対向する各境界の方向が第４境界辺と平行になるように配置し、
第１Ｎ拡散領域と第２Ｐ拡散領域は、第１Ｎ拡散領域が第１Ｐ拡散領域側に近く第２Ｐ拡散領域が第２Ｎ拡散領域側に近くなるように並べて配置し、
第２Ｎ拡散領域は当該第２Ｎ拡散領域と第３Ｐウェル領域の境界であって第４Ｎウェルに対向する第３境界辺の反対側の境界に、Ｐ型半導体層領域に達する凸部と、第３Ｐウェル領域に達する凹部をそれぞれ複数有し、
第３Ｐ拡散領域は各凹部の第３Ｐウェル領域部に配置し、第３Ｎ拡散領域は第２Ｎ拡散領域の第３境界辺の反対側の境界と対向させて配置し、ゲート領域は第３Ｎ拡散領域の第２Ｎ拡散領域と対向する境界の反対側の境界に接触させて配置し、第４Ｎ拡散領域はゲート領域を介して第３Ｎ拡散領域と対向させ且つゲート領域に接するように配置し、第２Ｎ拡散領域と対向する第３Ｎ拡散領域の境界は凹部を通って第３Ｐ拡散領域に直接的に接する凸部を有し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域とゲート領域に設けられたゲート電極をいずれも低電位側電源に接続し、第２Ｐ拡散領域及び第４Ｐ拡散領域をいずれも所望の外部接続電極に接続した構成を有することを特徴とする。このとき、第３Ｎ拡散領域及び第４Ｎ拡散領域がゲート領域とそれぞれ接する境界は、第４境界辺の方向に沿った直線状であってよい。
【００５２】
【００５３】
又、本発明による第６のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第７Ｎウェルの中に配置された第４Ｐ拡散領域とを備え、
第６Ｎウェルは第１Ｐ拡散領域と第２Ｎ拡散領域の間にそれぞれと対向させて配置し、第１Ｎ拡散領域は第１Ｐ拡散領域と第２Ｐ拡散領域との間にそれぞれと対向させて配置し、第２Ｎ拡散領域は第７Ｎウェルと重なるＮ−Ｎ重なり部を有すると共に該Ｎ−Ｎ重なり部を第４Ｐ拡散領域と対向させて配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第４Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有し、
第２Ｎ拡散領域は第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が第７Ｐウェルと重なるＮ−Ｎ重なり部となっており、
第４Ｐ拡散領域は、第１凹凸辺と対向して配置され、且つ第１凹凸辺と対向する第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、第２Ｎ拡散領域と第４Ｐ拡散領域を第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置したことを特徴とする。
【００５４】
又、本発明による第７のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第７Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
第６Ｎウェルを第１Ｐ拡散領域と第２Ｎ拡散領域の間に配置し、
第１Ｎ拡散領域を第１Ｐ拡散領域と第２Ｐ拡散領域との間にそれぞれと対向させて配置し、
第２Ｎ拡散領域は、第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が第７Ｎウェルと重なるＮ−Ｎ重なり部となっており、
第４Ｐ拡散領域を第１凹凸辺と対向させて配置し、
第１凹凸辺と対向する第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、
第２Ｎ拡散領域と第４Ｐ拡散領域を、第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
第３Ｐ拡散領域を、第１凹凸辺の各凹部の第１Ｐウェル領域の中に配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域と第１Ｐ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、
第３Ｐ拡散領域を外部接続電極に入力端が接続され第１出力端及び第２出力端を有する第２トリガ素子の第１出力端に接続し、第４Ｐ拡散領域を第２出力端に接続した構成を有することを特徴とする。又、各第３Ｐ拡散領域間を接続する接続配線を有してもよい。
【００５５】
又、本発明による第８のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第８Ｎウェル及び第９Ｎウェルと，第１Ｐウェル領域の中に配置されたＮ導電型の第２Ｎ拡散領域と，第８Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，第９Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
第２Ｎ拡散領域を第８Ｎウェルと第９Ｎウェルとの間に配置し、
第８Ｎウェルと対向する第２Ｎ拡散領域の境界が直線状の直線辺であって、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、更に該第１凹凸辺の凸部が第９Ｎウェルと重なるＮ−Ｎ重なり部となっており、
第１Ｎ拡散領域と第２Ｐ拡散領域は互いに対向する境界が凹凸形状を有すると共に一方の凸部が他方の凹部に入り込んで咬合し、
第２Ｐ拡散領域を第１Ｎ拡散領域と第２Ｎ拡散領域との間に互いに離間させて配置し、第４Ｐ拡散領域を第１凹凸辺と対向させて配置し、第１凹凸辺と対向する第４Ｐ拡散領域の境界は櫛歯状の凹凸を有する第２凹凸辺であり、
第２Ｎ拡散領域と第４Ｐ拡散領域を、第１凹凸辺と第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
第１Ｎ拡散領域を高電位側電源に接続し、第２Ｎ拡散領域を低電位側電源に接続し、第２Ｐ拡散領域を所望の外部接続電極に接続し、第４Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする。
【００５６】
又、本発明による第９のＥＳＤ保護素子は、
表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第１０Ｎウェル及び複数の第３Ｎウェルと，第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域、第３Ｐ拡散領域及び第５Ｐ拡散領域並びにいずれもＮ導電型の第２Ｎ拡散領域及び第５Ｎ拡散領域と，第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，第１０Ｎウェルの中に配置されたＰ導電型の第６Ｐ拡散領域及びＮ導電型の第６Ｎ拡散領域を備え、
複数の第３Ｎウェルを直線状に配置し、
互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、複数の第３Ｎウェルの配置方向をＹ方向としたとき、
第１０Ｎウェルは第３Ｎウェルの間に配置し、第２Ｎ拡散領域は第３Ｎウェルと第１Ｐ拡散領域との間で且つ第３ＮウェルとＸ方向に離間させ且つそれぞれと対向させて配置し、第５Ｎ拡散領域は第１０Ｎウェルと第１Ｐ拡散領域との間で且つ第１０ＮウェルとＸ方向に離間させ且つそれぞれと対向させて配置し、第１Ｎ拡散領域及び第２Ｐ拡散領域は各第３Ｎウェルの中で第２Ｐ拡散領域を第２Ｎ拡散領域側にしてＸ方向に並べて配置し、第６Ｎ拡散領域及び第６Ｐ拡散領域は第１０Ｎウェルの中で第６Ｐ拡散領域を第５Ｎ拡散領域側にしてＸ方向に並べて配置し、第３Ｐ拡散領域は各第３Ｎウェルと第１０Ｎウェルとの間にそれぞれ配置し、第５Ｐ拡散領域は第３ＮウェルをＹ方向に挟んで第３Ｐ拡散領域と反対側に配置し、
第１Ｎ拡散領域と第６Ｎ拡散領域を高電位側電源に接続し、第１Ｐ拡散領域及び第２Ｎ拡散領域をいずれも低電位側電源に接続し、第２Ｐ拡散領域及び第６Ｐ拡散領域を所望の外部接続電極に接続し、第３Ｐ拡散領域を外部接続電極に入力端が接続された第１トリガ素子の出力端に接続し、第５Ｎ拡散領域を第５Ｐ拡散領域と接続した構成を有することを特徴とする。このとき、第３Ｐ拡散領域及び第５Ｐ拡散領域を、Ｙ方向の同一直線上に配置するのが好ましい。又、第３Ｐ拡散領域を、各第３Ｐ拡散領域のＸ方向の端部を通る直線をＹ方向に延在させたとき、一方の端部を通る直線が第１０Ｎウェルを横断し、他方の端部を通る直線が各第５Ｎ拡散領域を横断するように配置するのが好ましい。更に、第５Ｐ拡散領域は、第５Ｐ拡散領域のＸ方向の端部を通る直線をＹ方向に延在させたとき、一方の端部を通る直線が第３Ｎウェルを横断し、他方の端部を通る直線が各第２Ｎ拡散領域を横断するように配置するのが望ましい。又、第１Ｐ拡散領域を、Ｘ方向に対向する第２Ｎ拡散領域或いは第５Ｎ拡散領域のＹ方向の中央部に配置することもできる。
【００５７】
又、第１トリガ素子は、ゲート電極を低電位側電源配線に接続し、ソースドレイン路の一端を外部接続電極に接続し、他端を当該第１トリガ素子の出力端とするＮチャネル型電界効果トランジスタとすることができる。
【００５８】
或いは、第１トリガ素子は、ｍ個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを外部接続電極に接続し、最終段のカソードを当該第１トリガ素子の出力端とする第１ダイオード列であってもよい。
【００５９】
又、第２トリガ素子は、（ｍ＋１）個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを外部接続電極に接続し、最終段のカソードとｍ段目のカソードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする第２ダイオード列とすることができる。
【００６０】
或いは、第２トリガ素子は、ＮＭＯＳとＰＮ接合ダイオードを有し、ＮＭＯＳのゲート電極を低電位側電源配線に接続すると共にソースドレイン路を外部接続電極とＰＮ接合ダイオードのアノードの間に接続し、ＰＮ接合ダイオードのカソードとアノードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする構成とすることもできる。
【００６１】
又、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を直接的に接触させて配置してもよい。
【００６２】
逆に、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を互いに離間して配置することもできる。
【００６３】
又、半導体基板は、比抵抗が１０Ω・ｃｍ以下のＰ型基板の表面にＰ導電型エピタキシャル層を所定の厚さ堆積したものとすることができる。
【００６４】
又、本発明のＬＳＩは、上記したＥＳＤ保護素子のいずれかを有することを特徴とする。
【００６５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００６６】
本発明のＥＳＤ保護素子は、保護動作時にＳＣＲ動作を生じるＳＣＲ型ＥＳＤ保護素子であって、特にＳＣＲ動作を生じさせるためにトリガ電流を供給する型のＳＣＲで、トリガ電流の供給部位の配置、供給方法を工夫することで、ＳＣＲ動作の開始にトリガ電流をより効率的に作用させ、ＳＣＲ動作の開始を高速化すると共に電圧のオーバーシュートを抑制している。
【００６７】
図１は、本発明のＥＳＤ保護素子の第１の実施形態の平面外形形状を示す模式的な平面図である。又、図２は図１の断面を示す図で、（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１線と，Ａ２−Ａ２線での断面を模式的に示す断面図であり、（ｃ）はこのＥＳＤ保護素子の動作を説明するために（ａ）の図に等価的なトランジスタ及び抵抗素子を追記した図である。尚、図２の断面図では、煩瑣を避けて分かり易くするため、本発明の本質的な構成要素でないコンタクト孔の記載は省略してある。又、以下の説明において同じ参照符号のウェル、ウェル領域、拡散領域の導電型は、同じ導電型とする。
【００６８】
図１及び図２を参照すると、本実施形態のＥＳＤ保護素子１は、半導体基板であるＰ＋シリコン基板（以下、単にＰ＋基板とする）３０の表面に所定の厚さ堆積されたＰ導電型の半導体層であるＰ型シリコンエピタキシャル層（以下、単にＰ型エピタキシャル層とする）３１に形成されている。具体的には、Ｐ導電型の第１Ｐウェル領域１０１と，周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたＮ導電型の第１Ｎウェル２０１と，第１Ｐウェル領域１０１の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域１２１ａ，１２１ｂ及び第３Ｐ拡散領域１２５並びにＮ導電型の第２Ｎ拡散領域２２３と，第１Ｎウェル２０１の中に配置されたＰ導電型の第２Ｐ拡散領域１２３及びＮ導電型の第１Ｎ拡散領域２２１を備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ、第３Ｐ拡散領域１２５、第１Ｎ拡散領域２２１及び第２Ｎ拡散領域２２３の外形形状は矩形状であり、第１Ｎウェル２０１及び第２Ｐ拡散領域１２３の外形形状はいずれも略矩形状である。
【００６９】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１Ｐ拡散領域１２１ａ，１２１ｂが配置されている方向をＹ方向としたとき、第２Ｎ拡散領域２２３は、第１Ｎウェル２０１と第１Ｐ拡散領域１２１ａ，１２１ｂとの間にそれぞれと離間し且つＸ方向に対向させて配置してある。このとき、第１Ｐ拡散領域１２１ａ，１２１ｂは、第２Ｎ拡散領域２２３のＹ方向の境界の両端部とそれぞれ対向させて配置してある。又、第１Ｎウェル２０１と第１Ｐウェル領域１０１との境界であって第２Ｎ拡散領域２２３と対向する第１境界辺２１は、当該第１Ｎウェル２０１の中に切れ込むＸ方向の第１凹部８０を有している。尚、第１Ｎウェル２０１の他の境界は全て直線状である。又、第１Ｎウェル２０１の中に配置された第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第１境界辺２１との間にいずれとも離間し且つ対向させて配置してあり、第２Ｐ拡散領域１２３と第２Ｎウェル２０２との境界であって第１境界辺２１と対向する境界は第１境界辺２１と平行で、第１凹部８０に沿った第２凹部８１を有している。又、第１境界辺２１と対向する第２Ｐ拡散領域１２３の境界と第１境界辺２１との平行部の間隔は一定になっている。尚、第２Ｐ拡散領域１２３においても第１Ｎ拡散領域２２１と対向する境界を含む他の境界は全て直線状である。
【００７０】
第３Ｐ拡散領域１２５は、第２Ｎ拡散領域２２３と第１境界辺２１との間で、いずれとも離間すると共に少なくともその一部が第１凹部８０の中に入り込み且つ互い対向する境界が平行になるように配置してある。図１では、第３Ｐ拡散領域１２５は略全体が第１凹部８０の中に入っており、且つ第２Ｐ拡散領域１２３と第３Ｐ拡散領域１２５とを同時に横断するＹ方向の直線Ｐ１が存在する位置になっている。又、第１Ｎ拡散領域２２１、第２Ｐ拡散領域１２３及び第２Ｎ拡散領域２２３の各Ｙ方向のサイズは、略等しくなっている。
【００７１】
上記構成及び配置で、第１Ｎ拡散領域２２１はこのＥＳＤ保護素子１が搭載されたＬＳＩの図示されていない高電位側電源配線（以下、ＶＤＤ配線とする）に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ及び第２Ｎ拡散領域２２３はいずれもこのＥＳＤ保護素子１が搭載されたＬＳＩの図示されていない低電位側電源配線（以下、ＧＮＤ配線とする）に接続し、第２Ｐ拡散領域１２３は被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５は図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、各拡散領域における配線の接続はそれぞれの領域において小さいコンタクト孔１２２，１２４，１２６，２２２，２２４等をそれぞれ多数設けこれらを介して接続するマルチコンタクト方式による。尚、以下では他の実施形態も含めてコンタクト孔の図示、説明は適宜省略するが、各拡散領域への配線の接続は同様の方式によるものとする。
【００７２】
次に、本実施形態のＥＳＤ保護素子１を接続した外部接続電極にサージ電流が印加されたときの、ＥＳＤ保護素子１の保護動作について説明する。本実施形態のＥＳＤ保護素子１は、上記配置により、第２Ｐ拡散領域１２３，第１Ｎウェル２０１及びＰ＋基板３０で構成される縦型ＰＮＰＴｒ６１と、第２Ｎ拡散領域２２３，Ｐ＋基板３０及び第１Ｎウェル２０１で構成される横型ＮＰＮＴｒ６３とが互いに入れ子の状態に接続、構成されていることになる。従って、Ｐ＋基板３０を介して第２Ｎ拡散領域２２３に電流が流れると、これが横型ＮＰＮＴｒ６３のベース電流となって横型ＮＰＮＴｒ６３がオンしコレクタ電流が流れる。横型ＮＰＮＴｒ６３のコレクタ電流が流れると第１Ｎウェル２０１の電位を押し下げるので第２Ｐ拡散領域１２３と第１Ｎウェル２０１のＰＮ接合が順バイアスされて、縦型ＰＮＰＴｒ６１のベース電流が流れ始め、縦型ＰＮＰＴｒ６１がオンして縦型ＰＮＰＴｒ６１のコレクタ電流が流れる。縦型ＰＮＰＴｒ６１のコレクタ電流は横型ＮＰＮＴｒ６３のベース電流になっているので、横型ＮＰＮＴｒ６３のコレクタ電流が増加する。横型ＮＰＮＴｒ６３のコレクタ電流が増加すると第１Ｎウェル２０１の電位を更に押し下げるので縦型ＰＮＰＴｒ６１のベース電流が増加する。このように、縦型ＰＮＰＴｒ６１と横型ＮＰＮＴｒ６３の間に正の帰還がかかってラッチ状態を生じさせ、第２Ｐ拡散領域１２３と第２Ｎ拡散領域２２３との間に低抵抗の電流経路が形成される。即ち、第２Ｐ拡散領域１２３と第２Ｎ拡散領域２２３を、それぞれアノードとカソードとするＳＣＲ動作を行う。
【００７３】
本実施形態のＥＳＤ保護素子１では、第１Ｎウェル２０１が第２Ｎ拡散領域２２３と対向する第１境界辺２１の略中央部に第１Ｎウェル２０１側に切れ込む第１凹部８０が設けられ、サージ電流が印加されたときトリガ素子から出力されるトリガ電流を入力するトリガタップ電極となる第３Ｐ拡散領域１２５をこの第１凹部８０に入り込むように配置しているので、この第３Ｐ拡散領域１２５周辺の電位の関係から、その電流はカソードとなる第２Ｎ拡散領域２２３に向かって流れて、第２Ｎ拡散領域２２３側に広がり、図示されていないＧＮＤ配線に接続された第１Ｐ拡散領域１２１ａ，１２１ｂへ流れ込むので、第２Ｎ拡散領域２２３近傍の第１Ｐウェル領域１０１の電位を効率的に上昇させることができる。つまり、電位上昇が必要な横型ＮＰＮＴｒ６３のベース領域である第２Ｎ拡散領域２２３と第１Ｎウェル２０１との間の第１Ｐウェ領域１０１の側面にトリガ電流を直接供給しており、少ないトリガ電流でもその領域近傍では電流密度が高く、効率的に電位を上昇させることができるので、迅速にＳＣＲ動作を生じさせることができ、オーバーシュート電圧を抑制することができる。
【００７４】
ここで、ＥＳＤ保護素子１の動作と図１５のＧＧＳＣＲの動作を対比してみる。図１８は、ＥＳＤ保護素子１の動作と図１５のＧＧＳＣＲの動作をより具体的に説明するための図で、（ａ）及び（ｂ）はそれぞれのＥＳＤ保護素子にサージ電流が印加されたとき、最初にトリガタップである第３Ｐ拡散領域１２５或いはＰ＋拡散領域１１２５から図示されていないＧＮＤ配線に接続された第１Ｐ拡散領域１２１ａ，１２１ｂ或いはＰ＋拡散領域１１２１に向かって流れる第１電流と、第１Ｐウェル領域１０１或いはＰウェル１１０１とＳＣＲ動作時にカソードとなる第２Ｎ拡散領域２２３或いはＮ＋拡散領域１２２３からなるＰＮ接合ダイオードがオンしたときに流れる第２電流の経路を、図１及び図１５（ａ）の模式的な平面図に模式的に追記した図である。以下、図１８を参照して説明する。ＥＳＤ保護素子１では、第１電流が図１８（ａ）に示すように広がるので、Ｄ１部の（底面のＰＮ接合）近傍の電位を効率よく上昇させることができる。一方、ＧＧＳＣＲの場合には、トリガタップとなるＰ＋拡散領域１１２５が、カソードとなるＮ＋拡散領域１２２３の横に配置されているので、第１電流は図１８（ｂ）に示すように流れ、Ｄ２部の（底面のＰＮ接合）近傍の電位を上昇させるのは、ＥＳＤ保護素子１のＤ１部の電位を上昇させる場合に比べて非常に難しいことが分かる。
【００７５】
又、ＥＳＤ保護素子１では、第１トリガ素子にトリガ電流を多く供給できるような素子を用いるとより均一にトリガがかかり、より迅速にＳＣＲ動作を生じさせると共にオーバーシュート電圧も抑制できる。
【００７６】
尚、本実施形態の第１Ｐ拡散領域１２１ａ，１２１ｂの位置は、上記説明に限定されるものでなく、Ｘ方向が第２Ｎ拡散領域２２３に関して第３Ｐ拡散領域１２５と反対側であれば、Ｙ方向の位置については第２Ｎ拡散領域２２３と対向していればよく、製造プロセスや使用する基板により適切なＹ方向の位置を適宜選択できる。
【００７７】
次に、本発明のＥＳＤ保護素子の第２の実施形態について説明する。図３は、本発明のＥＳＤ保護素子の第２の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図３を参照すると、本実施形態のＥＳＤ保護素子２は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第２Ｐウェル１０２と、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃと、第２Ｐ拡散領域１２３と、第３Ｐ拡散領域１２５ａ，１２５ｂと、第２Ｎウェル２０２と、第１Ｎ拡散領域２２１と、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第３Ｐ拡散領域１２５ａ，１２５ｂ、第１Ｎ拡散領域２２１及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの外形形状は矩形状であり、第２Ｐウェル１０２，第２Ｐ拡散領域１２３及び第２Ｎウェル２０２の外形形状はいずれも略矩形状である。
【００７８】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃは、第２Ｐウェル１０２の外のＰ導電型の基板領域３５に第２Ｐウェル１０２と直接的に接して配置され、第３Ｐ拡散領域１２５ａ，１２５ｂ、及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第２Ｐウェル１０２の中に配置されている。又、第２Ｎウェル２０２は、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃが接する境界と反対側の境界で第２Ｐウェル１０２と直接的に接して配置され、第２Ｎウェル２０２の中に第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１が配置されている。尚、図３ではｋ＝２に相当する例を示しており、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃは、仮想的な第１の直線Ｑ１上にそれぞれの一つの境界が第１の直線Ｑ１と平行になるように離間して配置され、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第１の直線Ｑ１と平行な仮想的な第２の直線Ｑ２上にそれぞれの一つの境界が第２の直線Ｑ２と平行になるように離間して配置され、第３Ｐ拡散領域１２５ａ，１２５ｂも互いに離間して配置されている。
【００７９】
互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１の直線Ｑ１及び第２の直線Ｑ２の方向をＹ方向としたとき、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは第２Ｎウェル２０２と第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃによりＸ方向から挟まれるように且ついずれとも離間して配置されている。第２Ｐウェル１０２と第２Ｎウェル２０２とが接する境界である第２境界辺２２は、第２Ｎウェル２０２側に切れ込むＸ方向の第１凹部８２ａ及び第１凹部８２ｂを有している。尚、第２Ｎウェル２０２の第２境界辺２２を除く他の境界は全て直線状である。
【００８０】
第３Ｐ拡散領域１２５ａ，１２５ｂは、それぞれ第１凹部８２ａ，８２ｂに対応させて配置される。具体的には、少なくともそれぞれの一部が対応する第１凹部８２ａ，８２ｂの中に入り込むように且つ第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの第２境界辺２２と対向する境界に沿ったＹ方向の直線Ｐ３と、接する場合を含む重なり部９０ａ及び重なり部９０ｂ有するように配置されている。
【００８１】
第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第２境界辺２２との間にいずれとも離間して配置され、第２Ｐ拡散領域１２３と第２Ｎウェル２０２との境界であって第２境界辺２２と対向する境界は第２境界辺２２と平行で、第１凹部８２ａに沿った第２凹部８３ａ及び第１凹部８２ｂに沿った第２凹部８３ｂを有している。第２境界辺２２と対向する第２Ｐ拡散領域１２３の境界と第２境界辺２２との平行部の間隔は一定になっている。尚、第２Ｐ拡散領域１２３においても第１Ｎ拡散領域２２１と対向する境界を含む他の境界は全て直線状である。
【００８２】
３箇所の第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃは、それぞれが第２境界辺２２の第２Ｎウェル２０２が凸部になっている部位と第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃとの間で且つ、第２Ｎ拡散領域２２３ａには第１Ｐ拡散領域１２１ａが、２Ｎ拡散領域２２３ｂには第１Ｐ拡散領域１２１ｂが、２Ｎ拡散領域２２３ｃには第１Ｐ拡散領域１２１ｃが、それぞれ対応するように配置されている。
【００８３】
又、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子２が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ及び第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃをいずれもこのＥＳＤ保護素子２が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂを図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子２においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００８４】
本実施形態のＥＳＤ保護素子２では、図３に示すように、第２Ｎウェル２０２の第２境界辺２２と第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとの間の第１Ｐウェル領域１０１部分を横切るようにトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａ，１２５ｂを配置、言い換えると第３Ｐ拡散領域１２５ａ，１２５ｂの一部が第１凹部８２ａ，８２ｂに入り込むと共に直線Ｐ３との重なり部９０ａ，９０ｂも有するように配置したので、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃ，Ｐ＋基板３０及び第２Ｎウェル２０２で構成される横型ＮＰＮＴｒのベースを、横切る形になり、横型ＮＰＮＴｒをより早くオンさせることができる。又、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃを第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃとＸ方向から対向しながら第３Ｐ拡散領域１２５ａ，１２５ｂからできるだけ遠い位置に配置することで、トリガ電流がＳＣＲ動作時のカソードとなる第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃの底面全面に広がるようにでき、第２Ｎ拡散領域２２３ａ，２２３ｂ，２２３ｃそれぞれの底面のＰＮ接合近傍の電位を均一に上昇させることができるので、保護動作時にＥＳＤ保護素子２全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００８５】
次に、本発明のＥＳＤ保護素子の第３の実施形態について説明する。図４は、本発明のＥＳＤ保護素子の第３の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図４を参照すると、本実施形態のＥＳＤ保護素子３は、Ｐ型エピタキシャル層３１にそれぞれ形成された、第１Ｐウェル領域１０１と、第１Ｐ拡散領域１２１ａ，１２１ｂと、第２Ｐ拡散領域１２３ａ，１１２３ｂと、第３Ｐ拡散領域１２５と、それぞれが周囲を第１Ｐウェル領域１０１により囲繞されＮ導電型の２つの第３Ｎウェル２０３ａ，２０３ｂと、第１Ｎ拡散領域２２１ａ，２２１ｂと、第２Ｎ拡散領域２２３とを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ、第２Ｐ拡散領域１２３ａ，１２３ｂ、第３Ｐ拡散領域１２５、第３Ｎウェル２０３ａ，２０３ｂ、第１Ｎ拡散領域２２１ａ，２２１ｂ、及び第２Ｎ拡散領域２２３の外形形状はいずれも矩形状である。
【００８６】
第１Ｐ拡散領域１２１ａ，１２１ｂ、第３Ｐ拡散領域１２５及び第２Ｎ拡散領域２２３はいずれも第１Ｐウェル領域１０１の中に配置され、第２Ｐ拡散領域１２３ａ及び第１Ｎ拡散領域２２１ａは第３Ｎウェル２０３ａの中に配置され、第２Ｐ拡散領域１２３ｂ及び第１Ｎ拡散領域２２１ｂは第３Ｎウェル２０３ｂの中に配置されている。又、２つの第３Ｎウェル２０３ａ，２０３ｂは、同一サイズで、仮想的な第１の直線Ｑ３上にそれぞれの一つの境界が第１の直線Ｑ３と平行になるように且つ互いに離間して配置されている。
【００８７】
又、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第１の直線Ｑ３の方向をＹ方向としたとき、第２Ｎ拡散領域２２３は第３Ｎウェル２０３ａ，２０３ｂの双方とＸ方向で対向するように配置される。又、第１Ｐ拡散領域１２１ａ，１２１ｂは、Ｘ方向に関しては第２Ｎ拡散領域２２３を挟んで第３Ｎウェル２０３ａ，２０３ｂと反対側に、且つＹ方向に関して第２Ｎ拡散領域２２３の両外側にそれぞれ一つずつ（図上、第１Ｐ拡散領域１２１ａが第２Ｎ拡散領域２２３よりも上に、又第１Ｐ拡散領域１２１ｂが第２Ｎ拡散領域２２３よりも下に）配置されている。
【００８８】
第３Ｐ拡散領域１２５は、第３Ｎウェル２０３ａと第３Ｎウェル２０３ｂとの間でいずれとも離間し、且つ第２Ｎ拡散領域２２３に近接して配置される。但し、第２Ｎ拡散領域２２３と対向する第３Ｎウェル２０３ａ，２０３ｂの境界に沿う仮想的な線を超えて第２Ｎ拡散領域２２３側に近接することはない。
【００８９】
第１Ｎ拡散領域２２１ａ及び第２Ｐ拡散領域１２３ａは、第３Ｎウェル２０３ａの中で第２Ｐ拡散領域１２３ａが第２Ｎ拡散領域２２３に近くなるようにＸ方向に並べて配置され、第１Ｎ拡散領域２２１ｂ及び第２Ｐ拡散領域１２３ｂは、同様に第３Ｎウェル２０３ｂの中で第２Ｐ拡散領域１２３ｂが第２Ｎ拡散領域２２３に近くなるようにＸ方向に並べて配置されている。
【００９０】
又、第１Ｎ拡散領域２２１ａ，２２１ｂをこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１ａ，１２１ｂ及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３ａ，１２３ｂを被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５を図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子３においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００９１】
本実施形態のＥＳＤ保護素子３では、図４に示すように、第３Ｎウェル２０３ａ，２０３ｂの間にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａを配置し、第１Ｐ拡散領域１２１ａ，１２１ｂをＹ方向に関して第３Ｐ拡散領域１２５からできるだけ遠い第２Ｎ拡散領域２２３よりも外側に配置することで、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル２０３ａ，２０３ｂと第２Ｎ拡散領域２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子３全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００９２】
次に、本発明のＥＳＤ保護素子の第４の実施形態について説明する。図５は、本発明のＥＳＤ保護素子の第４の実施形態を説明するための図で、（ａ）はＥＳＤ保護素子４の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ３−Ａ３線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。図５を参照すると、本実施形態のＥＳＤ保護素子４は、Ｐ型エピタキシャル層３１にそれぞれ形成された、第１Ｐウェル領域１０１と、周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたＮ導電型の第４Ｎウェル２０４と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３と，第４Ｎウェル２０４の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第２Ｎ拡散領域２２３の中に第１Ｐウェル領域１０１のまま残された複数の第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄと，各第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの中にそれぞれ配置された第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄとを備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ、第４Ｎウェル２０４、第１Ｎ拡散領域２２１、第２Ｎ拡散領域２２３及び第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの外形形状はいずれも矩形状である。
【００９３】
第４Ｎウェル２０４は第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３との間にそれぞれと対向し且つ互いに離間して配置されている。又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１が第１Ｐ拡散領域１２１側に近く第２Ｐ拡散領域１２３が第２Ｎ拡散領域２２３側に近くなるように並べて配置されている。
【００９４】
第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄは、第２Ｎ拡散領域２２３と第１Ｐウェル領域１０１との境界であって第４Ｎウェル２０４と対向する第３境界辺２３に沿って直線的に且つ離間して、例えば等間隔で配置される。第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄは、第２Ｎ拡散領域２２３を形成する不純物注入の際に例えばフォトレジスト等でマスクして、第１Ｐウェル領域１０１のまま残された領域となっている。そして、この第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの中に第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄがそれぞれ配置されている。
【００９５】
尚、本実施形態のＥＳＤ保護素子４では、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第３境界辺２３の方向をＹ方向としたとき、第２Ｎ拡散領域２２３のコンタクト孔２２４（図５（ｂ）の断面図では図示を省略）を、第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄの第３境界辺２３側の境界を通るＹ方向の直線Ｐ４に関して第３境界辺２３側と反対側の領域に設けるようにしている。言い換えると、第３境界辺２３と直線Ｐ４との間の領域には、コンタクト孔２２４を配置しないようにしている。
【００９６】
又、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子４が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子４が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄを図示されていない第１トリガ素子の出力端に接続している。又、第１トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子４においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【００９７】
本実施形態のＥＳＤ保護素子４では、図５に示すように、第２Ｎ拡散領域２２３の中の第２Ｐ拡散領域１２３に近い側に第１Ｐウェル領域１０１のまま残された領域となっている第１空白部７０ａ，７０ｂ，７０ｃ，７０ｄを設けてこの中にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄを配置すると共に、第１Ｐ拡散領域１２１を第４Ｎウェル２０４を挟んで第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと反対側に配置したので、保護動作開始時のトリガ電流は第１Ｐウェル領域１０１を経由して第１Ｐ拡散領域１２１に流れるが、ＳＣＲ動作時にカソードとして機能する第２Ｎ拡散領域２２３の底面の電流密度が高くできるので、高速にＳＣＲ動作を開始させて所望の外部接続電極の電圧を低電圧クランプできる。又、第３境界辺２３と直線Ｐ３との間の領域には、コンタクト孔２２４を配置しないようにしたので、ＳＣＲ動作時に部分的な過度の電流集中を抑制できると共に発熱による熱的なダメージも抑制できる。
【００９８】
又、ＳＣＲ動作時にアノードとして機能する第２Ｐ拡散領域１２３等の形状を変えることが無いので、トリガタップ電極となる第３Ｐ拡散領域を数多く配置でき、トリガ素子の電流供給能力を高くできる場合には、より有効である。
【００９９】
尚、ＥＳＤ保護素子が低電圧クランプを目的とする場合、トリガ素子のトリガ電圧を低くすることは言うまでもないが、ＥＳＤ保護素子がＳＣＲ動作を開始して低電圧になるまでは、トリガ素子で電流を放電させるので、トリガ素子の電流吸収能力を高くしておかねばならない。このとき、トリガ素子からの電流はＰ＋基板３０を経由してＧＮＤ配線に接続した第１Ｐ拡散領域１２１から電流を吸収するので、多数の第３Ｐ拡散領域を配置しないと、その部分の電圧上昇が大きくなって、低電圧でクランプできない。つまり、トリガ電流を有効に使うためには、トリガ素子の抵抗を低くするだけでなく、本実施形態のようにトリガタップ電極である第３Ｐ拡散領域を数多く配置するほうがよいことになる。
【０１００】
次に、本発明のＥＳＤ保護素子の第５の実施形態について説明する。図６は、本発明のＥＳＤ保護素子の第５の実施形態を説明するための図で、（ａ）はＥＳＤ保護素子５の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ４−Ａ４線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。図６を参照すると、本実施形態のＥＳＤ保護素子５は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第３Ｐウェル領域１０３と，いずれもＮ導電型の第３Ｎ拡散領域２２５及び第４Ｎ拡散領域２２７と，ゲート領域５２と，第３Ｐウェル領域１０３に周囲を囲繞された第４Ｎウェル２０４と，第３Ｐウェル領域１０３の中に配置された第１Ｐ拡散領域１２１及び第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと，第４Ｎウェル２０４の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第３Ｐウェル領域１０３と基板領域３５の境界である第４境界辺２４を跨いで配置された第２Ｎ拡散領域２２３とを備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ、第４Ｎウェル２０４、第１Ｎ拡散領域２２１、ゲート領域５２及び第４Ｎ拡散領域２２７の外形形状はいずれも矩形状であり、第２Ｎ拡散領域２２３及び第３Ｎ拡散領域２２５は略矩形状でそれぞれの一つの境界に凹凸を有している。
【０１０１】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第４境界辺２４の方向をＹ方向としたとき、第４Ｎウェル２０４は第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３との間にそれぞれとＸ方向に互いに離間して対向し且つそれぞれの対向する境界の方向が第４境界辺２４と平行なＹ方向になるように配置されている。又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１が第１Ｐ拡散領域１２１側に近く第２Ｐ拡散領域１２３が第２Ｎ拡散領域２２３側に近くなるようにＸ方向に並べて配置されている。
【０１０２】
又、第２Ｎ拡散領域２２３は、当該第２Ｎ拡散領域２２３と第３Ｐウェル領域１０３との境界であって第４Ｎウェル２０４に対向する第３境界辺２３の反対側の境界が、基板領域３５に達する凸部と、第３Ｐウェル領域１０３に達する凹部をそれぞれ複数有する凹凸辺となっている。第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄは、第２Ｎ拡散領域２２３の各凹部の第３Ｐウェル領域１０３の部分に配置されている。第３Ｎ拡散領域２２５は第２Ｎ拡散領域２２３の第３境界辺２３の反対側の境界である凹凸辺と対向して配置され、ゲート領域５２は第３Ｎ拡散領域２２５の第２Ｎ拡散領域２２３と対向する境界の反対側の境界に接して配置され、第４Ｎ拡散領域２２７はゲート領域５２を介して第３Ｎ拡散領域２２５と対向し且つゲート領域５２に接するように配置されている。又、第３Ｎ拡散領域２２５の第２Ｎ拡散領域２２３と対向する境界は、第２Ｎ拡散領域２２３の凹凸辺の凹部を通って第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄに直接的に接する凸部を有している。
【０１０３】
上記配置及び構成で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子５が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１，第２Ｎ拡散領域２２３及びゲート領域５２のゲート絶縁膜５２ａ上に設けられたゲート電極５２ｂをいずれもこのＥＳＤ保護素子５が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３及び第４Ｎ拡散領域２２７を被保護素子と接続する外部接続電極（図示せず）に接続している。本実施形態のＥＳＤ保護素子５では、第３Ｎ拡散領域２２５，第４Ｎ拡散領域２２７及びゲート領域５２で構成されるＮＭＯＳ５０がトリガ素子として機能する。ＮＭＯＳ５０は基板領域３５に形成されるので、第３Ｐウェル領域１０３の中に形成されるよりもスナップバックを生じ易く、第４Ｎ拡散領域２２７を接続した外部接続電極にサージ電流が印加されるとトリガ電流が流れ易くなっている。尚、本実施形態のＥＳＤ保護素子５においても、サージ電流が印加され、トリガ電流が流れ始めた後の保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【０１０４】
本実施形態のＥＳＤ保護素子５は、実質的に第４の実施形態のＥＳＤ保護素子４にトリガ素子であるＮＭＯＳ５０を付加した構成であり、その作用効果も第４の実施形態の場合と同様であるので詳細な説明は省略する。但し、本実施形態では、トリガ素子の出力端である第３Ｎ拡散領域２２５と第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄとの接続をそれぞれの拡散領域が直接的に接するように配置・形成しているので、トリガタップ電極とトリガ素子の出力端を接続する配線が不要になり、ＥＳＤ保護素子をより小型にできる。
【０１０５】
又、本実施形態の場合も、少なくとも第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄと第３境界辺２３との間の第２Ｎ拡散領域２２３には、コンタクト孔２２４を配置しないようにすることで、ＳＣＲ動作時に部分的な過度の電流集中を抑制できると共に発熱による熱的なダメージも抑制できる。
【０１０６】
【０１０７】
【０１０８】
【０１０９】
【０１１０】
次に、本発明のＥＳＤ保護素子の第６の実施形態について説明する。図７は、本発明のＥＳＤ保護素子の第６の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図７を参照すると、本実施形態のＥＳＤ保護素子７は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，それぞれの周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたいずれもＮ導電型の第６Ｎウェル２０６及び第７Ｎウェル２０７と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３と，第６Ｎウェル２０６の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第７Ｎウェル２０７の中に配置されたＰ導電型の第４Ｐ拡散領域１２７を備えている。尚、第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第６Ｎウェル２０６及び第７Ｎウェル２０７の外形形状はいずれも矩形状であり、第２Ｎ拡散領域２２３及び第４Ｐ拡散領域１２７の外形形状は略矩形状でいずれも一つの境界辺に凹凸部を有している。
【０１１１】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第６Ｎウェル２０６は、第１Ｐ拡散領域１２１と第２Ｎ拡散領域２２３の間にそれぞれと離間すると共に対向し、且つ互いの対向する境界を平行にして配置してある。又、第１Ｎ拡散領域２２１は第１Ｐ拡散領域１２１と第２Ｐ拡散領域１２３との間にそれぞれと離間すると共に対向し、且つ互いの対向する境界を平行にして配置してある。第２Ｎ拡散領域２２３は、第６Ｎウェル２０６と対向する境界が直線辺４０であり、この直線辺４０と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺４１となっている。そして第１凹凸辺４１の凸部が第７Ｎウェル２０７と重なる複数のＮ−Ｎ重なり部９３となっている。又、第４Ｐ拡散領域１２７は、第１凹凸辺４１と離間すると共に対向して配置され、且つ第１凹凸辺４１と対向する第４Ｐ拡散領域１２７の境界が櫛歯状の凹凸を有する第２凹凸辺４２となっている。第２Ｎ拡散領域２２３と第４Ｐ拡散領域１２７は第１凹凸辺４１と第２凹凸辺４２とが一方の凸部が他方の凹部に入り込んで咬合するように配置してある。尚、第２凹凸辺４２の反対側の第４Ｐ拡散領域１２７の境界は直線状になっている。又、第２Ｎ拡散領域２２３の第１凹凸辺４１の凸部と凸部の間の凹部は、第７Ｎウェル２０７と重なり部を持たないように配置してある。
【０１１２】
又、第１Ｐ拡散領域１２１と第６Ｎウェル２０６が互いに対向するそれぞれの境界の長さは略等しく、第３Ｐ拡散領域１２３と第１Ｎ拡散領域２２１が互いに対向するそれぞれの境界の長さも略等しい。又、第６Ｎウェル２０６と第７Ｎウェル２０７が第２Ｎ拡散領域２２３を介して互いに対向するそれぞれの境界は、第６Ｎウェル２０６の境界の長さが第７Ｎウェル２０７の境界の長さを超えず、第６Ｎウェル２０６と第２Ｎ拡散領域２２３が互いに対向するそれぞれの境界は、第２Ｎ拡散領域２２３の境界の長さが第６Ｎウェル２０６の境界の長さを超えない。
【０１１３】
上記の構成及び配置で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子７が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子７が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第４Ｐ拡散領域１２７を外部接続電極に入力端が接続された第１トリガ素子１５の出力端に接続している。
【０１１４】
次に、本実施形態のＥＳＤ保護素子７を第１トリガ素子１５を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作について説明する。尚、第１トリガ素子１５は、２個のダイオードを順方向に直列接続した構成とする。即ち、第１ダイオードのアノードとカソードを、それぞれ所定の外部接続電極と第２ダイオードのアノードに接続し、第２ダイオードのカソードをＥＳＤ保護素子７の第４Ｐ拡散領域１２７に接続する。ＥＳＤ保護素子７ではトリガタップ電極となる第３Ｐ拡散領域は設けられていないが、第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３でＰＮ接合ダイオードが形成されているので、外部接続電極の電圧が２Ｖを越えたあたりからＥＳＤ保護素子７に電流が流れ始める。このとき、第４Ｐ拡散領域１２７と、第２Ｎ拡散領域２２３及び第７Ｎウェル２０７と、第１Ｐウェル領域１０１及びＰ＋基板３０による寄生ＰＮＰＴｒが構成されて、Ｐ＋基板３０にも電流が流れて電圧が上昇し、ＳＣＲ動作にトリガがかかる。Ｐ＋基板３０に流れる電流は、寄生バイポーラ動作によるもので多くはないが、本実施形態のように第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３を櫛歯状にして咬合させ、これらの拡散領域で形成されるダイオードの接合面積をかなり広くしておけば、十分ＳＣＲをトリガできる。尚、本実施形態ではＳＣＲ動作の開始に先立って、第４Ｐ拡散領域１２７と第２Ｎ拡散領域２２３で形成されるダイオードを導通させる必要があり、第１トリガ素子１５のトリガ電圧の設計には注意が必要である。具体的には、第１トリガ素子１５の導通開始電圧にダイオードの順方向電圧降下分（通常、０．７Ｖ程度）が加わることを考慮しておけばよい。
【０１１５】
本実施形態のＥＳＤ保護素子７は、外部接続電極にサージ電流が印加されて保護動作を開始する際のトリガ信号を第４Ｐ拡散領域１２７に入力するようにしてあるので、トリガ電流の吸収能力を高くすることができ、トリガ電流を有効に用いることができる。特に電源の保護などでは容量の制限が無いので、第４Ｐ拡散領域１２７を大きくしたＥＳＤ保護素子７は有効である。
【０１１６】
次に、本実施形態の変形例について説明する。図８は、この変形例のＥＳＤ保護素子８の平面外形形状を示す模式的な平面図である。このＥＳＤ保護素子８は、第２Ｎ拡散領域２２３の各凹部境界と対向する第７Ｎウェル２０７の境界との間に第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅ及びこれらを共通接続する接続配線４５を更に有している点が、ＥＳＤ保護素子７と異なっている。
【０１１７】
これに伴い、ＥＳＤ保護素子８では、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子８が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第１Ｐ拡散領域１２１及び第２Ｎ拡散領域２２３をいずれもこのＥＳＤ保護素子８が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅを外部接続電極に入力端が接続された第２トリガ素子１６の第１出力端に全て接続し、第４Ｐ拡散領域１２７を第２トリガ素子１６の第２出力端に接続している。第２トリガ素子１６は、例えば第トリガ素子１５に、その出力端にアノードが接続されたダイオードを１個追加し、この追加したダイオードのカソードアノードがそれぞれ第２トリガ素子１６の第１出力端及び第２出力端となっている。この構成により、保護動作時には第３Ｐ拡散領域１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅからもトリガ電流が注入されるので、第２Ｎ拡散領域２２３近傍の第１Ｐウェル領域１０１の電圧が迅速に上昇し、ＳＣＲ動作の開始を更に高速化できる。
【０１１８】
次に、本発明のＥＳＤ保護素子の第７の実施形態について説明する。図９は、本発明のＥＳＤ保護素子の第７の実施形態の平面外形形状を示す模式的な平面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることとし、断面形状の図示は省略する。（必要に応じて図２（ａ），（ｂ）を参照する。）図９を参照すると、本実施形態のＥＳＤ保護素子９は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，それぞれの周囲が第１Ｐウェル領域１０１により直接的に接して囲繞されたいずれもＮ導電型の第８Ｎウェル２０８及び第９Ｎウェル２０９と，第１Ｐウェル領域１０１の中に配置された第２Ｎ拡散領域２２３と，第８Ｎウェル２０８の中に配置された第２Ｐ拡散領域１２３及び第１Ｎ拡散領域２２１と，第９Ｎウェル２０９の中に配置されたＰ導電型の第４Ｐ拡散領域１２７を備えている。尚、第８Ｎウェル２０８及び第９Ｎウェル２０９の外形形状はいずれも矩形状であり、第１Ｎ拡散領域２２１，第２Ｎ拡散領域２２３，第２Ｐ拡散領域１２３及び第４Ｐ拡散領域１２７の外形形状は略矩形状でいずれも一つの境界辺に凹凸部を有している。
【０１１９】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第２Ｎ拡散領域２２３を第８Ｎウェル２０８の第１Ｐウェル領域１０１との境界である第５境界辺２５と第９Ｎウェル２０９の第１Ｐウェル領域１０１との境界である第６境界辺２６との間に、第５境界辺２５と離間させると共に対向させて配置する。又、第５境界辺２５と対向する第２Ｎ拡散領域２２３の境界は直線状の直線辺４０であり、この直線辺４０と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺４１となっている。そして、この第１凹凸辺４１の凸部が第６境界辺２６を横断し、第９Ｎウェル２０９と重なるＮ−Ｎ重なり部となっている。
【０１２０】
又、第４Ｐ拡散領域１２７は第９Ｎウェル２０９の中に第１凹凸辺４１と対向させて配置してある。そして、第１凹凸辺４１と対向する第４Ｐ拡散領域１２７の境界は櫛歯状の凹凸を有する第２凹凸辺４２となっており、その凸部は第６境界辺２６と対向している。第２Ｎ拡散領域２２３と第４Ｐ拡散領域１２７は、互いに離間し且つ第１凹凸辺４１と第２凹凸辺４２とが一方の凸部が他方の凹部に入り込んで咬合するように配置してある。
【０１２１】
又、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３の境界は、互いに対向するそれぞれの境界がいずれも凹凸形状を有する第３凹凸辺４７と第４凹凸辺４８になっている。そして、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３は、互いに離間し且つ第３凹凸辺４７と第４凹凸辺４８の一方の凸部が他方の凹部に入り込んで咬合するように配置してある。尚、第２Ｐ拡散領域１２３は、第１Ｎ拡散領域２２１と第２Ｎ拡散領域２２３との間になるようにしてある。
【０１２２】
上記の構成及び配置で、第１Ｎ拡散領域２２１をこのＥＳＤ保護素子９が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域２２３をこのＥＳＤ保護素子９が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第４Ｐ拡散領域１２７を外部接続電極に入力端が接続された第１トリガ素子１５の出力端に接続している。
【０１２３】
本実施形態のＥＳＤ保護素子９を第１トリガ素子１５を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作は、基本的に第６の実施形態ＥＳＤ保護素子７の場合と同様であるので、詳細な説明は省略する。尚、本実施形態のＥＳＤ保護素子９では、第１Ｎ拡散領域２２１と第２Ｐ拡散領域１２３を、これらが互いに対向するそれぞれの境界を凹凸状にすると共にこれらが互いに咬合するように配置したので、保護動作時即ちＳＣＲ動作時の電流径路のインピーダンスをより低くすることができる或いは、同じインピーダンスであればＥＳＤ保護素子の面積をより小さくすることができる。
【０１２４】
次に、本発明のＥＳＤ保護素子の第８の実施形態について説明する。図１０は、本発明のＥＳＤ保護素子の第８の実施形態を説明するための図で、（ａ）は本実施形態のＥＳＤ保護素子１０の平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ６−Ａ６線での断面を模式的に示す断面図である。尚、本実施形態においても第１の実施形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いる。
【０１２５】
図１０を参照すると、本実施形態のＥＳＤ保護素子１０は、Ｐ型エピタキシャル層３１にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域１０１と，周囲が第１Ｐウェル領域１０１により直接的に接して囲繞された第３Ｎウェル２０３ａ，２０３ｂ及びＮ導電型の第１０Ｎウェル２１０と，第１Ｐウェル領域１０１の中に配置された第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第３Ｐ拡散領域１２５ａ，１２５ｂ、Ｐ導電型の第５Ｐ拡散領域１２９ａ，１２９ｂ、第２Ｎ拡散領域２２３ａ，２２３ｂ及びＮ導電型の第５Ｎ拡散領域２２９と，第３Ｎウェル２０３ａの中に配置された第２Ｐ拡散領域１２３ａ及び第１Ｎ拡散領域２２１ａと，第３Ｎウェル２０３ｂの中に配置された第２Ｐ拡散領域１２３ｂ及び第１Ｎ拡散領域２２１ｂと，第１０Ｎウェル２１０の中に配置されたＰ導電型の第６Ｐ拡散領域１３１及びＮ導電型の第６Ｎ拡散領域２３１とを備えている。尚、第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ、第２Ｐ拡散領域１２３ａ，１２３ｂ、第３Ｐ拡散領域１２５ａ，１２５ｂ、第５Ｐ拡散領域１２９ａ，１２９ｂ、第６Ｐ拡散領域１３１、第１Ｎ拡散領域２２１ａ，２２１ｂ、第２Ｎ拡散領域２２３ａ，２２３ｂ、第５Ｎ拡散領域２２９、第６Ｎ拡散領域２３１、第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０の外形形状はいずれも矩形状である。
【０１２６】
次にこれらの位置関係及び必要に応じて詳細な形状を説明する。先ず、第３Ｎウェル２０３ａ，２０３ｂを、互いに離間させて対向させると共に対向するそれぞれの境界が平行になるように直線状に配置する。又、第１０Ｎウェル２１０は、第３Ｎウェル２０３ａ，２０３ｂの間に、いずれとも離間し且つそれぞれと対向する境界が平行になるように配置する。
【０１２７】
又、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、第３Ｎウェル２０３ａ及び第３Ｎウェル２０３ｂを直線状に配置した方向をＹ方向としたとき、第２Ｎ拡散領域２２３ａ，第１Ｐ拡散領域１２１ａ及び第３Ｎウェル２０３ａをＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べ、第２Ｎ拡散領域２２３ｂ，第１Ｐ拡散領域１２１ｂ及び第３Ｎウェル２０３ｂをＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べ、第５Ｎ拡散領域２２９、第１Ｐ拡散領域１２１ｃ及び第１０Ｎウェル２１０をＸ方向に直線状に互いに離間させ且つ互いに対向する境界が平行になるように並べる。このとき、第２Ｎ拡散領域２２３ａが第３Ｎウェル２０３ａと第１Ｐ拡散領域１２１ａとの間に、第２Ｎ拡散領域２２３ｂが第３Ｎウェル２０３ｂと第１Ｐ拡散領域１２１ｂとの間に、更に第５Ｎ拡散領域２２９が第１０Ｎウェル２１０と第１Ｐ拡散領域１２１ｃとの間にそれぞれ配置される。更に、第２Ｎ拡散領域２２３ａ，２２３ｂ及び第５Ｎ拡散領域２２９とそれぞれ対向する第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０の各境界は、Ｙ方向の仮想的な直線Ｐ５上に全て重なっており、又第３Ｎウェル２０３ａ，２０３ｂ及び第１０Ｎウェル２１０とそれぞれ対向する第２Ｎ拡散領域２２３ａ，２２３ｂ及び第５Ｎ拡散領域２２９の各境界は、Ｙ方向の仮想的な直線Ｐ６上に全て重なっている。即ち、第３Ｎウェル２０３ａと第２Ｎ拡散領域２２３ａとの間隔、第３Ｎウェル２０３ｂと第２Ｎ拡散領域２２３ｂとの間隔及び第１０Ｎウェル２１０と第５Ｎ拡散領域２２９との間隔はいずれも等しくなっている。
【０１２８】
又、第１Ｎ拡散領域２２１ａ及び第２Ｐ拡散領域１２３ａは第３Ｎウェル２０３ａの中で第２Ｐ拡散領域１２３ａを第２Ｎ拡散領域２２３ａ側にして、又第１Ｎ拡散領域２２１ｂ及び第２Ｐ拡散領域１２３ｂは第３Ｎウェル２０３ｂの中で第２Ｐ拡散領域１２３ｂを第２Ｎ拡散領域２２３ｂ側にして、更に第６Ｎ拡散領域２３１及び第６Ｐ拡散領域１３１は第１０Ｎウェル２１０の中で第６Ｐ拡散領域１３１を第５Ｎ拡散領域２２９側にして、いずれもＸ方向に並べて配置してある。尚、第１０Ｎウェル２１０のサイズは、第３Ｎウェル２０３ａ，２０３ｂに比べて十分小さくなっている。
【０１２９】
第３Ｐ拡散領域１２５ａ，１２５ｂ及び第５Ｐ拡散領域１２９ａ，１２９ｂのＸ方向の位置及びサイズは、Ｙ方向の仮想的な直線Ｐ５及び直線Ｐ６の双方がそれぞれを横断する又はそれぞれの境界と重なるようにしてある。又、Ｙ方向の位置は、第３Ｐ拡散領域１２５ａが第３Ｎウェル２０３ａ及び第２Ｎ拡散領域２２３ａと第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９との間に、又第３Ｐ拡散領域１２５ｂが第３Ｎウェル２０３ｂ及び第２Ｎ拡散領域２２３ｂと第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９との間に、いずれも第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９側に接近させてそれぞれ配置してある。又、第５Ｐ拡散領域１２９ａは、第３Ｎウェル２０３ａ及び第２Ｎ拡散領域２２３ａを挟んで第３Ｐ拡散領域１２５ａと反対側に、更に第５Ｐ拡散領域１２９ｂは、第３Ｎウェル２０３ｂ及び第２Ｎ拡散領域２２３ｂを挟んで第３Ｐ拡散領域１２５ｂと反対側に、それぞれ配置してある。 上記の構成及び配置で、第１Ｎ拡散領域２２１ａ，２２１ｂ及び第６Ｎ拡散領域２３１をこのＥＳＤ保護素子１０が搭載されたＬＳＩの図示されていないＶＤＤ配線に全て接続し、第２Ｎ拡散領域２２３ａ，２２３ｂ及び第１Ｐ拡散領域１２１ａ，１２１ｂ，１２１ｃ，１２１ｄをこのＥＳＤ保護素子１０が搭載されたＬＳＩの図示されていないＧＮＤ配線に全て接続し、第２Ｐ拡散領域１２３ａ，１２３ｂ及び第６Ｐ拡散領域１３１を被保護素子と接続する外部接続電極（図示せず）に全て接続し、第３Ｐ拡散領域１２５ａ，１２５ｂを外部接続電極に入力端が接続された第１トリガ素子（図示せず）の出力端にいずれも接続し、第５Ｎ拡散領域２２９を第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂとそれぞれ接続している。
【０１３０】
次に、本実施形態のＥＳＤ保護素子１０を第１トリガ素子を介して接続した図示されていない外部接続電極にサージ電流が印加されたときの保護動作について説明する。本実施形態のＥＳＤ保護素子１０は、上記説明から分かるとおり、第６Ｐ拡散領域１３１，第１０Ｎウェル２１０，第１Ｐウェル領域１０１及び第５Ｎ拡散領域２２９で構成される小型のＳＣＲ構造と、第２Ｐ拡散領域１２３ａ，第３Ｎウェル２０３ａ，第１Ｐウェル領域１０１及び第２Ｎ拡散領域２２３ａ並びに第２Ｐ拡散領域１２３ｂ，第３Ｎウェル２０３ｂ，第１Ｐウェル領域１０１及び第２Ｎ拡散領域２２３ｂでそれぞれ構成される大型のＳＣＲ構造とを備えた構成となっており、第１トリガ素子として例えばＦＥＴのような電流駆動能力が比較的小さい素子を用いた場合に好適な構成となっている。
【０１３１】
当該外部接続電極にサージ電流が印加されると、先ず第３Ｐ拡散領域１２５ａ，１２５ｂにトリガ電流が注入される。第３Ｐ拡散領域１２５ａ，１２５ｂは小型ＳＣＲ構造の配置してあり、注入されたトリガ電流が第３Ｐ拡散領域１２５ａ，１２５ｂ，第１０Ｎウェル２１０及び第５Ｎ拡散領域２２９で囲まれた第１Ｐウェル領域１０１の電圧を効率よく高くできるので、第６Ｐ拡散領域１３１及び第５Ｎ拡散領域２２９をそれぞれアノード及びカソードとするＳＣＲ動作を高速に開始させる。すると、第５Ｎ拡散領域２２９は第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂと接続してあるので、第５Ｎ拡散領域２２９から第５Ｐ拡散領域１２９ａ及び第５Ｐ拡散領域１２９ｂに十分な電流が高速に注入され始め、大型のＳＣＲ構造部分がＳＣＲ動作を開始する。
【０１３２】
即ち、本実施形態のＥＳＤ保護素子１０は、第１トリガ素子がＦＥＴのような駆動能力の小さい素子であっても、これを１次トリガとして先ず小型のＳＣＲ構造部分に高速でＳＣＲ動作を開始させ、この小型ＳＣＲ構造部分から大型のＳＣＲ構造部分にトリガ電流を供給するようにすれば、小型のＳＣＲ構造でも導通時の抵抗値が低いので、大電流が供給でき、電圧のオーバーシュートを低減できる。
【０１３３】
次に、本発明のＥＳＤ保護素子の製造方法についてＥＳＤ保護素子５を例として簡単に説明する。図１１及び図１２は製造方法を説明するための図で、主要工程における図６のＡ４−Ａ４線に沿った断面を模式的に示す主要工程毎断面図である。尚、ＥＳＤ保護素子５の主要サイズは、第２Ｐ拡散領域１２３及び第２Ｎ拡散領域２２３のＹ方向の幅即ち第３境界辺２３の長さＷ＝６０μｍとし、第２Ｐ拡散領域１２３とＸ方向に対向する第４Ｎウェル２０４の境界との間隔ｄwa＝０．５μｍ、第３境界辺２３とＸ方向に対向する第４Ｎウェル２０４の境界との間隔ｄwc＝０．４μｍとした。但し、図面は分かり易くするため、上記寸法とは関係なく適宜拡大して示してある。 先ず、半導体基板として低抵抗（比抵抗が７Ω・ｃｍ程度）のＰ＋基板３０の表面に厚さ４μｍのＰ型エピタキシャル層３１を堆積した基板を準備する（図１１（ａ））。
【０１３４】
次に、例えばイオン注入技術により第３Ｐウェル領域１０３及び第４Ｎウェル２０４をそれぞれ形成する。第３Ｐウェル領域１０３には例えばボロン（Ｂ）を５×１０18ｃｍ-3程度注入し、第４Ｎウェル２０４には例えばリン（Ｐ）を５×１０18ｃｍ-3程度注入する（図１１（ｂ））。
【０１３５】
次に、例えば浅溝分離技術を用いて所定の素子領域を画定する分離領域３３を形成する（図１１（ｃ））。
【０１３６】
次に、ゲート絶縁膜を成長させ、更にゲート電極となる例えば多結晶シリコン等を堆積してパターニングし、ゲート領域５２を形成する（図１１（ｄ））。
【０１３７】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）５０１等で被覆し、イオン注入技術により例えばＢを１×１０20ｃｍ-3程度注入して第１Ｐ拡散領域１２１、第２Ｐ拡散領域１２３、第３Ｐ拡散領域１２５ｃを含む所定のＰ拡散領域を形成する（図１２（ａ））。
【０１３８】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）５０２等で被覆し、イオン注入技術により例えばＡｓを１×１０20ｃｍ-3程度注入して第１Ｎ拡散領域２２１、第２Ｎ拡散領域２２３、第３Ｎ拡散領域２２５、第４Ｎ拡散領域２２７を含む所定のＮ拡散領域を形成する（図１２（ｂ））。
【０１３９】
以後は、公知の方法により、所定の領域にコンタクト孔を開口し、所定の配線を必要に応じて多層にして形成すればよいので説明は省略する。
【０１４０】
又、トリガ素子は特に限定されないが、図１６に構成例のいくつかを示す。（ａ），（ｂ）は第１トリガ素子の例であり、（ｃ），（ｄ）は第２トリガ素子の例である。ダイオードの数ｋは、トリガ電圧に応じて定めればよい。
【０１４１】
又、本発明のＥＳＤ保護素子と外部接続電極との接続例を図１７に示す。上記各実施形態で説明したＥＳＤ保護素子１，２，３，４，６，７，９，１０は、図１７（ａ）の第１ＥＳＤ保護素子に置き換えた接続構成となり、ＥＳＤ保護素子８は、図１７（ｂ）の第２ＥＳＤ保護素子に置き換えた接続構成となる。又、ＥＳＤ保護素子５は、図１７（ａ）の第１ＥＳＤ保護素子及び第１トリガ素子を置き換えた接続構成となっている。
【０１４２】
次に、本発明のＥＳＤ保護素子の第９の実施形態について説明する。図１９は、本発明のＥＳＤ保護素子の第９の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１１の平面外形形状を示す模式的な平面図である。
【０１４３】
図１９を参照すると、本実施形態のＥＳＤ保護素子１１は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域２１０１と、第２Ｐ拡散領域（アノード電極）２１２３と、第３Ｐ拡散領域（トリガタップ電極）２１２５と、それぞれが周囲を第１Ｐウェル領域２１０１により囲繞されたＮ導電型の第３Ｎウェル２２０１と、第１Ｎ拡散領域２２２１と、第２Ｎ拡散領域（カソード電極）２２２３とを備えている。
【０１４４】
そして、第２Ｐ拡散領域（アノード電極）２１２３、第３Ｐ拡散領域（トリガタップ電極）２１２５、第３Ｎウェル２２０１及び第１Ｎ拡散領域２２２１の外形形状はいずれも矩形状である。第２Ｎ拡散領域（カソード電極）２２２３の外形形状はくし状である。
【０１４５】
第３Ｐ拡散領域２１２５および第２Ｎ拡散領域２２２３は、いずれも第１Ｐウェル領域２１０１の中に配置され、第２Ｐ拡散領域（アノード電極）２１２３及び第１Ｎ拡散領域２２２１は第３Ｎウェル２２０１の中に配置されている。第３Ｐ拡散領域２１２５は、第２Ｎ拡散領域２２２３とは離間しているが、第２Ｎ拡散領域２２２３に近接して配置される。但し、第２Ｎ拡散領域２２２３の側面側に近接することはない。
【０１４６】
第１Ｎ拡散領域２２２１及び第２Ｐ拡散領域２１２３は、第３Ｎウェル２２０１の中で第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２２３に近くなるように、側面同士、Ｘ方向に並べて配置される。同様に、第１Ｎ拡散領域２２２１及び第２Ｐ拡散領域２１２３は、第３Ｎウェル２２０１の中で第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２３に近くなるように、並べられたＸ方向面同士、Ｘ方向に並べて配置されている。
【０１４７】
又、第１Ｎ拡散領域２２２１をこのＥＳＤ保護素子１１が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域２２２３をこのＥＳＤ保護素子３が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域２１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域２１２５をＮ−ＭＯＳトランジスタトリガ素子２２４１の出力端に接続している。又、Ｎ−ＭＯＳトランジスタトリガ素子２２４１の入力端は被保護素子と接続する外部接続電極に接続される。尚、本実施形態のＥＳＤ保護素子１１においても、サージ電流が印加されたときの保護動作は第１の実施形態のＥＳＤ保護素子１と同様であるので、詳細な説明は省略する。
【０１４８】
本実施形態のＥＳＤ保護素子１１では、図１９に示すように、トリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域２１２５が配置される。その結果、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル２２０１と第２Ｎ拡散領域２２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子３全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【０１４９】
尚、本実施の形態においても第１の実施の形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることもできる。ただし、本実施の形態の断面形状は、第１の実施の形態の断面形状と同じなので、図示は省略する（必要に応じて図２（ａ），（ｂ）を参照してもよい）。
【０１５０】
次に、本発明の第９の実施の形態のトリガ素子の配置に関して、説明する。前述の本発明の第６の実施の形態および本発明の第７の実施の形態には、トリガ電流の供給方法に関しての詳細な説明がある。それと同様に、高保持電流制御型ＳＣＲでも、Ｎウエルにトリガ電流を供給する方式を採用している。
【０１５１】
高保持電流制御型ＳＣＲのトリガの位置に関しては、Ｐウエル内にトリガ用電極を形成している。そして、その位置にＭＯＳトランジスタのドレインを接続しており、ＭＯＳトランジスタのソースは、グラウンドにしている。
【０１５２】
高保持電流制御型ＳＣＲでは、外部の抵抗で、保持電流を制御できるようにしている。したがって、トリガ電流を直接、ポリシリ抵抗を介してＰ＋拡散層に供給すると、電流が、ほとんど、ポリシリ抵抗に流れていってしまう。カソード電極とトリガ電極に接する部分との間に形成されるＰＮダイオードがオンするまでの電流量が、さらに必要となってしまう。
【０１５３】
したがって、トリガ電流が必要以上に、高くなってしまう。これは、トリガ用のＮＭＯＳトランジスタのサイズを大きくする必要があり、レイアウト面積の観点から、不利となってしまう。
【０１５４】
そこで、上記の問題点を解決する本発明の第９の実施の形態の第１の変形を提案する。
【０１５５】
図２１を参照すると、本発明の第９の実施の形態の第１の変形１２は、本発明の第９の実施の形態１１と同様に、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域２１０１と、第２Ｐ拡散領域（アノード電極）２１２３と、第３Ｐ拡散領域（トリガタップ電極）２１２５と、それぞれが周囲を第１Ｐウェル領域２１０１により囲繞されたＮ導電型の第３Ｎウェル２２０１と、第１Ｎ拡散領域２２２１と、第２Ｎ拡散領域（カソード電極）２２２３とを備え、第１Ｎ拡散領域２２２１を、少なくとも、Ｎ拡散領域２２２１Ｂと第２のトリガタップ電極としてのＮ拡散領域２１２５Ｂの２つの領域に分ける構成である。
【０１５６】
Ｎ拡散領域２２２１ＢをこのＥＳＤ保護素子１２が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域２１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域２１２５をＮ−ＭＯＳトランジスタトリガ素子２２４１の出力端に接続し、Ｎ拡散領域２１２５Ｂ（第２のトリガタップ電極）を、Ｎ−ＭＯＳトランジスタトリガ素子２２４１の入力端に接続される。
【０１５７】
以上説明したように、この本発明の第９の実施の形態の保護素子１１は、その比抵抗が高いＰ型半導体基板上に形成される場合、適している。
【０１５８】
Ｐ型半導体基板の基板抵抗を制御するための基板抵抗制御用タップ領域としての第３Ｐ拡散領域（トリガタップ電極）２１２５は、ポリシリコン抵抗２２３０を介して、GNDに接続されている。また、ポリシリコン抵抗２２３０は、ＳＣＲホールド電圧を安定に制御するよう働く。そして、本発明の第９の実施の形態でのアノードや、カソード形状は、基板抵抗、ウエル抵抗の観点からは、それらに接する長さ（周囲長）を長く取れるので、抵抗値を低くできる。
【０１５９】
一方、ＨＨＩ−ＳＣＲでは、基板抵抗を下げるのには、カソード領域等を細かく分割する必要があった。しかし、アノード領域およびカソード領域を細かく分割するときは、製造の露光工程およびエッチング工程において、それぞれの領域の角が丸くなってしまい、それぞれの領域の形成に問題があった。
【０１６０】
本発明の第９の実施の形態では、配置の上で、より細かく分割することが可能であり、たとえば、拡散層幅をコンタクトが１つおける程度の幅にまで細かく分割できる。
【０１６１】
本発明の第９の実施の形態のＮウエル側の拡散層（本発明の第９の実施の形態中の接続部分（２２６１））はおもに、拡散層の角部分を作らないようにしているだけである。したがって、コンタクトをおく必要はないので、より細くてもよい。
【０１６２】
電流は、シミュレーションにより予測すると、周知の形状のＳＣＲでは、アノード−カソード電極のＮウエル側端部から、０．５μmまでの範囲内に流れている。
【０１６３】
すなわち、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））にも、電流が流れて、コンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））方向へ、拡散層表面のシリサイド層を経由して、電極２２２３に吸収される。
【０１６４】
保持電圧の電圧近傍では、電流分布は、より、基板抵抗の高い位置に集中していると考えられる。基板抵抗が、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））のほうが低いのか、コンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））のほうが低いのかは、これら拡散層の形状によってしまう。
【０１６５】
アノード・カソード電極と、その抵抗値を決めるＮウエルコンタクト、基板抵抗制御用Ｐ＋拡散層のサイズは、所望の抵抗値をうるために、ある程度自由に変えられる。したがって、コンタクトを形成しない領域（コンタクト非形成接続部分（２２６１））とコンタクトを形成した拡散層（コンタクト形成接続部分（２２６２））との各径路の値が大きく異なってしまうと、保持電流は、その抵抗の高いほうで決まってしまい、レイアウト依存性が強くなり、ＳＣＲ設計が困難になってしまう。
【０１６６】
そこで、本発明の第９の実施の形態の第２の変形では、この点を改善したもので、本発明の第９の実施の形態と異なり、基板、Ｎウエル抵抗制御用電極の位置を互い違いにして、両者の抵抗差を補償して、レイアウト依存性を低減するような構造としている。
【０１６７】
次に、本発明のＥＳＤ保護素子の第９の実施形態の第２の変形について説明する。図２２は、本発明のＥＳＤ保護素子の第９の実施形態の第２の変形を説明するための図で、本実施形態のＥＳＤ保護素子１４の平面外形形状を示す模式的な平面図である。
【０１６８】
図２２を参照すると、本実施形態のＥＳＤ保護素子１３は、Ｐ型基板層（図示せず）にそれぞれ形成された、第２Ｐ拡散領域（アノード電極）３１２３と、第３Ｐ拡散領域（トリガタップ電極）３１２５と、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂと、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル３２０１と、第１Ｎ拡散領域３２２１と、第２Ｎ拡散領域（カソード電極）３２２３とを備えている。
【０１６９】
そして、第３Ｐ拡散領域（トリガタップ電極）３１２５、第３Ｎウェル３２０１及び第１Ｎ拡散領域３２２１の外形形状はいずれも矩形状である。第２Ｎ拡散領域（カソード電極）３２２３、第２Ｐ拡散領域（アノード電極）３１２３、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂの外形形状はくし状である。さらに、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂと第２Ｎ拡散領域（カソード電極）３２２３とは、互いに、凹部と凸部が組み合わさり、くし状に配置されている。同様に、第２Ｐ拡散領域（アノード電極）３１２３と第３Ｐ拡散領域（トリガタップ電極）３１２５とは、互いに、凹部と凸部が組み合わさり、くし状に配置されている。そして、複数個のコンタクトホール３５０１が、第２Ｐ拡散領域（アノード電極）３１２３と第２Ｎ拡散領域（カソード電極）３２２３とに配置されている。
【０１７０】
図２２に示すように、本実施形態のＥＳＤ保護素子１３は、Ｐ＋拡散層（基板電流を制御する制御電極）３１２５Ｂが、ＥＳＤ保護素子１３の最外郭に位置するように配置される。
【０１７１】
本実施形態のＥＳＤ保護素子１３のＳＣＲホール電流は、矢印３２５５Ａで示すように、第２Ｐ拡散領域（アノード電極）３１２３から流れ出し、矢印３２５５Ｂ−１から矢印３２５５Ｃ−１で示す電流と、矢印３２５５Ｂ−２から矢印３２５５Ｃ−２で示す電流に分流して第２Ｎ拡散領域（カソード電極）３２２３に流れる。また、本実施形態のＥＳＤ保護素子１３のＳＣＲ電子電流は、矢印５２５６で示すように、第２Ｐ拡散領域（アノード電極）３１２３から流れ出し、第２Ｎ拡散領域（カソード電極）３２２３に流れる。
【０１７２】
すなわち、矢印３２５５Ｂ−１から矢印３２５５Ｃ−１で示す電流と、矢印３２５５Ｂ−２から矢印３２５５Ｃ−２で示す電流が、半導体基板の中をほぼ均等に流れるように、第２Ｐ拡散領域（アノード電極）３１２３と第２Ｎ拡散領域（カソード電極）３２２３とのくし状部分が、その幅の半分ずらした位置に配置されている。
【０１７３】
尚、本実施の形態においても第１の実施の形態の場合と同様にＰ型エピタキシャル層３１が表面に所定の厚さ堆積されたＰ＋基板３０を用いることもできる。ただし、本実施の形態の断面形状は、第１の実施の形態の断面形状と同じなので、図示は省略する（必要に応じて図２（ａ），（ｂ）を参照してもよい）。
【０１７４】
次に、本発明のＥＳＤ保護素子の第９の実施形態の第４の変形について説明する。図２３は、本発明のＥＳＤ保護素子の第９の実施形態の第４の変形を説明するための図で、本実施形態のＥＳＤ保護素子１５の平面外形形状を示す模式的な平面図である。
【０１７５】
図２３を参照すると、本実施形態のＥＳＤ保護素子１４は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）４１２３と、第３Ｐ拡散領域（トリガタップ電極）４１２５と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル４２０１と、第１Ｎ拡散領域４２２１と、第２Ｎ拡散領域（カソード電極）４２２３とを備えている。
【０１７６】
そして、第３Ｐ拡散領域（トリガタップ電極）４１２５の外形形状は矩形状である。第２Ｎ拡散領域（カソード電極）４２２３、第２Ｐ拡散領域（アノード電極）４１２３、Ｐ＋拡散層（基板電流を制御する制御電極）４１２６の外形形状はくし状である。さらに、第３Ｐ拡散領域（トリガタップ電極）４１２５は、第２Ｎ拡散領域（カソード電極）４２２３の近傍に配置される。
【０１７７】
次に、本発明の第１０の実施の形態について、説明する。本発明の第１０の実施の形態のＳＣＲは、アノードを細かく分割してそれぞれの間に基板抵抗制御用Ｐ＋拡散層を配置する、あるいは、それぞれを囲むように、基板抵抗制御用Ｐ＋拡散層を配置することで、実質的に、基板抵抗を低くする。さらに、本発明の第１０の実施の形態の変形では、ＳＣＲのカソード側とは反対側に、基板抵抗制御用Ｐ＋拡散層を配置することで、実質的に、基板抵抗を低くする。
【０１７８】
次に、本発明のＥＳＤ保護素子の第１０の実施形態について説明する。図２４は、本発明のＥＳＤ保護素子の第１０の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子５０１５の平面外形形状を示す模式的な平面図である。
【０１７９】
図２４を参照すると、本実施形態のＥＳＤ保護素子５０１５は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域５１０１と、第２Ｐ拡散領域（アノード電極）５１２３と、第３Ｐ拡散領域（トリガタップ電極）５１２５と、Ｐ＋拡散層（基板電流を制御する制御電極）５１２５Ｂと、それぞれが周囲を第１Ｐウェル領域５１０１により囲繞されたＮ導電型の第３Ｎウェル５２０１と、第１Ｎ拡散領域５２２１と、第２Ｎ拡散領域（カソード電極）５２２３とを備えている。
【０１８０】
そして、第３Ｎウェル５２０１、第２Ｎ拡散領域（カソード電極）５２２３、第１Ｎ拡散領域５２２１の外形形状はいずれも矩形状である。第２Ｐ拡散領域（アノード電極）５１２３の外形形状は、第１Ｎ拡散領域５２２１に囲まれて、くし状である。
【０１８１】
Ｐ＋拡散層（基板電流を制御する制御電極）５１２５Ｂは、一のＮ導電型の第３Ｎウェル５２０１と他のＮ導電型の第３Ｎウェル５２０１の間に、配置される。その結果、ホール電流として、シリコン基板電流（５５２１、５５２２）が縦型ＰＮＰＴｒからＰ＋拡散層（基板電流を制御する制御電極）５１２５Ｂを通って、流れる。図２５に示すように、基板電流（５３１１、５３１２）にしたがって、ＳＣＲの電流が均一に流域（５３２１，５３２２）を流れる。
【０１８２】
次に、本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形について説明する。図２６は、本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形を説明するための図で、本実施形態のＥＳＤ保護素子６０１６の平面外形形状を示す模式的な平面図である。
【０１８３】
図２６を参照すると、本実施形態の第１の変形のＥＳＤ保護素子６０１６は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）６１２３と、第３Ｐ拡散領域（トリガタップ電極）６１２５Ｃと、Ｐ＋拡散層（（基板電流を制御する制御電極）（６１２５、６１２５Ｂ））と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル６２０１と、第１Ｎ拡散領域６２２１と、第２Ｎ拡散領域（カソード電極）６２２３とを備えている。
【０１８４】
そして、第３Ｐ拡散領域（トリガタップ電極）６１２５Ｃ、第３Ｎウェル６２０１、第１Ｎ拡散領域６２２１（Ｎ−ウエルコンタクト領域）、Ｐ＋拡散層（（基板電流を制御する制御電極）（６１２５、６１２５Ｂ））、第２Ｎ拡散領域（カソード電極）６２２３の外形形状はいずれも矩形状である。
【０１８５】
さらに、Ｐ＋拡散層（基板電流を制御する制御電極）６１２５Ｂは、Ｎ導電型の第３Ｎウェル６２０１の近傍に、配置される。Ｐ＋拡散層（基板電流を制御する制御電極）６１２５は、第２Ｎ拡散領域（カソード電極）６２２３の近傍に、配置される。その結果、シリコン基板電流が第２Ｐ拡散領域（アノード電極）６１２３からＰ＋拡散層（基板電流を制御する制御電極）６１２５Ｂに向かって、流れる。
【０１８６】
次に、本発明のＥＳＤ保護素子の第１０の実施形態の第２の変形が図２７（ａ）に、本発明のＥＳＤ保護素子の第１０の実施形態の第３の変形が図２７（ｂ）にそれぞれ示されている。
【０１８７】
図２７（ａ）に示すように、本実施形態の第２の変形のＥＳＤ保護素子１７は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）７１２３と、第３Ｐ拡散領域（トリガタップ電極）７１２５Ｂと、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５）と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル７２０１と、第１Ｎ拡散領域７２２１と、第２Ｎ拡散領域（カソード電極）７２２３とを備えている。
【０１８８】
本発明のＥＳＤ保護素子の第１０の実施形態の第２の変形では、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５）は、第２Ｎ拡散領域（カソード電極）７２２３の配置された位置とは反対側で、Ｎ導電型の第３Ｎウェル７２０１の近傍に配置される。
【０１８９】
図２７（ｂ）に示すように、本実施形態の第３の変形のＥＳＤ保護素子１８は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第２Ｐ拡散領域（アノード電極）７１２３Ｂと、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル７２０１Ｂと、第１Ｎ拡散領域７２２１Ｂと、第２Ｎ拡散領域（カソード電極）７２２３Ｂと、Ｎ−ウエル基板電位制御用電極（７１５０）とを備えている。
【０１９０】
本発明のＥＳＤ保護素子の第１０の実施形態の第３の変形では、Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）の一部は、第２Ｎ拡散領域（カソード電極）７２２３Ｂの配置された位置とは反対側で、Ｎ導電型の第３Ｎウェル７２０１Ｂの近傍に配置される。Ｐ＋拡散層（基板電流を制御する制御電極）７１２５Ｃ）の他の一部は、第２Ｎ拡散領域（カソード電極）７２２３Ｂと、くし状に形成される。
【０１９１】
本発明の第９の実施の形態や、ＨＨＩ−ＳＣＲでは、カソードの周囲に、基板抵抗制御用Ｐ＋拡散層を配置して、基板抵抗を下げようとしている。
【０１９２】
本発明の第１０の実施の形態では、ＳＣＲの側面に基板抵抗制御用Ｐ＋拡散層を置くことで、縦型バイポーラからの基板電流（ホール電流）をこちらにバイパスさせて、実効的に、カソードから考えた基板抵抗を低くできる効果がある。
【０１９３】
なお、本発明の第１０の実施の形態のトリガ素子は、アノードを分割した中央において、アノードと、基板抵抗制御用Ｐ＋拡散層の距離を最短にするような構造となっている。最初に、Ｎ個の分割されたアノードは、本発明の第９の実施の形態のように接続しておいてもよい。
【０１９４】
また、本発明の第１０の実施の形態の基板抵抗制御用Ｐ＋拡散層は、側面からではなく、図２７（ａ）、（ｂ）に示すように、カソードとは反対側の背面に配置してもよい。
【０１９５】
次に、本発明の第１１の実施の形態について、説明する。本発明の第１１の実施の形態は、アノード電極とＮウエルコンタクト領域を、同じ拡散層で、たてに交互に形成することで、アノード側の抵抗（Ｎウエル抵抗）を低くする。
【０１９６】
図２８は、本発明のＥＳＤ保護素子の第１１の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１９の平面外形形状を示す模式的な平面図である。
【０１９７】
図２８を参照すると、本実施形態のＥＳＤ保護素子１９は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第３Ｐ拡散領域（トリガタップ電極）８１２５Ｂと、Ｐ＋拡散層（（基板電流を制御する制御電極）（８１２５））と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル８２０１と、第１Ｎ拡散領域８２２１と、第２Ｎ拡散領域（カソード電極）８２２３とを備えている。
【０１９８】
そして、本実施形態のＥＳＤ保護素子１９は、イオン注入により、第２Ｐ拡散領域（アノード電極）８１２３と、第１Ｎ拡散領域８２２１（Ｎ−ウエルコンタクト領域）とを形成する。
【０１９９】
さらに、本発明の第１１の実施の形態は、アノード電極８１２３とＮ−ウエルコンタクト領域８２２１を、ＳＴＩ分離しない場合である。本発明の第１１の実施の形態のアノード側のＮウエル電位は、アノードと接続しておく構成である。すなわち、同じ拡散層で、不純物注入領域の形成場所で、Ｎ＋注入層、Ｐ＋注入層を、図２８に示すように分割して配置することで、Ｎウエル抵抗を低くできる。
【０２００】
次に、本発明の第１２の実施の形態について、説明する。本発明の第１２の実施の形態は、アノード、カソード電極とも、コンタクトが形成できる最小限の幅にして、基板抵抗、ウエル抵抗を低くする。
【０２０１】
本発明の第１２の実施の形態のＥＳＤ保護素子２０は、Ｐ型基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域（図示せず）と、第３Ｐ拡散領域（トリガタップ電極、図示せず）と、Ｐ＋拡散層（基板電流を制御する制御電極）９１２５と、それぞれが周囲を第１Ｐウェル領域（図示せず）により囲繞されたＮ導電型の第３Ｎウェル９２０１と、第１Ｎ拡散領域９２２１と、第２Ｐ拡散領域（アノード電極）９３２３と、第２Ｎ拡散領域（カソード電極）９２２３とを備えている。
【０２０２】
本発明のＥＳＤ保護素子の第１２の実施形態では、Ｎ導電型の第３Ｎウェル９２０１は、複数のコンタクトホール（９４０１，９４０２）を有している。また、第２Ｐ拡散領域（アノード電極）９３２３も複数のコンタクトホール（９４０３）を有し、第２Ｎ拡散領域（カソード電極）９２２３も複数のコンタクトホール（９４０３）を有している。
【０２０３】
そして、本発明のＥＳＤ保護素子の第１２の実施形態では、第２Ｐ拡散領域（アノード電極）９３２３の幅９５０２は、１個のコンタクトホール（９４０３）が置ける幅であり、第２Ｎ拡散領域（カソード電極）９２２３の幅９５０２は、１個のコンタクトホール（９４０３）が置ける幅である。
【０２０４】
本発明のＳＣＲは、単位レイアウト面積での破壊電流が非常に高く、素子自身の内部破壊ではなく、配線の溶融であったり、コンタクトの熱的な破壊が、きっかけになったりすることが多い。したがって、十分なコンタクト数を配置しなければならないという考えから、アノードやカソードなどの電極の大きさ（奥行き）は狭くしなかった。
【０２０５】
しかしながら、基板抵抗や、Ｎウエル抵抗の観点から、本発明の第１２の実施の形態では、これら電極は、コンタクトが１つおける最小限の奥行きのサイズに設定した。破壊電流が不足している分、その幅を多く取り、コンタクトの個数を十分な個数とする。
【０２０６】
先に述べたように、電流はアノード−カソード間に偏っているので、あまりにも奥行きを広くすることは得策ではなく、単位付加容量あたりのダイナミック抵抗を下げてしまう恐れもあるので、その点からもこの方式には利点がある。
【０２０７】
なお、本発明の第１２の実施の形態の基板抵抗、Ｎウエル抵抗制御用拡散層とカソードやアノードとの間は、ＳＴＩ分離ではなく、ゲート分離にしておくとさらに抵抗値は低くできる。
【０２０８】
なお、上述した本発明は、上記実施形態の説明に限定されるものでなく、要旨の範囲内において種々変更が可能である。例えば、本発明のＥＳＤ保護素子を接続する外部接続電極としては、信号入力用電極、信号出力用電極或いは電源用電極いずれであってもよい。又、Ｐ＋基板３０の比抵抗、Ｐ型エピタキシャル層の厚さや不純物濃度、各Ｐ拡散領域及びＮ拡散領域の不純物濃度等は、ＬＳＩの特性、適用する製造技術、必要なＥＳＤ耐性等に応じて適宜定めればよい。
【０２０９】
又、上記各実施形態においては、第１Ｎ拡散領域と第２Ｐ拡散領域や第６Ｎ拡散領域と第５Ｐ拡散領域を離間して配置した例で説明したが、これらは互いに対向するそれぞれの境界を直接的に接触させて配置してもよい。
【０２１０】
【発明の効果】
以上説明したように、本発明のＥＳＤ保護素子及びこのＥＳＤ保護素子を有するＬＳＩは、外部接続電極に静電気によるサージ電流が印加されても、極短時間でＥＳＤ保護素子のＳＣＲ動作をターンオンさせ、ＬＳＩ内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることができ、当該外部接続電極の電圧のオーバーシュートをできるだけ抑制してＬＳＩを保護することができるという効果が得られる。
【図面の簡単な説明】
【図１】 本発明のＥＳＤ保護素子の第１の実施形態の平面外形形状を示す模式的な平面図である。
【図２】 図１の断面を示す図で、（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１線と，Ａ２−Ａ２線での断面を模式的に示す断面図であり、（ｃ）はこのＥＳＤ保護素子の動作を説明するために（ａ）の図に等価的なトランジスタ及び抵抗素子を追記した図である。
【図３】 本発明のＥＳＤ保護素子の第２の実施形態の平面外形形状を示す模式的な平面図である。
【図４】 本発明のＥＳＤ保護素子の第３の実施形態の平面外形形状を示す模式的な平面図である。
【図５】 本発明のＥＳＤ保護素子の第４の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ３−Ａ３線での断面を模式的に示す断面図である。
【図６】 本発明のＥＳＤ保護素子の第５の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ４−Ａ４線での断面を模式的に示す断面図である。
【図７】 本発明のＥＳＤ保護素子の第６の実施形態の平面外形形状を示す模式的な平面図である。
【図８】 本発明のＥＳＤ保護素子の第６の実施形態の変形例の平面外形形状を示す模式的な平面図である。
【図９】 本発明のＥＳＤ保護素子の第７の実施形態の平面外形形状を示す模式的な平面図である。
【図１０】 本発明のＥＳＤ保護素子の第８の実施形態を説明するための図で、（ａ）は平面外形形状を示す模式的な平面図であり、（ｂ）は（ａ）のＡ６−Ａ６線での断面を模式的に示す断面図である。
【図１１】 本発明のＥＳＤ保護素子の製造方法を説明するための図である。
【図１２】 本発明のＥＳＤ保護素子の製造方法を説明するための図である。
【図１３】 従来のＳＣＲ型静電保護素子を説明するための図である。
【図１４】 ＥＳＤ保護素子をトリガする基板電流をＭＯＳＦＥＴにより供給する方法の例を説明する図である。
【図１５】 従来のＥＳＤ保護素子の例を説明する図で、（ａ）、（ｂ）は、等価回路図で、（ｃ）一般的なＥＳＤ保護素子の断面図である。
【図１６】 トリガ素子のＩ−Ｖ特性図である。
【図１７】 従来のＥＳＤ保護素子の平面図で、（ａ）は、トリガ型のＥＳＤ保護素子で、（ｂ）は、ＨＨＩ−ＳＣＲの平面図である。
【図１８】 本発明の第１の実施形態のＥＳＤ保護素子の動作と図１５のＧＧＳＣＲの動作をより具体的に説明するための図で、（ａ）及び（ｂ）はそれぞれのＥＳＤ保護素子にサージ電流が印加されたとき、最初に流れる第１電流と、ＰＮ接合ダイオードがオンしたときに流れる第２電流の経路を、図１及び図１５（ａ）の模式的な平面図に模式的に追記した図である。
【図１９】 本発明のＥＳＤ保護素子の第９の実施形態の平面外形形状を示す模式的な平面図である。
【図２０】 本発明のＥＳＤ保護素子の第９の実施形態の電流経路を説明する平面図である。
【図２１】 本発明のＥＳＤ保護素子の第９の実施形態の第１の変形の平面外形形状を示す模式的な平面図である。
【図２２】 本発明のＥＳＤ保護素子の第９の実施形態の第２の変形の平面外形形状を示す模式的な平面図である。
【図２３】 本発明のＥＳＤ保護素子の第９の実施形態の第３の変形の平面外形形状を示す模式的な平面図である。
【図２４】 本発明のＥＳＤ保護素子の第１０の実施形態の平面外形形状を示す模式的な平面図である。
【図２５】 本発明のＥＳＤ保護素子の電流経路を説明する平面図である。
【図２６】 本発明のＥＳＤ保護素子の第１０の実施形態の第１の変形の平面外形形状を示す模式的な平面図である。
【図２７】 本発明のＥＳＤ保護素子の模式的な平面図で、（ａ）は、第１０の実施形態の第２の変形の平面外形形状を示す模式的な平面図で、（ｂ）は、第１０の実施形態の第３の変形の平面外形形状を示す模式的な平面図である。
【図２８】 本発明のＥＳＤ保護素子の第１１の実施形態の平面外形形状を示す模式的な平面図である。
【図２９】 本発明のＥＳＤ保護素子の第１２の実施形態の平面外形形状を示す模式的な平面図である。
【符号の説明】
１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，５０１５，６０１６，１７，１８，１９，２０ ＥＳＤ保護素子
１５ 第１トリガ素子
１６ 第２トリガ素子
２１ 第１境界辺
２２ 第２境界辺
２３ 第３境界辺
２４ 第４境界辺
２５ 第５境界辺
２６ 第６境界辺
３０ Ｐ＋基板
３１ Ｐ型エピタキシャル層
３３ 分離領域
３５ 基板領域
４０ 直線辺
４１ 第１凹凸辺
４２ 第２凹凸辺
４５ 接続配線
４７ 第３凹凸辺
４８ 第４凹凸辺
５０ ＮＭＯＳ
５２ ゲート領域
５２ａ ゲート絶縁膜
５２ｂ ゲート電極
６１ 縦型ＰＮＰＴｒ
６３ 横型ＮＰＮＴｒ
７０ａ，７０ｂ，７０ｃ，７０ｄ 第１空白部
７５ 第２空白部
８０，８２ａ，８２ｂ 第１凹部
８１，８３ａ，８３ｂ 第２凹部
９０ａ，９０ｂ 重なり部
９３ Ｎ−Ｎ重なり部
１０１，２１０１ 第１Ｐウェル領域
１０２ 第２Ｐウェル
１０３ 第３Ｐウェル領域
１０４ 第４Ｐウェル
１２１，１２１ａ，１２１ｂ，１２１ｃ 第１Ｐ拡散領域
１２２，１２４，１２６，２２２，２２４ コンタクト孔
１２３，２１２３ 第２Ｐ拡散領域
１２５，１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，２１２５ 第３Ｐ拡散領域
１２７ 第４Ｐ拡散領域
１２９ａ，１２９ｂ 第５Ｐ拡散領域
１３１ 第６Ｐ拡散領域
２０１ 第１Ｎウェル
２０２ 第２Ｎウェル
２０３，２０３ａ，２０３ｂ 第３Ｎウェル
２０４ 第４Ｎウェル
２０５ 第５Ｎウェル
２０６ 第６Ｎウェル
２０７ 第７Ｎウェル
２０８ 第８Ｎウェル
２０９ 第９Ｎウェル
２１０ 第１０Ｎウェル
２２１，２２１ａ，２２１ｂ，２２２１ 第１Ｎ拡散領域
２２３，２２３ａ，２２３ｂ，２２３ｃ，２２２３ 第２Ｎ拡散領域
２２５ 第３Ｎ拡散領域
２２７ 第４Ｎ拡散領域
２２９ 第５Ｎ拡散領域
２３１ 第６Ｎ拡散領域
Claims (34)
- 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ導電型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，
該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第１Ｎウェルと，前記第１Ｐウェルの中に配置された第２Ｎ拡散領域並びにいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，前記第１Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、
前記第２Ｎ拡散領域を前記第１Ｐ拡散領域と前記第１Ｎウェルとの間にそれぞれと対向させて配置し、
前記第１Ｎウェルと前記第１Ｐウェル領域との境界であって前記第２Ｎ拡散領域と対向する第１境界辺は前記第１Ｎウェル側に切れ込む第１凹部を有し、
前記第２Ｐ拡散領域を前記第１Ｎ拡散領域と前記第１境界辺との間に配置し、
前記第３Ｐ拡散領域を前記第２Ｎ拡散領域と前記第１境界辺との間で且つ少なくとも一部が前記第１凹部の中に入り込むように配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板と、
前記Ｐ型半導体層に形成されたＰ導電型の第２Ｐウェルと、
前記Ｐ型半導体層に形成され前記第２Ｐウェルと少なくとも第２境界辺で接するＮ導電型の第２Ｎウェルと、
前記第２Ｎウェルの中に配置されたＮ導電型の第１Ｎ拡散領域と、
前記第２Ｎウェルの中の前記第１Ｎ拡散領域と前記第２境界辺との間に配置されたＰ導電型の第２Ｐ拡散領域と、
前記第２境界辺は第２Ｐウェルが第２Ｎウェル領域内に入り込む複数の凹部を有する境界辺であって、それぞれ前記凹部に対応して凹部に一部が入り込むように前記第２Ｐウェルの中に設けられた複数のＰ導電型の第３Ｐ拡散領域と、
前記第２境界辺に設けられた前記複数の凹部のそれぞれの縁との間で前記第２Ｐウェルを挟むように前記第２Ｐウェルに接して前記Ｐ型半導体層に形成され、それぞれ前記第２境界辺に平行な第１の直線上に配置された複数のＰ導電型の第１Ｐ拡散領域と、
前記複数の凹部の縁とそれぞれ対応する前記第１Ｐ拡散領域とにそれぞれ挟まれて前記第２Ｐウェルの中に形成され、前記第１の直線と平行な第２の直線上に配置された複数のＮ導電型の第２Ｎ拡散領域とを備え、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 前記第３Ｐ拡散領域が、前記第２Ｎ拡散領域の前記第２Ｎウェルと対向する境界に沿って延在する直線と接する場合を含む重なり部を更に有する請求項２に記載の静電気放電保護素子。
- 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の複数の第３Ｎウェルと，前記第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，各前記第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域を備え、
複数の前記第３Ｎウェルを第１の直線上に互いに離間して配置し、
前記第２Ｎ拡散領域を、前記第３Ｎウェルと前記第１Ｐ拡散領域との間で複数の前記第３Ｎウェルのいずれとも離間し且つ対向させて前記第１の直線と平行に配置し、
前記第１Ｎ拡散領域及び前記第２Ｐ拡散領域を、それぞれの前記第３Ｎウェルの中で前記第２Ｐ拡散領域が前記第２Ｎ拡散領域に近くなるように前記第１の直線の方向と直交する方向に並べて配置し、
前記第３Ｐ拡散領域を複数の前記第３Ｎウェルの間に配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，前記第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，前記第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，前記第２Ｎ拡散領域の中に設けられた前記第１Ｐウェル領域を露出させる複数の第１空白部と，該第１空白部の中に配置された第３Ｐ拡散領域とを備え、
前記第４Ｎウェルを前記第１Ｐ拡散領域と前記第２Ｎ拡散領域との間にそれぞれと対向させ且つ互いに離間させて配置し、
前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を、前記第１Ｎ拡散領域が前記第１Ｐ拡散領域側に近く、前記第２Ｐ拡散領域が前記第２Ｎ拡散領域側に近くなるように並べて配置し、
前記第１空白部を、前記第２Ｎ拡散領域と前記第１Ｐウェル領域との境界であって前記第４Ｎウェルと対向する第３境界辺に沿って離間させて配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第３Ｐウェル領域と，いずれもＮ導電型の第３Ｎ拡散領域及び第４Ｎ拡散領域と，ゲート領域と，前記第３Ｐウェル領域に周囲を囲繞されたＮ導電型の第４Ｎウェルと，前記第３Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域と，前記第４Ｎウェルの中に配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，前記第３Ｐウェル領域とＰ型半導体層領域の境界である第４境界辺を跨いで配置された第２Ｎ拡散領域とを備え、
前記第４Ｎウェルを、前記第１Ｐ拡散領域と前記第２Ｎ拡散領域との間でそれぞれと互い対向させ且つそれぞれの対向する境界の方向が前記第４境界辺と平行になるように配置し、
前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を、前記第１Ｎ拡散領域が前記第１Ｐ拡散領域側に近く前記第２Ｐ拡散領域が前記第２Ｎ拡散領域側に近くなるように並べて配置し、
前記第２Ｎ拡散領域は当該第２Ｎ拡散領域と前記第３Ｐウェル領域の境界であって前記第４Ｎウェルに対向する第３境界辺の反対側の境界に、前記Ｐ型半導体層領域に達する凸部と、前記第３Ｐウェル領域に達する凹部をそれぞれ複数有し、
前記第３Ｐ拡散領域を各前記凹部の前記第３Ｐウェル領域部に配置し、
前記第３Ｎ拡散領域を前記第２Ｎ拡散領域の前記第３境界辺の反対側の境界と対向させて配置し、
前記ゲート領域を前記第３Ｎ拡散領域の前記第２Ｎ拡散領域と対向する境界の反対側の境界に接触させて配置し、
前記第４Ｎ拡散領域を、前記ゲート領域を介して前記第３Ｎ拡散領域と対向させ且つ前記ゲート領域に接するように配置し、
前記第２Ｎ拡散領域と対向する前記第３Ｎ拡散領域の境界は、前記凹部を通って前記第３Ｐ拡散領域に直接的に接する凸部を有し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域と前記ゲート領域に設けられたゲート電極をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域及び前記第４Ｐ拡散領域をいずれも所望の外部接続電極に接続した構成を有することを特徴とする静電気放電保護素子。 - 前記第３Ｎ拡散領域及び前記第４Ｎ拡散領域が前記ゲート領域とそれぞれ接する境界は、前記第４境界辺の方向に沿った直線状である請求項６記載の静電気放電保護素子。
- 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層上にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，前記第１Ｐウェル領域の中に配置されたＰ導電型の第１Ｐ拡散領域及びＮ導電型の第２Ｎ拡散領域と，前記第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，前記第７Ｎウェルの中に配置された第４Ｐ拡散領域とを備え、
前記第６Ｎウェルを前記第１Ｐ拡散領域と前記第２Ｎ拡散領域の間にそれぞれと対向させて配置し、
前記第１Ｎ拡散領域を前記第１Ｐ拡散領域と前記第２Ｐ拡散領域との間にそれぞれと対向させて配置し、
前記第２Ｎ拡散領域は、前記第７Ｎウェルと重なるＮ−Ｎ重なり部を有すると共に該Ｎ−Ｎ重なり部を前記第４Ｐ拡散領域と対向させて配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第４Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有する静電気放電保護素子であって、
前記第２Ｎ拡散領域は前記第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が前記第７Ｐウェルと重なる前記Ｎ−Ｎ重なり部となっており、
前記第４Ｐ拡散領域は、前記第１凹凸辺と対向して配置され、且つ前記第１凹凸辺と対向する前記第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、前記第２Ｎ拡散領域と前記第４Ｐ拡散領域を前記第１凹凸辺と前記第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置したことを特徴とする静電気放電保護素子。 - 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第６Ｎウェル及び第７Ｎウェルと，前記第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域及び第３Ｐ拡散領域並びにＮ導電型の第２Ｎ拡散領域と，前記第６Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，前記第７Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
前記第６Ｎウェルを前記第１Ｐ拡散領域と前記第２Ｎ拡散領域の間に配置し、
前記第１Ｎ拡散領域を前記第１Ｐ拡散領域と前記第２Ｐ拡散領域との間にそれぞれと対向させて配置し、
前記第２Ｎ拡散領域は、前記第６Ｎウェルと対向する境界が直線状の直線辺であり、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、且つ該第１凹凸辺の凸部が前記第７Ｎウェルと重なるＮ−Ｎ重なり部となっており、
前記第４Ｐ拡散領域を前記第１凹凸辺と対向させて配置し、
前記第１凹凸辺と対向する前記第４Ｐ拡散領域の境界が櫛歯状の凹凸を有する第２凹凸辺であり、
前記第２Ｎ拡散領域と前記第４Ｐ拡散領域を、前記第１凹凸辺と前記第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
前記第３Ｐ拡散領域を、前記第１凹凸辺の各凹部の前記第１Ｐウェル領域の中に配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域と前記第１Ｐ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続され第１出力端及び第２出力端を有する第２トリガ素子の前記第１出力端に接続し、前記第４Ｐ拡散領域を前記第２出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 各前記第３Ｐ拡散領域間を接続する接続配線を有する請求項９記載の静電気放電保護素子。
- 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第８Ｎウェル及び第９Ｎウェルと，前記第１Ｐウェル領域の中に配置されたＮ導電型の第２Ｎ拡散領域と，前記第８Ｎウェルの中に配置された第２Ｐ拡散領域及び第１Ｎ拡散領域と，前記第９Ｎウェルの中に配置された第４Ｐ拡散領域を備え、
前記第２Ｎ拡散領域を前記第８Ｎウェルと前記第９Ｎウェルとの間に配置し、
前記第８Ｎウェルと対向する前記第２Ｎ拡散領域の境界が直線状の直線辺であって、該直線辺と反対側の境界が櫛歯状の凹凸を有する第１凹凸辺であり、更に該第１凹凸辺の凸部が前記第９Ｎウェルと重なるＮ−Ｎ重なり部となっており、
前記第１Ｎ拡散領域と前記第２Ｐ拡散領域は互いに対向する境界が凹凸形状を有すると共に一方の凸部が他方の凹部に入り込んで咬合し、
前記第２Ｐ拡散領域を前記第１Ｎ拡散領域と前記第２Ｎ拡散領域との間に互いに離間させて配置し、
前記第４Ｐ拡散領域を前記第１凹凸辺と対向させて配置し、
前記第１凹凸辺と対向する前記第４Ｐ拡散領域の境界は櫛歯状の凹凸を有する第２凹凸辺であり、
前記第２Ｎ拡散領域と前記第４Ｐ拡散領域を、前記第１凹凸辺と前記第２凹凸辺とが一方の凸部が他方の凹部に入り込んで咬合するように配置し、
前記第１Ｎ拡散領域を高電位側電源に接続し、前記第２Ｎ拡散領域を低電位側電源に接続し、前記第２Ｐ拡散領域を所望の外部接続電極に接続し、前記第４Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続した構成を有することを特徴とする静電気放電保護素子。 - 表面に所定の厚さのＰ導電型の半導体層を有する半導体基板の該Ｐ型半導体層にそれぞれ形成された、Ｐ導電型の第１Ｐウェル領域と，該第１Ｐウェル領域にそれぞれの周囲を囲繞されたいずれもＮ導電型の第１０Ｎウェル及び複数の第３Ｎウェルと，前記第１Ｐウェル領域の中に配置されたいずれもＰ導電型の第１Ｐ拡散領域、第３Ｐ拡散領域及び第５Ｐ拡散領域並びにいずれもＮ導電型の第２Ｎ拡散領域及び第５Ｎ拡散領域と，前記第３Ｎウェルの中にそれぞれ配置されたＰ導電型の第２Ｐ拡散領域及びＮ導電型の第１Ｎ拡散領域と，
前記第１０Ｎウェルの中に配置されたＰ導電型の第６Ｐ拡散領域及びＮ導電型の第６Ｎ拡散領域を備え、
複数の前記第３Ｎウェルを直線状に配置し、
互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、複数の前記第３Ｎウェルの配置方向を前記Ｙ方向としたとき、
前記第１０Ｎウェルを前記第３Ｎウェルの間に配置し、
前記第２Ｎ拡散領域を、前記第３Ｎウェルと前記第１Ｐ拡散領域との間で且つ前記第３Ｎウェルと前記Ｘ方向に離間させ且つそれぞれと対向させて配置し、
前記第５Ｎ拡散領域を、前記第１０Ｎウェルと前記第１Ｐ拡散領域との間で且つ前記第１０Ｎウェルと前記Ｘ方向に離間させ且つそれぞれと対向させて配置し、
前記第１Ｎ拡散領域及び前記第２Ｐ拡散領域は、各前記第３Ｎウェルの中で前記第２Ｐ拡散領域を前記第２Ｎ拡散領域側にして前記Ｘ方向に並べて配置し、
前記第６Ｎ拡散領域及び前記第６Ｐ拡散領域は、前記第１０Ｎウェルの中で前記第６Ｐ拡散領域を前記第５Ｎ拡散領域側にして前記Ｘ方向に並べて配置し、
前記第３Ｐ拡散領域を各前記第３Ｎウェルと前記第１０Ｎウェルとの間にそれぞれ配置し、
前記第５Ｐ拡散領域を、前記第３Ｎウェルを前記Ｙ方向に挟んで前記第３Ｐ拡散領域と反対側に配置し、
前記第１Ｎ拡散領域と前記第６Ｎ拡散領域を高電位側電源に接続し、前記第１Ｐ拡散領域及び前記第２Ｎ拡散領域をいずれも低電位側電源に接続し、前記第２Ｐ拡散領域及び前記第６Ｐ拡散領域を所望の外部接続電極に接続し、前記第３Ｐ拡散領域を前記外部接続電極に入力端が接続された第１トリガ素子の出力端に接続し、前記第５Ｎ拡散領域を前記第５Ｐ拡散領域と接続した構成を有することを特徴とする静電気放電保護素子。 - 前記第３Ｐ拡散領域及び第５Ｐ拡散領域を、前記Ｙ方向の同一直線上に配置した請求項１２記載の静電気放電保護素子。
- 前記第３Ｐ拡散領域を、各前記第３Ｐ拡散領域の前記Ｘ方向の端部を通る直線を前記Ｙ方向に延在させたとき、一方の前記端部を通る直線が前記第１０Ｎウェルを横断し、他方の前記端部を通る直線が前記第５Ｎ拡散領域を横断するように配置した請求項１２又は１３に記載の静電気放電保護素子。
- 前記第５Ｐ拡散領域は、各前記第５Ｐ拡散領域の前記Ｘ方向の端部を通る直線を前記Ｙ方向に延在させたとき、一方の前記端部を通る直線が前記第３Ｎウェルを横断し、他方の前記端部を通る直線が前記第２Ｎ拡散領域を横断するように配置した請求項１２乃至１４いずれか１項に記載の静電気放電保護素子。
- 前記第１Ｐ拡散領域を、前記Ｘ方向に対向する前記第２Ｎ拡散領域の前記Ｙ方向の中央部に配置した請求項１２乃至１５いずれか１項に記載の静電気放電保護素子。
- 前記第１トリガ素子が、ゲート電極を低電位側電源配線に接続し、ソースドレイン路の一端を前記外部接続電極に接続し、他端を当該第１トリガ素子の出力端とするＮチャネル型電界効果トランジスタである請求項１乃至５，８，及び１１乃至１６のいずれか１項に記載の静電気放電保護素子。
- 前記第１トリガ素子が、ｍ個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを前記外部接続電極に接続し、最終段のカソードを当該第１トリガ素子の出力端とする第１ダイオード列である請求項１乃至５，８，及び１１乃至１６のいずれか１項に記載の静電気放電保護素子。
- 前記第２トリガ素子が、（ｍ＋１）個（但し、ｍは正の整数）のＰＮ接合ダイオードを前段のカソードを次段のアノードに接続するようにして全て直列に接続し、初段のアノードを前記外部接続電極に接続し、最終段のカソードとｍ段目のカソードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする第２ダイオード列である請求項９又は１０に記載の静電気放電保護素子。
- 前記第２トリガ素子が、Ｎチャネル型電界効果トランジスタ（以下、ＮＭＯＳとする）とＰＮ接合ダイオードを有し、前記ＮＭＯＳのゲート電極を低電位側電源配線に接続すると共にソースドレイン路を前記外部接続電極と前記ＰＮ接合ダイオードのアノードの間に接続し、前記ＰＮ接合ダイオードのカソードとアノードとを、それぞれ当該第２トリガ素子の第１出力端と第２出力端とする請求項９又は１０に記載の静電気放電保護素子。
- 前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を直接的に接触させて配置した請求項１乃至１１いずれか１項に記載の静電気放電保護素子。
- 前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を互いに離間して配置した請求項１乃至１１いずれか１項に記載の静電気放電保護素子。
- 前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を直接的に接触させて配置すると共に前記第６Ｎ拡散領域と前記第５Ｐ拡散領域を直接的に接触させて配置した請求項１２乃至１６いずれか１項に記載の静電気放電保護素子。
- 前記第１Ｎ拡散領域と前記第２Ｐ拡散領域を互いに離間させて配置すると共に前記第６Ｎ拡散領域と前記第５Ｐ拡散領域を互いに離間させて配置した請求項１２乃至１６いずれか１項に記載の静電気放電保護素子。
- 前記半導体基板は、比抵抗が１０Ω・ｃｍ以下のＰ型基板の表面にＰ導電型エピタキシャル層を所定の厚さ堆積したものである請求項１乃至２４いずれか１項に記載の静電気放電保護素子。
- 請求項１乃至２５いずれか１項に記載の静電気放電保護素子を有することを特徴とする半導体装置。
- Ｐ導電型の半導体基板と、
前記Ｐ導電型の半導体基板の表面上に形成された、Ｎ導電型の第１Ｎウェルと、
前記第１Ｎウェルの中に配置されたＰ導電型の第１Ｐ拡散領域と、
前記Ｐ導電型の半導体基板の表面上に形成された、Ｎ導電型の第２Ｎウェルと、
前記Ｐ導電型の第１Ｐ拡散領域をアノードとし、前記Ｎ導電型の第２ＮウェルをカソードとするSilicon Controlled Rectifier（ＳＣＲ）と、
前記アノードから前記カソードに流れる前記ＳＣＲの第１の電流を制御する制御領域とを備え、
前記制御領域が、少なくとも、前記アノードと前記カソードいずれか一方の近くの位置に形成され、前記ＳＣＲの第１の電流が前記カソードの直下を流れないように制御するよう、前記制御領域が、前記前記Ｐ導電型の半導体基板の表面上に形成されることを特徴とする静電気放電保護素子。 - さらに、前記ＳＣＲに形成されたラテラル(lateral)ＮＰＮバイポーラトランジスタをオンさせる第１のトリガ電流を制御する第１のトリガタップ領域を備える請求項２７記載の静電気放電保護素子。
- さらに、前記ＳＣＲに形成された縦型ＰＮＰバイポーラトランジスタをオンさせる第２のトリガ電流を制御する第２のトリガタップ領域を備える請求項２７または２８記載のいずれか１項に記載の静電気放電保護素子。
- Ｐ型半導体基板と、
前記Ｐ型半導体基板の上に形成されたＰウェルと、
前記Ｐ型半導体基板の上に前記Ｐウェルに接して形成された第１のＮウェルと、
前記第１のＮウェルの中に形成された第１のＰ型高濃度領域と、
前記Ｐウェルの中に前記第１のＮウェルとの境界と平行に形成された第１のＮ型高濃度領域と、
前記第１のＮ型高濃度領域を挟んで前記第１のＮウェルとは反対側に前記第１のＮ型高濃度領域と対向するように設けられた第２のＰ型高濃度領域とを備え、
前記第１のＰ型高濃度領域が外部接続端子に、
前記第１のＮ型高濃度領域が低電位電源に、
前記第２のＰ型高濃度領域がトリガ素子を介して前記外部端子に接続され、
前記第１のＮ型高濃度領域の第２のＰ型高濃度領域との対向面は、櫛歯状の複数の凹凸を有しており、第２のＰ型高濃度領域は、少なくとも前記複数の凹凸の各凹みの中に形成されていることを特徴とする静電気放電保護素子。 - 前記第２のＰ型高濃度領域は、櫛歯状の複数の凹凸を有しており、その凸部が、前記第１のＮ型高濃度領域の凹みの中に入り込んでいることを特徴とする請求項３０記載の静電気放電保護素子。
- 請求項３１記載の静電気放電保護素子は、さらに、前記Ｐ型半導体基板の上に形成された第２のＮウェルを備え、
前記第２のＰ型高濃度領域は、前記第２のＮウェルの中に設けられ、
前記第１のＮ型高濃度領域の凸部の先端は前記第２のＮウェルの中まで伸びていることを特徴とする静電気放電保護素子。 - 前記第１のＮウェルは前記Ｐウェルに周囲を囲繞され、
前記第１のＮウェルを挟んで前記第２のＰ型高濃度領域とは反対側の前記Ｐウェルの中に第３のＰ型高濃度領域が設けられ、前記第３のＰ型高濃度領域は前記低電位電源に接続さ れていることを特徴とする請求項３２記載の静電気放電保護素子。 - 前記第１のＰ型高濃度領域と、第３のＰ型高濃度領域との間であって、前記第１のＮウェルの中に、第２のＮ型高濃度領域を設け、前記第２の高濃度領域は高電位電源に接続されていることを特徴とする請求項３３記載の静電気放電保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003083038A JP3880943B2 (ja) | 2002-03-25 | 2003-03-25 | 静電気放電保護素子及び半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002083250 | 2002-03-25 | ||
| JP2003083038A JP3880943B2 (ja) | 2002-03-25 | 2003-03-25 | 静電気放電保護素子及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004006743A JP2004006743A (ja) | 2004-01-08 |
| JP3880943B2 true JP3880943B2 (ja) | 2007-02-14 |
Family
ID=30445895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003083038A Expired - Fee Related JP3880943B2 (ja) | 2002-03-25 | 2003-03-25 | 静電気放電保護素子及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3880943B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8174047B2 (en) | 2008-07-10 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2010067846A (ja) * | 2008-09-11 | 2010-03-25 | Panasonic Corp | 静電放電保護回路を備えた半導体装置 |
| JP2014165245A (ja) * | 2013-02-22 | 2014-09-08 | Toyota Central R&D Labs Inc | 静電気保護用半導体装置 |
| US9882375B2 (en) * | 2013-03-15 | 2018-01-30 | Sofics Bvba | High holding voltage clamp |
| US11271099B2 (en) * | 2020-07-28 | 2022-03-08 | Amazing Microelectronic Corp. | Vertical bipolar transistor device |
-
2003
- 2003-03-25 JP JP2003083038A patent/JP3880943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004006743A (ja) | 2004-01-08 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
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